JPH09293868A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 寄生ＭＯＳトランジスタのしきい値電圧Ｖｔ
ｈの低下を抑制することが可能となる半導体装置および
その製造方法を提供する。 【解決手段】 ＳＯＩ層３の周縁部を覆うように側壁酸
化物層５と側壁絶縁層６ｂとが形成される。ＳＯＩ層３
の周縁部近傍にはチャネルストッパ領域４が形成され
る。チャネルストッパ領域４上には突状絶縁層６ａが形
成される。ゲート電極８は、ＳＯＩ層３上から突状絶縁
層６ａおよび側壁絶縁層６ｂ上に延在する。
ｈの低下を抑制することが可能となる半導体装置および
その製造方法を提供する。 【解決手段】 ＳＯＩ層３の周縁部を覆うように側壁酸
化物層５と側壁絶縁層６ｂとが形成される。ＳＯＩ層３
の周縁部近傍にはチャネルストッパ領域４が形成され
る。チャネルストッパ領域４上には突状絶縁層６ａが形
成される。ゲート電極８は、ＳＯＩ層３上から突状絶縁
層６ａおよび側壁絶縁層６ｂ上に延在する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、半導体装置における素子
分離構造およびその製造方法に関するものである。
びその製造方法に関し、特に、半導体装置における素子
分離構造およびその製造方法に関するものである。
【０００２】
【従来の技術】従来から、素子間の分離方法としてＬＯ
ＣＯＳ（Local Oxidation of Silicon）法は広く知られ
ている。図４７および図４８は、ＳＯＩ（Semiconducto
r On Insulator）構造を有する半導体装置において、上
記のＬＯＣＯＳ法を使用した場合のプロセスフローを示
す断面図である。
ＣＯＳ（Local Oxidation of Silicon）法は広く知られ
ている。図４７および図４８は、ＳＯＩ（Semiconducto
r On Insulator）構造を有する半導体装置において、上
記のＬＯＣＯＳ法を使用した場合のプロセスフローを示
す断面図である。
【０００３】まず図４７を参照して、ＳＩＭＯＸ（Sepa
ration by Implanted Oxygen）法などを用いて、シリコ
ン基板１の主表面上に埋込酸化物層２を介在して半導体
層（以下、単に「ＳＯＩ層」と称する）３を形成する。
このＳＯＩ層３上に所定形状にパターニングされた窒化
物層１１を形成する。この窒化物層１１をマスクとして
用いて、ＳＯＩ層３内にボロン（Ｂ）をイオン注入す
る。それにより、チャネルストッパ領域となる不純物注
入領域４ａが形成される。
ration by Implanted Oxygen）法などを用いて、シリコ
ン基板１の主表面上に埋込酸化物層２を介在して半導体
層（以下、単に「ＳＯＩ層」と称する）３を形成する。
このＳＯＩ層３上に所定形状にパターニングされた窒化
物層１１を形成する。この窒化物層１１をマスクとして
用いて、ＳＯＩ層３内にボロン（Ｂ）をイオン注入す
る。それにより、チャネルストッパ領域となる不純物注
入領域４ａが形成される。
【０００４】次に、図４７に示される状態でＳＯＩ層３
にＬＯＣＯＳ処理を施す。それにより、図４８に示され
るように、ＳＯＩ層３に選択的に分離酸化物層２０が形
成される。このとき、分離酸化物層２０の形成により、
上記のチャネルストッパ領域の形成のための不純物（ボ
ロン）がほとんど吸収されてしまう。そのため、図４８
に示されるように、分離酸化物層２０の形成の後に再び
ボロン（Ｂ）をＳＯＩ層３の周縁部近傍にイオン注入す
る必要がある。それにより、ＳＯＩ層３の周縁部近傍に
高濃度の不純物（ボロン）を含むチャネルストッパ領域
４が形成される。それにより、ＳＯＩ層３の周縁部近傍
における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈ
が低下するのを効果的に抑制することが可能となる。
にＬＯＣＯＳ処理を施す。それにより、図４８に示され
るように、ＳＯＩ層３に選択的に分離酸化物層２０が形
成される。このとき、分離酸化物層２０の形成により、
上記のチャネルストッパ領域の形成のための不純物（ボ
ロン）がほとんど吸収されてしまう。そのため、図４８
に示されるように、分離酸化物層２０の形成の後に再び
ボロン（Ｂ）をＳＯＩ層３の周縁部近傍にイオン注入す
る必要がある。それにより、ＳＯＩ層３の周縁部近傍に
高濃度の不純物（ボロン）を含むチャネルストッパ領域
４が形成される。それにより、ＳＯＩ層３の周縁部近傍
における寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈ
が低下するのを効果的に抑制することが可能となる。
【０００５】しかしながら、分離酸化物層２０の形成の
後に、チャネルストッパ領域４の形成のためのボロンイ
オンの注入を行なった場合には次に説明するような問題
点があった。
後に、チャネルストッパ領域４の形成のためのボロンイ
オンの注入を行なった場合には次に説明するような問題
点があった。
【０００６】図４８に示されるように、分離酸化物層２
０の形成の後にチャネルストッパ領域４を形成する１つ
の手法として、窒化物層１１を残余させた状態でＳＯＩ
層３の周縁部近傍にのみ選択的にボロンイオンを注入す
る方法を挙げることができる。この方法によれば、自己
整合的にチャネルストッパ領域４を形成することができ
るので、新たに上記のボロンイオンの注入のためのマス
ク層を形成する必要がなくなる。しかしながら、図４８
に示されるように、斜めイオン注入法によりボロンイオ
ンをＳＯＩ層３の周縁部近傍に注入する必要がある。そ
のため、ＭＯＳトランジスタのチャネルが形成される領
域にまで上記のボロンが注入されてしまう。その結果、
実効チャネル幅Ｗが小さくなるという問題が生じてい
た。
０の形成の後にチャネルストッパ領域４を形成する１つ
の手法として、窒化物層１１を残余させた状態でＳＯＩ
層３の周縁部近傍にのみ選択的にボロンイオンを注入す
る方法を挙げることができる。この方法によれば、自己
整合的にチャネルストッパ領域４を形成することができ
るので、新たに上記のボロンイオンの注入のためのマス
ク層を形成する必要がなくなる。しかしながら、図４８
に示されるように、斜めイオン注入法によりボロンイオ
ンをＳＯＩ層３の周縁部近傍に注入する必要がある。そ
のため、ＭＯＳトランジスタのチャネルが形成される領
域にまで上記のボロンが注入されてしまう。その結果、
実効チャネル幅Ｗが小さくなるという問題が生じてい
た。
【０００７】上記のような問題を解消し得る１手法とし
て、図４９〜図５１に示されるメサ分離法を挙げること
ができる。図４９は、従来のメサ分離法を採用した半導
体装置を示す断面図である。図５０および図５１は、図
４９に示される半導体装置の特徴的な製造工程を示す断
面図である。
て、図４９〜図５１に示されるメサ分離法を挙げること
ができる。図４９は、従来のメサ分離法を採用した半導
体装置を示す断面図である。図５０および図５１は、図
４９に示される半導体装置の特徴的な製造工程を示す断
面図である。
【０００８】まず図４９を参照して、ＳＯＩ層３の周縁
部近傍にはチャネルストッパ領域４が形成されている。
ＳＯＩ層３の周縁部直下には、リセス部２４が形成され
ている。ＳＯＩ層３を覆うようにゲート絶縁層７が形成
され、このゲート絶縁層７を覆うようにゲート電極８が
形成されている。
部近傍にはチャネルストッパ領域４が形成されている。
ＳＯＩ層３の周縁部直下には、リセス部２４が形成され
ている。ＳＯＩ層３を覆うようにゲート絶縁層７が形成
され、このゲート絶縁層７を覆うようにゲート電極８が
形成されている。
【０００９】次に、図５０および図５１を用いて、図４
９に示される半導体装置の製造方法について説明する。
まず図５０を参照して、上述のＬＯＣＯＳ法の場合と同
様の方法でＳＯＩ層３内にチャネルストッパ領域４の形
成のためのボロン（Ｂ）をイオン注入する。その後、Ｃ
ＶＤ（Chemical Vapor Deposition ）法を用いて、窒化
物層１１を覆うようにさらに窒化物層（図示せず）を形
成する。そして、この窒化物層に異方性エッチング処理
を施すことにより、図５１に示されるように、窒化物ス
ペーサ１２を形成する。次に、窒化物層１１と窒化物ス
ペーサ１２とをマスクとして用いて、ＳＯＩ層３をパタ
ーニングし、引き続いてエッチングダメージを取るため
の熱酸化処理を行なう。それにより、ＳＯＩ層３の側壁
に、図５１に示されるように、側壁酸化物層５が形成さ
れる。
９に示される半導体装置の製造方法について説明する。
まず図５０を参照して、上述のＬＯＣＯＳ法の場合と同
様の方法でＳＯＩ層３内にチャネルストッパ領域４の形
成のためのボロン（Ｂ）をイオン注入する。その後、Ｃ
ＶＤ（Chemical Vapor Deposition ）法を用いて、窒化
物層１１を覆うようにさらに窒化物層（図示せず）を形
成する。そして、この窒化物層に異方性エッチング処理
を施すことにより、図５１に示されるように、窒化物ス
ペーサ１２を形成する。次に、窒化物層１１と窒化物ス
ペーサ１２とをマスクとして用いて、ＳＯＩ層３をパタ
ーニングし、引き続いてエッチングダメージを取るため
の熱酸化処理を行なう。それにより、ＳＯＩ層３の側壁
に、図５１に示されるように、側壁酸化物層５が形成さ
れる。
【００１０】その後、窒化物層１１，窒化物スペーサ１
２および酸化物層９をエッチング除去する。それによ
り、図４９に示されるように、ＳＯＩ層３の周縁部直下
にリセス部２４が形成される。
２および酸化物層９をエッチング除去する。それによ
り、図４９に示されるように、ＳＯＩ層３の周縁部直下
にリセス部２４が形成される。
【００１１】その後、ＳＯＩ層３の表面上にゲート絶縁
層７を形成し、このゲート絶縁層７を覆うようにゲート
電極８を形成する。そして、この場合であれば、ＳＯＩ
層３内に、ゲート電極８を挟むようにソース／ドレイン
領域が形成される。
層７を形成し、このゲート絶縁層７を覆うようにゲート
電極８を形成する。そして、この場合であれば、ＳＯＩ
層３内に、ゲート電極８を挟むようにソース／ドレイン
領域が形成される。
【００１２】以上の工程を経て図４９に示される半導体
装置が形成される。この図４９に示される半導体装置で
は、チャネルストッパ領域４の形成のためのボロン
（Ｂ）を、ＬＯＣＯＳ法を採用した場合のように再度注
入していない。そのため、ＬＯＣＯＳ法を採用した場合
のように実効チャネル幅Ｗが小さくなるという問題を解
消することが可能となる。
装置が形成される。この図４９に示される半導体装置で
は、チャネルストッパ領域４の形成のためのボロン
（Ｂ）を、ＬＯＣＯＳ法を採用した場合のように再度注
入していない。そのため、ＬＯＣＯＳ法を採用した場合
のように実効チャネル幅Ｗが小さくなるという問題を解
消することが可能となる。
【００１３】
【発明が解決しようとする課題】しかしながら、図４９
に示される半導体装置においても次に説明するような問
題点があった。図５１に示されるように、チャネルスト
ッパ領域４を形成した後に、側壁酸化物層５を形成して
いる。このとき、前述のＬＯＣＯＳ法の場合ほどではな
いが、この側壁酸化物層５の形成によりチャネルストッ
パ領域４から不純物（ボロン）が吸い出されてしまう。
それにより、チャネルストッパ領域４内における不純物
（ボロン）の濃度が低下し、ＳＯＩ層３の周縁部におけ
る寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈが低下
するという問題点が生じていた。また、図４９に示され
るように、ＳＯＩ層３の周縁部直下にリセス部２４が形
成されている。このようなリセス部２４が形成されるこ
とにより、ＳＯＩ層３の側壁底部２６において電解集中
が生じやすくなる。それにより、ゲート絶縁層７が絶縁
破壊されやすくなり、トランジスタの歩留りが低下する
という問題もあった。
に示される半導体装置においても次に説明するような問
題点があった。図５１に示されるように、チャネルスト
ッパ領域４を形成した後に、側壁酸化物層５を形成して
いる。このとき、前述のＬＯＣＯＳ法の場合ほどではな
いが、この側壁酸化物層５の形成によりチャネルストッ
パ領域４から不純物（ボロン）が吸い出されてしまう。
それにより、チャネルストッパ領域４内における不純物
（ボロン）の濃度が低下し、ＳＯＩ層３の周縁部におけ
る寄生ＭＯＳトランジスタのしきい値電圧Ｖｔｈが低下
するという問題点が生じていた。また、図４９に示され
るように、ＳＯＩ層３の周縁部直下にリセス部２４が形
成されている。このようなリセス部２４が形成されるこ
とにより、ＳＯＩ層３の側壁底部２６において電解集中
が生じやすくなる。それにより、ゲート絶縁層７が絶縁
破壊されやすくなり、トランジスタの歩留りが低下する
という問題もあった。
【００１４】この発明は、上記のような課題を解決する
ためになされたものである。この発明の１つの目的は、
ＳＯＩ層周縁部における寄生ＭＯＳトランジスタのしき
い値電圧Ｖｔｈが低下するのを効果的に抑制することが
可能となる半導体装置およびその製造方法を提供するこ
とにある。
ためになされたものである。この発明の１つの目的は、
ＳＯＩ層周縁部における寄生ＭＯＳトランジスタのしき
い値電圧Ｖｔｈが低下するのを効果的に抑制することが
可能となる半導体装置およびその製造方法を提供するこ
とにある。
【００１５】この発明の他の目的は、ゲート絶縁層の絶
縁破壊を効果的に抑制できる半導体装置を提供すること
にある。
縁破壊を効果的に抑制できる半導体装置を提供すること
にある。
【００１６】
【課題を解決するための手段】この発明に係る半導体装
置は、ＳＯＩ（Semiconductor On Insulator）構造を有
するものであることを前提とする。そして、この発明に
係る半導体装置は、主表面を有する半導体基板と、メサ
分離法によって分離されたメサ状の半導体層と、チャネ
ルストッパ領域と、分離絶縁層と、ゲート電極とを備え
る。半導体層は、半導体基板の主表面上に埋込絶縁層を
介在して形成され、内部にソース／ドレイン領域を有す
る。チャネルストッパ領域は、半導体層の周縁部近傍に
形成される。分離絶縁層は、チャネルストッパ領域上と
半導体層の周縁部上とに形成され、半導体層の周縁部に
向かうにつれて半導体層の上面から上方に離れるように
傾斜した上面をチャネルストッパ領域上に有する。ゲー
ト電極は、半導体層上から分離絶縁層上に延在する。
置は、ＳＯＩ（Semiconductor On Insulator）構造を有
するものであることを前提とする。そして、この発明に
係る半導体装置は、主表面を有する半導体基板と、メサ
分離法によって分離されたメサ状の半導体層と、チャネ
ルストッパ領域と、分離絶縁層と、ゲート電極とを備え
る。半導体層は、半導体基板の主表面上に埋込絶縁層を
介在して形成され、内部にソース／ドレイン領域を有す
る。チャネルストッパ領域は、半導体層の周縁部近傍に
形成される。分離絶縁層は、チャネルストッパ領域上と
半導体層の周縁部上とに形成され、半導体層の周縁部に
向かうにつれて半導体層の上面から上方に離れるように
傾斜した上面をチャネルストッパ領域上に有する。ゲー
ト電極は、半導体層上から分離絶縁層上に延在する。
【００１７】上述のように、この発明に係る半導体装置
では、チャネルストッパ領域の上と半導体層の周縁部上
とに分離絶縁層が形成されている。この分離絶縁層によ
り、半導体層の周縁部直下に、図４９に示されるリセス
部２４が形成されるのを効果的に阻止することが可能と
なる。また、分離絶縁層は、チャネルストッパ領域上に
も形成され、半導体層の周縁部に向かうにつれてこの半
導体層の上面から上方に離れるように傾斜した上面を有
している。ゲート電極は分離絶縁層上に延在するので、
半導体層の周縁部からゲート電極を遠ざけることが可能
となる。それにより、半導体層の周縁部における寄生Ｍ
ＯＳトランジスタのしきい値電圧Ｖｔｈが低下するのを
抑制することが可能となる。
では、チャネルストッパ領域の上と半導体層の周縁部上
とに分離絶縁層が形成されている。この分離絶縁層によ
り、半導体層の周縁部直下に、図４９に示されるリセス
部２４が形成されるのを効果的に阻止することが可能と
なる。また、分離絶縁層は、チャネルストッパ領域上に
も形成され、半導体層の周縁部に向かうにつれてこの半
導体層の上面から上方に離れるように傾斜した上面を有
している。ゲート電極は分離絶縁層上に延在するので、
半導体層の周縁部からゲート電極を遠ざけることが可能
となる。それにより、半導体層の周縁部における寄生Ｍ
ＯＳトランジスタのしきい値電圧Ｖｔｈが低下するのを
抑制することが可能となる。
【００１８】なお、半導体層上に位置する分離絶縁層の
側端部は、好ましくは、半導体層内に位置するチャネル
ストッパ領域の内側端部よりも半導体層の周縁部側に位
置する。それにより、分離絶縁層の傾斜した上面を確実
に半導体層の周縁部近傍上に配置することが可能とな
る。その結果、より確実に、ゲート電極を半導体層の周
縁部から遠ざけることが可能となる。
側端部は、好ましくは、半導体層内に位置するチャネル
ストッパ領域の内側端部よりも半導体層の周縁部側に位
置する。それにより、分離絶縁層の傾斜した上面を確実
に半導体層の周縁部近傍上に配置することが可能とな
る。その結果、より確実に、ゲート電極を半導体層の周
縁部から遠ざけることが可能となる。
【００１９】また、上記の分離絶縁層は、チャネルスト
ッパ領域上に形成された突状絶縁層と、この突状絶縁層
下に形成され半導体層の周縁部を覆う側壁絶縁層とを含
むものであってもよい。
ッパ領域上に形成された突状絶縁層と、この突状絶縁層
下に形成され半導体層の周縁部を覆う側壁絶縁層とを含
むものであってもよい。
【００２０】また、上記の分離絶縁層は、チャネルスト
ッパ領域上から半導体層に近接する埋込絶縁層上に延在
し、上記の傾斜した上面と連なる平坦な上面を埋込絶縁
層の上方に有することが好ましい。そして、半導体層上
にはゲート絶縁層を介在して第１の導電層が形成され、
この第１の導電層上には分離絶縁層上に延在するように
第２の導電層が形成されることが好ましい。この第１の
導電層と第２の導電層とによりゲート電極が構成され
る。そして、上記の平坦な上面は、上記の第１の導電層
の上面よりも半導体層の上面から高い位置にあることが
好ましい。それにより、第２の導電層を、効果的に半導
体層の周縁部から遠ざけることが可能となる。その結
果、半導体層の周縁部における寄生ＭＯＳトランジスタ
のしきい値電圧Ｖｔｈの低下を効果的に抑制することが
可能となる。
ッパ領域上から半導体層に近接する埋込絶縁層上に延在
し、上記の傾斜した上面と連なる平坦な上面を埋込絶縁
層の上方に有することが好ましい。そして、半導体層上
にはゲート絶縁層を介在して第１の導電層が形成され、
この第１の導電層上には分離絶縁層上に延在するように
第２の導電層が形成されることが好ましい。この第１の
導電層と第２の導電層とによりゲート電極が構成され
る。そして、上記の平坦な上面は、上記の第１の導電層
の上面よりも半導体層の上面から高い位置にあることが
好ましい。それにより、第２の導電層を、効果的に半導
体層の周縁部から遠ざけることが可能となる。その結
果、半導体層の周縁部における寄生ＭＯＳトランジスタ
のしきい値電圧Ｖｔｈの低下を効果的に抑制することが
可能となる。
【００２１】この発明に係る半導体装置の製造方法によ
れば、１つの局面では、まず半導体基板の主表面上に埋
込絶縁層を介在して半導体層が形成されたＳＯＩ基板を
準備する。この半導体層上に絶縁層を形成し、この絶縁
層上に選択的に第１のマスク層を形成する。第１のマス
ク層の側壁と上面とを覆うように絶縁層上に選択的に第
１のマスク層と異なる材質からなる第２のマスク層を形
成する。この第２のマスク層をマスクとして用いて絶縁
層と半導体層とをパターニングする。そして、第２のマ
スク層をマスクとして用いてパターニングされた半導体
層の側壁を酸化する。第２のマスク層を除去した後、第
１のマスク層をマスクとして用いて第２のマスク層によ
り覆われていた半導体層の周縁部近傍に不純物を注入す
ることによりチャネルストッパ領域を形成する。半導体
層の上方にゲート電極を形成する。半導体層内にソース
／ドレイン領域を形成する。
れば、１つの局面では、まず半導体基板の主表面上に埋
込絶縁層を介在して半導体層が形成されたＳＯＩ基板を
準備する。この半導体層上に絶縁層を形成し、この絶縁
層上に選択的に第１のマスク層を形成する。第１のマス
ク層の側壁と上面とを覆うように絶縁層上に選択的に第
１のマスク層と異なる材質からなる第２のマスク層を形
成する。この第２のマスク層をマスクとして用いて絶縁
層と半導体層とをパターニングする。そして、第２のマ
スク層をマスクとして用いてパターニングされた半導体
層の側壁を酸化する。第２のマスク層を除去した後、第
１のマスク層をマスクとして用いて第２のマスク層によ
り覆われていた半導体層の周縁部近傍に不純物を注入す
ることによりチャネルストッパ領域を形成する。半導体
層の上方にゲート電極を形成する。半導体層内にソース
／ドレイン領域を形成する。
【００２２】上述のように、この発明に係る半導体装置
の製造方法の１つの局面では、第１のマスク層の側壁と
上面とを覆うように形成された第２のマスク層をマスク
として用いて半導体層をパターニングした後、この第２
のマスク層をマスクとして用いて半導体層の側壁を酸化
している。この第２のマスク層を除去した後、第１のマ
スク層をマスクとして用いて、チャネルストッパ領域の
形成のための不純物を、第２のマスク層によって覆われ
ていた半導体層の周縁部近傍に自己整合的に注入してい
る。それにより、チャネルストッパ領域の形成のための
不純物が、上記の半導体層の側壁に施される熱処理によ
って形成された酸化膜などに吸収されるのを効果的に抑
制することが可能となる。その結果、チャネルストッパ
領域に含まれる不純物濃度の低下を効果的に抑制するこ
とが可能となる。それにより、半導体層の周縁部におけ
る寄生ＭＯＳトランジスタのＶｔｈの低下を効果的に阻
止することが可能となる。
の製造方法の１つの局面では、第１のマスク層の側壁と
上面とを覆うように形成された第２のマスク層をマスク
として用いて半導体層をパターニングした後、この第２
のマスク層をマスクとして用いて半導体層の側壁を酸化
している。この第２のマスク層を除去した後、第１のマ
スク層をマスクとして用いて、チャネルストッパ領域の
形成のための不純物を、第２のマスク層によって覆われ
ていた半導体層の周縁部近傍に自己整合的に注入してい
る。それにより、チャネルストッパ領域の形成のための
不純物が、上記の半導体層の側壁に施される熱処理によ
って形成された酸化膜などに吸収されるのを効果的に抑
制することが可能となる。その結果、チャネルストッパ
領域に含まれる不純物濃度の低下を効果的に抑制するこ
とが可能となる。それにより、半導体層の周縁部におけ
る寄生ＭＯＳトランジスタのＶｔｈの低下を効果的に阻
止することが可能となる。
【００２３】また、上記のチャネルストッパ領域を形成
する工程は、好ましくは、第１のマスク層を貫通して半
導体層に達するエネルギで半導体層内に不純物を注入す
ることによりチャネルドープを行なう工程を含む。それ
により、チャネルストッパ領域の形成のためのマスクを
用いてチャネルドープをも行なうことが可能となる。そ
の結果、チャネルドープを行なうための新たなマスク層
を形成する必要がなくなり、プロセスを簡略化すること
が可能となる。
する工程は、好ましくは、第１のマスク層を貫通して半
導体層に達するエネルギで半導体層内に不純物を注入す
ることによりチャネルドープを行なう工程を含む。それ
により、チャネルストッパ領域の形成のためのマスクを
用いてチャネルドープをも行なうことが可能となる。そ
の結果、チャネルドープを行なうための新たなマスク層
を形成する必要がなくなり、プロセスを簡略化すること
が可能となる。
【００２４】なお、上記の第１のマスク層はポリシリコ
ンにより構成され、第２のマスク層は窒化物により構成
されることが好ましい。また、ゲート電極を形成する工
程は、第１のマスク層の側壁上と半導体層の側壁上とに
側壁絶縁層を形成する工程と、第１のマスク層と絶縁層
とを順次エッチング除去することにより半導体層の表面
を選択的に露出させる工程と、露出した半導体層の表面
上にゲート絶縁層を介在してゲート電極を形成する工程
とを含むことが好ましい。上記のように第１のマスク層
の側壁と半導体層の側壁上とに側壁絶縁層を形成するこ
とにより、半導体層の上方にゲート電極を形成した際に
ゲート電極を半導体層の周縁部から遠ざけることが可能
となるとともに、半導体層の周縁部を保護することも可
能となる。
ンにより構成され、第２のマスク層は窒化物により構成
されることが好ましい。また、ゲート電極を形成する工
程は、第１のマスク層の側壁上と半導体層の側壁上とに
側壁絶縁層を形成する工程と、第１のマスク層と絶縁層
とを順次エッチング除去することにより半導体層の表面
を選択的に露出させる工程と、露出した半導体層の表面
上にゲート絶縁層を介在してゲート電極を形成する工程
とを含むことが好ましい。上記のように第１のマスク層
の側壁と半導体層の側壁上とに側壁絶縁層を形成するこ
とにより、半導体層の上方にゲート電極を形成した際に
ゲート電極を半導体層の周縁部から遠ざけることが可能
となるとともに、半導体層の周縁部を保護することも可
能となる。
【００２５】また、上記のゲート電極を形成する工程
は、好ましくは、第１のマスク層とチャネルストッパ領
域とを覆うように埋込絶縁層上に分離絶縁層を形成する
工程と、第１のマスク層の上面を露出させるように分離
絶縁層の一部を除去する工程とを含む。このとき、第１
のマスク層が設けられることにより、この第１のマスク
層をストッパとして機能させることが可能となる。それ
により、たとえばＣＭＰ（Chemical Mechanical Polish
ing）処理によって分離絶縁層の一部を除去した場合に
は、ＣＭＰ処理による研磨精度を向上させることが可能
となる。また、このようにして分離絶縁層を形成するこ
とにより、半導体層の周縁部をこの分離絶縁層によって
保護することも可能となる。
は、好ましくは、第１のマスク層とチャネルストッパ領
域とを覆うように埋込絶縁層上に分離絶縁層を形成する
工程と、第１のマスク層の上面を露出させるように分離
絶縁層の一部を除去する工程とを含む。このとき、第１
のマスク層が設けられることにより、この第１のマスク
層をストッパとして機能させることが可能となる。それ
により、たとえばＣＭＰ（Chemical Mechanical Polish
ing）処理によって分離絶縁層の一部を除去した場合に
は、ＣＭＰ処理による研磨精度を向上させることが可能
となる。また、このようにして分離絶縁層を形成するこ
とにより、半導体層の周縁部をこの分離絶縁層によって
保護することも可能となる。
【００２６】上記のゲート電極を形成する工程は、さら
に、露出した上記の第１のマスク層と絶縁層とを除去す
ることにより半導体層の表面を選択的に露出させる工程
と、露出した半導体層の表面上にゲート絶縁層を介在し
てゲート電極を形成する工程とを含むことが好ましい。
このように第１のマスク層と絶縁層とを除去することに
より、チャネルストッパ領域上において半導体層の周縁
部に向かうにつれて上方に傾斜する傾斜面を有する分離
絶縁層を形成することが可能となる。それにより、ゲー
ト電極を、効果的に半導体層の周縁部から遠ざけること
が可能となる。
に、露出した上記の第１のマスク層と絶縁層とを除去す
ることにより半導体層の表面を選択的に露出させる工程
と、露出した半導体層の表面上にゲート絶縁層を介在し
てゲート電極を形成する工程とを含むことが好ましい。
このように第１のマスク層と絶縁層とを除去することに
より、チャネルストッパ領域上において半導体層の周縁
部に向かうにつれて上方に傾斜する傾斜面を有する分離
絶縁層を形成することが可能となる。それにより、ゲー
ト電極を、効果的に半導体層の周縁部から遠ざけること
が可能となる。
【００２７】また、上記の第１のマスク層はポリシリコ
ンにより構成されることが好ましく、ゲート電極を形成
する工程は、さらに、分離絶縁層上に延在するように第
１のマスク層上にポリシリコン層を形成する工程と、こ
のポリシリコン層と第１のマスク層とをパターニングす
ることによりゲート電極を形成する工程とを含むことが
好ましい。上記のように第１のマスク層がポリシリコン
により構成されることによって、この第１のマスク層を
ゲート電極の一部として使用することが可能となる。こ
の場合には、第１のマスク層上にポリシリコン層を新た
に形成するだけでよいので、第１のマスク層を除去する
場合に比べ、製造工程を簡略化することが可能となる。
ンにより構成されることが好ましく、ゲート電極を形成
する工程は、さらに、分離絶縁層上に延在するように第
１のマスク層上にポリシリコン層を形成する工程と、こ
のポリシリコン層と第１のマスク層とをパターニングす
ることによりゲート電極を形成する工程とを含むことが
好ましい。上記のように第１のマスク層がポリシリコン
により構成されることによって、この第１のマスク層を
ゲート電極の一部として使用することが可能となる。こ
の場合には、第１のマスク層上にポリシリコン層を新た
に形成するだけでよいので、第１のマスク層を除去する
場合に比べ、製造工程を簡略化することが可能となる。
【００２８】また、上記の第１のマスク層は、第１と第
２のポリシリコン層を含み、上記の絶縁層は第１と第２
の絶縁層を含むものであってもよい。この場合には、第
１のマスク層の形成工程は、半導体層上に第１の絶縁層
を介在して第１のポリシリコン層を形成する工程と、こ
の第１のポリシリコン層上に第２の絶縁層を介在して第
２のポリシリコン層を形成する工程とを含む。第２のマ
スク層は上記の第１と第２のポリシリコン層を覆うよう
に形成される。そして、ゲート電極の形成工程は、分離
絶縁層の一部を除去する処理により上記第２のポリシリ
コン層の表面を露出させる工程と、この第２のポリシリ
コン層と第２の絶縁層とを除去する工程と、分離絶縁層
上に延在するように第１のポリシリコン層上に第３のポ
リシリコン層を形成する工程と、第３のポリシリコン層
と第１のポリシリコン層とをパターニングすることによ
りゲート電極を形成する工程とを含むことが好ましい。
上記のように第１と第２のポリシリコン層を形成するこ
とにより、分離絶縁層の一部を除去する処理後の分離絶
縁層の上面の高さを、第１のポリシリコン層の上面の高
さよりも高くすることが可能となる。それにより、より
効果的に、半導体層の周縁部からゲート電極を遠ざける
ことが可能となる。
２のポリシリコン層を含み、上記の絶縁層は第１と第２
の絶縁層を含むものであってもよい。この場合には、第
１のマスク層の形成工程は、半導体層上に第１の絶縁層
を介在して第１のポリシリコン層を形成する工程と、こ
の第１のポリシリコン層上に第２の絶縁層を介在して第
２のポリシリコン層を形成する工程とを含む。第２のマ
スク層は上記の第１と第２のポリシリコン層を覆うよう
に形成される。そして、ゲート電極の形成工程は、分離
絶縁層の一部を除去する処理により上記第２のポリシリ
コン層の表面を露出させる工程と、この第２のポリシリ
コン層と第２の絶縁層とを除去する工程と、分離絶縁層
上に延在するように第１のポリシリコン層上に第３のポ
リシリコン層を形成する工程と、第３のポリシリコン層
と第１のポリシリコン層とをパターニングすることによ
りゲート電極を形成する工程とを含むことが好ましい。
上記のように第１と第２のポリシリコン層を形成するこ
とにより、分離絶縁層の一部を除去する処理後の分離絶
縁層の上面の高さを、第１のポリシリコン層の上面の高
さよりも高くすることが可能となる。それにより、より
効果的に、半導体層の周縁部からゲート電極を遠ざける
ことが可能となる。
【００２９】上記第１のマスク層の形成工程は、上記の
第２のポリシリコン層上に窒化物層を形成する工程と、
この窒化物層をマスクとして用いて第１と第２のポリシ
リコン層の側壁を酸化することにより第１と第２の側壁
酸化物層を形成する工程とを含むことが好ましい。ま
た、第２のマスク層の形成工程は、第１と第２の側壁酸
化物層を覆うように第２のマスク層を形成する工程を含
む。このように第１と第２のポリシリコン層の周縁部を
酸化することにより、第１と第２のポリシリコン層をパ
ターニングにした際のエッチングダメージを除去するこ
とが可能となる。
第２のポリシリコン層上に窒化物層を形成する工程と、
この窒化物層をマスクとして用いて第１と第２のポリシ
リコン層の側壁を酸化することにより第１と第２の側壁
酸化物層を形成する工程とを含むことが好ましい。ま
た、第２のマスク層の形成工程は、第１と第２の側壁酸
化物層を覆うように第２のマスク層を形成する工程を含
む。このように第１と第２のポリシリコン層の周縁部を
酸化することにより、第１と第２のポリシリコン層をパ
ターニングにした際のエッチングダメージを除去するこ
とが可能となる。
【００３０】この発明に係る半導体装置の製造方法によ
れば、他の局面では、まず、半導体基板の主表面上に絶
縁層を形成し、この絶縁層上に選択的に第１のマスク層
を形成する。この第１のマスク層の上面と側壁とを覆う
ように絶縁層上に第１のマスク層と異なる材質からなる
第２のマスク層を選択的に形成する。この第２のマスク
層をマスクとして用いて、絶縁層と半導体基板の主表面
をエッチングすることにより素子分離のためのトレンチ
を形成する。第２のマスク層をマスクとして用いて、ト
レンチの内表面を酸化する。第２のマスク層を除去した
後、第１のマスク層をマスクとして用いてトレンチの内
表面と第２のマスク層によって覆われていた半導体基板
の主表面とに不純物を注入することによりチャネルスト
ッパ領域を形成する。第１のマスク層とトレンチとを覆
うように半導体基板の主表面上に分離絶縁層を形成す
る。第１のマスク層の上面を露出させるように分離絶縁
層の一部を除去する。そして、半導体基板の主表面の上
方にゲート電極を形成する。半導体基板の主表面内に上
記のゲート電極を挟むようにソース／ドレイン領域を形
成する。
れば、他の局面では、まず、半導体基板の主表面上に絶
縁層を形成し、この絶縁層上に選択的に第１のマスク層
を形成する。この第１のマスク層の上面と側壁とを覆う
ように絶縁層上に第１のマスク層と異なる材質からなる
第２のマスク層を選択的に形成する。この第２のマスク
層をマスクとして用いて、絶縁層と半導体基板の主表面
をエッチングすることにより素子分離のためのトレンチ
を形成する。第２のマスク層をマスクとして用いて、ト
レンチの内表面を酸化する。第２のマスク層を除去した
後、第１のマスク層をマスクとして用いてトレンチの内
表面と第２のマスク層によって覆われていた半導体基板
の主表面とに不純物を注入することによりチャネルスト
ッパ領域を形成する。第１のマスク層とトレンチとを覆
うように半導体基板の主表面上に分離絶縁層を形成す
る。第１のマスク層の上面を露出させるように分離絶縁
層の一部を除去する。そして、半導体基板の主表面の上
方にゲート電極を形成する。半導体基板の主表面内に上
記のゲート電極を挟むようにソース／ドレイン領域を形
成する。
【００３１】上記のように、第２のマスク層をマスクと
して用いてトレンチを形成した後、第２のマスク層を除
去し、第１のマスク層をマスクとして用いてトレンチの
内表面と第２のマスク層によって覆われていた半導体基
板の主表面とに不純物を注入することによってチャネル
ストッパ領域を形成している。それにより、第１のマス
ク層の側端部とトレンチの上端コーナ部との間の半導体
基板の主表面内にもチャネルストッパ領域を形成するこ
とが可能となる。この局面の場合も、トレンチ内表面の
酸化後にチャネルストッパ領域形成のための不純物の注
入を行なっているので、前述の１つの局面の場合と同様
に、チャネルストッパ領域の不純物濃度の低下を抑制で
きる。それにより、寄生ＭＯＳトランジスタのしきい値
電圧Ｖｔｈの低下を効果的に阻止することが可能とな
る。
して用いてトレンチを形成した後、第２のマスク層を除
去し、第１のマスク層をマスクとして用いてトレンチの
内表面と第２のマスク層によって覆われていた半導体基
板の主表面とに不純物を注入することによってチャネル
ストッパ領域を形成している。それにより、第１のマス
ク層の側端部とトレンチの上端コーナ部との間の半導体
基板の主表面内にもチャネルストッパ領域を形成するこ
とが可能となる。この局面の場合も、トレンチ内表面の
酸化後にチャネルストッパ領域形成のための不純物の注
入を行なっているので、前述の１つの局面の場合と同様
に、チャネルストッパ領域の不純物濃度の低下を抑制で
きる。それにより、寄生ＭＯＳトランジスタのしきい値
電圧Ｖｔｈの低下を効果的に阻止することが可能とな
る。
【００３２】この発明に係る半導体装置の製造方法によ
れば、さらに他の局面では、まず、半導体基板の主表面
上に埋込絶縁層を介在して半導体層を形成したＳＯＩ
（Semiconductor On Insulator）基板を準備する。この
半導体層上に絶縁層を形成し、この絶縁層上に選択的に
第１のマスク層を形成する。この第１のマスク層の上面
と側壁とを覆うように第１のマスク層と異なる材質から
なる第２のマスク層を絶縁層上に選択的に形成する。こ
の第２のマスク層をマスクとして用いて半導体層を選択
的に酸化することにより分離酸化膜を形成する。第２の
マスク層を除去した後、第１のマスク層をマスクとして
用いて第２のマスク層により覆われていた半導体層の周
縁部近傍に不純物を注入することによりチャネルストッ
パ領域を形成する。半導体層の上方にゲート電極を形成
する。このゲート電極を挟むように半導体層内にソース
／ドレイン領域を形成する。
れば、さらに他の局面では、まず、半導体基板の主表面
上に埋込絶縁層を介在して半導体層を形成したＳＯＩ
（Semiconductor On Insulator）基板を準備する。この
半導体層上に絶縁層を形成し、この絶縁層上に選択的に
第１のマスク層を形成する。この第１のマスク層の上面
と側壁とを覆うように第１のマスク層と異なる材質から
なる第２のマスク層を絶縁層上に選択的に形成する。こ
の第２のマスク層をマスクとして用いて半導体層を選択
的に酸化することにより分離酸化膜を形成する。第２の
マスク層を除去した後、第１のマスク層をマスクとして
用いて第２のマスク層により覆われていた半導体層の周
縁部近傍に不純物を注入することによりチャネルストッ
パ領域を形成する。半導体層の上方にゲート電極を形成
する。このゲート電極を挟むように半導体層内にソース
／ドレイン領域を形成する。
【００３３】上述のように、この局面では、第２のマス
ク層をマスクとして用いて分離酸化膜を形成した後に第
２のマスク層を除去し、その後に第１のマスク層をマス
クとして用いて第２のマスク層によって覆われていた半
導体層の周縁部近傍に不純物を注入することによりチャ
ネルストッパ領域を形成している。それにより、自己整
合的にかつ確実にチャネルストッパ領域を半導体層の周
縁部近傍に形成することが可能となることに加えて、分
離酸化膜の形成によってチャネルストッパ領域から不純
物が吸収されることをも効果的に阻止することが可能と
なる。それにより、高濃度の不純物を含むチャネルスト
ッパ領域を確実に半導体層の周縁部に形成することが可
能となる。その結果、半導体層の周縁部における寄生Ｍ
ＯＳトランジスタのしきい値電圧Ｖｔｈが低くなるのを
効果的に抑制することが可能となる。
ク層をマスクとして用いて分離酸化膜を形成した後に第
２のマスク層を除去し、その後に第１のマスク層をマス
クとして用いて第２のマスク層によって覆われていた半
導体層の周縁部近傍に不純物を注入することによりチャ
ネルストッパ領域を形成している。それにより、自己整
合的にかつ確実にチャネルストッパ領域を半導体層の周
縁部近傍に形成することが可能となることに加えて、分
離酸化膜の形成によってチャネルストッパ領域から不純
物が吸収されることをも効果的に阻止することが可能と
なる。それにより、高濃度の不純物を含むチャネルスト
ッパ領域を確実に半導体層の周縁部に形成することが可
能となる。その結果、半導体層の周縁部における寄生Ｍ
ＯＳトランジスタのしきい値電圧Ｖｔｈが低くなるのを
効果的に抑制することが可能となる。
【００３４】なお、上記の分離酸化膜の形成工程は、第
２のマスク層をマスクとして用いて半導体層を選択的に
酸化することにより半導体層内に底面を有する酸化物層
を形成する工程と、この酸化物層を除去した後半導体層
と第２のマスク層とを覆うように窒化物層を形成する工
程と、この窒化物層に異方性エッチング処理を施すこと
により第２のマスク層の下に窒化物層を残余させる工程
と、第２のマスク層と窒化物層とをマスクとして用いて
半導体層を選択的に酸化することにより前記分離酸化膜
を形成する工程とを含むものであってもよい。上記のよ
うな工程を経て分離酸化膜を形成することにより、半導
体層の側面の傾斜を急峻なものとすることが可能とな
る。それにより、半導体層の周縁部が薄膜化されるのを
効果的に抑制することが可能となる。それにより、半導
体層の周縁部にしきい値電圧Ｖｔｈの低い寄生ＭＯＳト
ランジスタが形成されるのを効果的に抑制することが可
能となる。
２のマスク層をマスクとして用いて半導体層を選択的に
酸化することにより半導体層内に底面を有する酸化物層
を形成する工程と、この酸化物層を除去した後半導体層
と第２のマスク層とを覆うように窒化物層を形成する工
程と、この窒化物層に異方性エッチング処理を施すこと
により第２のマスク層の下に窒化物層を残余させる工程
と、第２のマスク層と窒化物層とをマスクとして用いて
半導体層を選択的に酸化することにより前記分離酸化膜
を形成する工程とを含むものであってもよい。上記のよ
うな工程を経て分離酸化膜を形成することにより、半導
体層の側面の傾斜を急峻なものとすることが可能とな
る。それにより、半導体層の周縁部が薄膜化されるのを
効果的に抑制することが可能となる。それにより、半導
体層の周縁部にしきい値電圧Ｖｔｈの低い寄生ＭＯＳト
ランジスタが形成されるのを効果的に抑制することが可
能となる。
【００３５】上記の第１のマスク層はポリシリコンによ
り構成されることが好ましく、ゲート電極を形成する工
程は、第１のマスク層上と分離酸化膜上とにポリシリコ
ン層を形成する工程と、このポリシリコン層と第１のマ
スク層とをパターニングすることによりゲート電極を形
成する工程とを含むことが好ましい。それにより、第１
のマスク層を除去する場合と比べ、製造工程を簡略化す
ることが可能となる。
り構成されることが好ましく、ゲート電極を形成する工
程は、第１のマスク層上と分離酸化膜上とにポリシリコ
ン層を形成する工程と、このポリシリコン層と第１のマ
スク層とをパターニングすることによりゲート電極を形
成する工程とを含むことが好ましい。それにより、第１
のマスク層を除去する場合と比べ、製造工程を簡略化す
ることが可能となる。
【００３６】この発明に係る半導体装置の製造方法によ
れば、さらに他の局面では、まず半導体基板の主表面上
に埋込絶縁層を介在して半導体層を形成したＳＯＩ（Se
miconductor On Insulator）基板を準備する。この半導
体層上に絶縁層を介在して第１のマスク層を形成する。
第１のマスク層上にこの第１のマスク層と材質の異なる
第２のマスク層を形成する。第２のマスク層をパターニ
ングした後、この第２のマスク層をマスクとして用いて
半導体層内にチャネルストッパ領域形成のための不純物
を注入する。第２のマスク層の側壁上にこの第２のマス
ク層と同じ材質からなる第３のマスク層を形成する。そ
して、第２と第３のマスク層をマスクとして用いて第１
のマスク層と絶縁層と半導体層とを順次パターニングす
る。そして、第２と第３のマスク層を除去した後、半導
体層の側壁上に側壁絶縁層を形成する。第１のマスク層
と絶縁層とをエッチング除去することにより半導体層の
表面を露出させる。半導体層の表面上にゲート絶縁層を
介在してゲート電極を形成する。半導体層内にゲート電
極を挟むようにソース／ドレイン領域を形成する。
れば、さらに他の局面では、まず半導体基板の主表面上
に埋込絶縁層を介在して半導体層を形成したＳＯＩ（Se
miconductor On Insulator）基板を準備する。この半導
体層上に絶縁層を介在して第１のマスク層を形成する。
第１のマスク層上にこの第１のマスク層と材質の異なる
第２のマスク層を形成する。第２のマスク層をパターニ
ングした後、この第２のマスク層をマスクとして用いて
半導体層内にチャネルストッパ領域形成のための不純物
を注入する。第２のマスク層の側壁上にこの第２のマス
ク層と同じ材質からなる第３のマスク層を形成する。そ
して、第２と第３のマスク層をマスクとして用いて第１
のマスク層と絶縁層と半導体層とを順次パターニングす
る。そして、第２と第３のマスク層を除去した後、半導
体層の側壁上に側壁絶縁層を形成する。第１のマスク層
と絶縁層とをエッチング除去することにより半導体層の
表面を露出させる。半導体層の表面上にゲート絶縁層を
介在してゲート電極を形成する。半導体層内にゲート電
極を挟むようにソース／ドレイン領域を形成する。
【００３７】上述のように、この局面では、第２のマス
ク層をマスクとして用いて半導体層内にチャネルストッ
パ領域形成のための不純物を注入した後に、第２のマス
ク層の側壁上に形成された第３のマスク層と第２のマス
ク層とを用いて半導体層をパターニングしている。それ
により、半導体層の周縁部近傍にチャネルストッパ領域
を自己整合的に形成することが可能となる。そして、第
２と第３のマスク層を除去した後、半導体層の側壁上に
側壁絶縁層を形成している。この側壁絶縁層の形成の後
に第１のマスク層と絶縁層とをエッチング除去してい
る。このとき、側壁絶縁層を形成することにより、第１
のマスク層と絶縁層とのエッチングの際に、半導体層の
周縁部直下にリセス部が形成されることを効果的に阻止
することが可能となる。それにより、半導体層の側壁底
部におけるゲート絶縁層の絶縁破壊を効果的に抑制する
ことが可能となる。
ク層をマスクとして用いて半導体層内にチャネルストッ
パ領域形成のための不純物を注入した後に、第２のマス
ク層の側壁上に形成された第３のマスク層と第２のマス
ク層とを用いて半導体層をパターニングしている。それ
により、半導体層の周縁部近傍にチャネルストッパ領域
を自己整合的に形成することが可能となる。そして、第
２と第３のマスク層を除去した後、半導体層の側壁上に
側壁絶縁層を形成している。この側壁絶縁層の形成の後
に第１のマスク層と絶縁層とをエッチング除去してい
る。このとき、側壁絶縁層を形成することにより、第１
のマスク層と絶縁層とのエッチングの際に、半導体層の
周縁部直下にリセス部が形成されることを効果的に阻止
することが可能となる。それにより、半導体層の側壁底
部におけるゲート絶縁層の絶縁破壊を効果的に抑制する
ことが可能となる。
【００３８】なお、上記の絶縁層は、好ましくはＣＶＤ
（Chemical Vapor Deposition ）酸化物層であり、埋込
絶縁層は、好ましくは熱酸化により形成された酸化物層
であり、側壁絶縁層は、好ましくはＴＥＯＳ（Tetra Et
hyl Ortho Silicate）を用いたＣＶＤ（Chemical Vapor
Deposition ）酸化物層である。上記のように、絶縁層
をＣＶＤ酸化物層とすることにより、熱酸化により形成
された酸化物層を用いる場合と比べてウエットエッチン
グ時間を短縮することが可能となる。それにより、絶縁
層のエッチングによる埋込絶縁層のエッチング量を小さ
くすることが可能となる。また、側壁絶縁層をＴＥＯＳ
を用いたＣＶＤ酸化物層とすることにより、側壁絶縁層
のエッチングレートを埋込絶縁層のエッチングレートよ
りも大きくすることが可能となる。それにより、側壁絶
縁層下に入り込むようにリセス部が形成されることを効
果的に阻止することが可能となる。その結果、側壁絶縁
層下に入り込むようにリセス部が形成される場合と比
べ、ゲート電極のパターニングが容易となる。
（Chemical Vapor Deposition ）酸化物層であり、埋込
絶縁層は、好ましくは熱酸化により形成された酸化物層
であり、側壁絶縁層は、好ましくはＴＥＯＳ（Tetra Et
hyl Ortho Silicate）を用いたＣＶＤ（Chemical Vapor
Deposition ）酸化物層である。上記のように、絶縁層
をＣＶＤ酸化物層とすることにより、熱酸化により形成
された酸化物層を用いる場合と比べてウエットエッチン
グ時間を短縮することが可能となる。それにより、絶縁
層のエッチングによる埋込絶縁層のエッチング量を小さ
くすることが可能となる。また、側壁絶縁層をＴＥＯＳ
を用いたＣＶＤ酸化物層とすることにより、側壁絶縁層
のエッチングレートを埋込絶縁層のエッチングレートよ
りも大きくすることが可能となる。それにより、側壁絶
縁層下に入り込むようにリセス部が形成されることを効
果的に阻止することが可能となる。その結果、側壁絶縁
層下に入り込むようにリセス部が形成される場合と比
べ、ゲート電極のパターニングが容易となる。
【００３９】
【発明の実施の形態】以下、図１〜図４６を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００４０】（実施の形態１）まず、図１〜図７を用い
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１における半導体装置を示す
断面図である。図２は、図１に示される半導体装置の平
面図であり、Ｉ−Ｉ線に沿う断面が図１に示される断面
図に対応する。
て、この発明の実施の形態１について説明する。図１
は、この発明の実施の形態１における半導体装置を示す
断面図である。図２は、図１に示される半導体装置の平
面図であり、Ｉ−Ｉ線に沿う断面が図１に示される断面
図に対応する。
【００４１】図１を参照して、シリコン基板１の主表面
上には埋込酸化物層２を介在してＳＯＩ層３が形成され
ている。ＳＯＩ層３の周縁部近傍にはチャネルストッパ
領域４が形成されている。このチャネルストッパ領域４
を覆うようにＳＯＩ層３の側壁上には側壁酸化物層５が
形成されている。また、チャネルストッパ領域４上に
は、シリコン窒化物あるいはシリコン酸化物などからな
る突状絶縁層６ａが形成されている。側壁酸化物層５の
側壁を覆うように、シリコン窒化物あるいはシリコン酸
化物などの絶縁体からなる側壁絶縁層６ｂが形成されて
いる。ＳＯＩ層３の表面上にはゲート絶縁層７が形成さ
れている。このゲート絶縁層７，突状絶縁層６ａ，側壁
絶縁層６ｂを覆うようにゲート電極８が形成されてい
る。
上には埋込酸化物層２を介在してＳＯＩ層３が形成され
ている。ＳＯＩ層３の周縁部近傍にはチャネルストッパ
領域４が形成されている。このチャネルストッパ領域４
を覆うようにＳＯＩ層３の側壁上には側壁酸化物層５が
形成されている。また、チャネルストッパ領域４上に
は、シリコン窒化物あるいはシリコン酸化物などからな
る突状絶縁層６ａが形成されている。側壁酸化物層５の
側壁を覆うように、シリコン窒化物あるいはシリコン酸
化物などの絶縁体からなる側壁絶縁層６ｂが形成されて
いる。ＳＯＩ層３の表面上にはゲート絶縁層７が形成さ
れている。このゲート絶縁層７，突状絶縁層６ａ，側壁
絶縁層６ｂを覆うようにゲート電極８が形成されてい
る。
【００４２】次に、図２を参照して、チャネルストッパ
領域４を取囲むように側壁絶縁層６ｂが形成されてい
る。また、チャネルストッパ領域４上にはリング状の突
状絶縁層６ａが形成されている。この突状絶縁層６ａ
は、たとえばゲート電極８の側壁上に側壁絶縁層２７が
形成された場合には、側壁絶縁層２７あるいはゲート電
極８下に位置する部分と、それ以外の部分とで平面幅が
異なるものとなる。しかし、何れの場合も突状絶縁層６
ａのＳＯＩ層３上における側端部は、チャネルストッパ
領域４の内側の側端部の直上あるいはこの内側の側端部
よりもＳＯＩ層３の周縁部側に位置することが好まし
い。それにより、効果的にゲート電極８をＳＯＩ層３の
周縁部から上方に遠ざけることが可能となる。それによ
り、ＳＯＩ層３の周縁部近傍における寄生ＭＯＳトラン
ジスタのしきい値電圧Ｖｔｈの低下を効果的に抑制する
ことが可能となる。また、上述のように、ＳＯＩ層３の
側壁を覆うように側壁酸化物層５と側壁絶縁層６ｂとを
形成することにより、ＳＯＩ層３の周縁部を保護するこ
とが可能となる。特に、ＳＯＩ層３の側壁底部が上記の
側壁酸化物層５および側壁絶縁層６ｂに覆われることに
より、ＳＯＩ層３の周縁部直下に従来例のようにリセス
部２４が形成されるのを効果的に阻止することが可能と
なる。それにより、ＳＯＩ層３の周縁部近傍におけるゲ
ート絶縁層の絶縁破壊を効果的に抑制することも可能と
なる。
領域４を取囲むように側壁絶縁層６ｂが形成されてい
る。また、チャネルストッパ領域４上にはリング状の突
状絶縁層６ａが形成されている。この突状絶縁層６ａ
は、たとえばゲート電極８の側壁上に側壁絶縁層２７が
形成された場合には、側壁絶縁層２７あるいはゲート電
極８下に位置する部分と、それ以外の部分とで平面幅が
異なるものとなる。しかし、何れの場合も突状絶縁層６
ａのＳＯＩ層３上における側端部は、チャネルストッパ
領域４の内側の側端部の直上あるいはこの内側の側端部
よりもＳＯＩ層３の周縁部側に位置することが好まし
い。それにより、効果的にゲート電極８をＳＯＩ層３の
周縁部から上方に遠ざけることが可能となる。それによ
り、ＳＯＩ層３の周縁部近傍における寄生ＭＯＳトラン
ジスタのしきい値電圧Ｖｔｈの低下を効果的に抑制する
ことが可能となる。また、上述のように、ＳＯＩ層３の
側壁を覆うように側壁酸化物層５と側壁絶縁層６ｂとを
形成することにより、ＳＯＩ層３の周縁部を保護するこ
とが可能となる。特に、ＳＯＩ層３の側壁底部が上記の
側壁酸化物層５および側壁絶縁層６ｂに覆われることに
より、ＳＯＩ層３の周縁部直下に従来例のようにリセス
部２４が形成されるのを効果的に阻止することが可能と
なる。それにより、ＳＯＩ層３の周縁部近傍におけるゲ
ート絶縁層の絶縁破壊を効果的に抑制することも可能と
なる。
【００４３】次に、図３〜図７を用いて、図１および図
２に示される半導体装置の製造方法について説明する。
図３〜図７は、図１に示される半導体装置の製造工程の
第１工程〜第５工程を示す断面図である。なお、以下に
説明する各実施の形態では、ｎＭＯＳトランジスタを形
成する場合について言及するが、本発明の思想はｐＭＯ
Ｓトランジスタにも適用できる。
２に示される半導体装置の製造方法について説明する。
図３〜図７は、図１に示される半導体装置の製造工程の
第１工程〜第５工程を示す断面図である。なお、以下に
説明する各実施の形態では、ｎＭＯＳトランジスタを形
成する場合について言及するが、本発明の思想はｐＭＯ
Ｓトランジスタにも適用できる。
【００４４】まず図３を参照して、従来例と同様の方法
で、シリコン基板１の主表面上に埋込酸化物層２を介在
してＳＯＩ層３を形成する。このＳＯＩ層３上に、約１
０〜約３０ｎｍ程度の厚みの酸化物層９を形成する。こ
の酸化物層９上に、約１００〜約２５０ｎｍ程度の厚み
のポリシリコン層１０と、約１００〜約２５０ｎｍ程度
の厚みの窒化物層１１とを順次堆積する。そして、窒化
物層１１上に所定形状のフォトレジストパターン（図示
せず）を形成し、このフォトレジストパターンをマスク
として用いて窒化物層１１とポリシリコン層１０とを順
次パターニングする。その後、フォトレジストパターン
を除去する。なお、フォトレジストパターンをマスクと
して用いて窒化物層１１をパターニングした後フォトレ
ジストパターンを除去し、窒化物層１１をマスクとして
用いてポリシリコン層１０をパターニングするものであ
ってもよい。次に、窒化物層１１およびポリシリコン層
１０を覆うように酸化物層９上に、約５０〜約１００ｎ
ｍ程度の厚みの窒化物層を形成する。そして、この窒化
物層に異方性エッチング処理を施す。それにより、窒化
物スペーサ１２を形成する。
で、シリコン基板１の主表面上に埋込酸化物層２を介在
してＳＯＩ層３を形成する。このＳＯＩ層３上に、約１
０〜約３０ｎｍ程度の厚みの酸化物層９を形成する。こ
の酸化物層９上に、約１００〜約２５０ｎｍ程度の厚み
のポリシリコン層１０と、約１００〜約２５０ｎｍ程度
の厚みの窒化物層１１とを順次堆積する。そして、窒化
物層１１上に所定形状のフォトレジストパターン（図示
せず）を形成し、このフォトレジストパターンをマスク
として用いて窒化物層１１とポリシリコン層１０とを順
次パターニングする。その後、フォトレジストパターン
を除去する。なお、フォトレジストパターンをマスクと
して用いて窒化物層１１をパターニングした後フォトレ
ジストパターンを除去し、窒化物層１１をマスクとして
用いてポリシリコン層１０をパターニングするものであ
ってもよい。次に、窒化物層１１およびポリシリコン層
１０を覆うように酸化物層９上に、約５０〜約１００ｎ
ｍ程度の厚みの窒化物層を形成する。そして、この窒化
物層に異方性エッチング処理を施す。それにより、窒化
物スペーサ１２を形成する。
【００４５】次に、図４を参照して、窒化物層１１およ
び窒化物スペーサ１２をマスクとして用いて、酸化物層
９とＳＯＩ層３とを順次パターニングする。その後、こ
のパターニング時のエッチングダメージを除去するため
にＳＯＩ層３の側壁を熱酸化する。それにより、ＳＯＩ
層３の周縁部に側壁酸化物層５が形成される。
び窒化物スペーサ１２をマスクとして用いて、酸化物層
９とＳＯＩ層３とを順次パターニングする。その後、こ
のパターニング時のエッチングダメージを除去するため
にＳＯＩ層３の側壁を熱酸化する。それにより、ＳＯＩ
層３の周縁部に側壁酸化物層５が形成される。
【００４６】次に、熱リン酸などを用いてエッチングす
ることにより、窒化物層１１と窒化物スペーサ１２とを
除去する。それにより、ＳＯＩ層３の周縁部近傍の領域
上に位置する酸化物層９が選択的に露出される。この状
態で、図５に示されるように、ポリシリコン層１０をマ
スクとして用いて、ＳＯＩ層３の周縁部近傍に、チャネ
ルストッパ領域４の形成のための不純物を注入する。こ
の場合にはボロン（Ｂ）がＳＯＩ層３の周縁部近傍に注
入されることとなる。なお、ＣＭＯＳ（Complementary
Metal Oxide Semiconductor ）を形成する場合には、上
記のｎＭＯＳトランジスタへのボロン注入を行なう際に
は、ｐＭＯＳトランジスタの形成領域をたとえばフォト
レジストによって覆っておく必要がある。
ることにより、窒化物層１１と窒化物スペーサ１２とを
除去する。それにより、ＳＯＩ層３の周縁部近傍の領域
上に位置する酸化物層９が選択的に露出される。この状
態で、図５に示されるように、ポリシリコン層１０をマ
スクとして用いて、ＳＯＩ層３の周縁部近傍に、チャネ
ルストッパ領域４の形成のための不純物を注入する。こ
の場合にはボロン（Ｂ）がＳＯＩ層３の周縁部近傍に注
入されることとなる。なお、ＣＭＯＳ（Complementary
Metal Oxide Semiconductor ）を形成する場合には、上
記のｎＭＯＳトランジスタへのボロン注入を行なう際に
は、ｐＭＯＳトランジスタの形成領域をたとえばフォト
レジストによって覆っておく必要がある。
【００４７】上記のように、側壁酸化物層５の形成の後
に、チャネルストッパ領域４の形成のための不純物（ボ
ロン）をＳＯＩ層３内に注入しているので、側壁酸化物
層５の形成によりチャネルストッパ領域４内に導入され
た不純物が吸い出されることを効果的に抑制することが
可能となる。それにより、チャネルストッパ領域４内の
不純物濃度の低下を効果的に抑制することが可能とな
る。また、図５に示されるように、窒化物スペーサ１２
で覆われていたＳＯＩ層３の周縁部近傍に、自己整合的
に不純物（ボロン）を注入することができるので、ほぼ
確実にチャネルストッパ領域４を形成することが可能と
なる。つまり、不純物を高濃度に含むチャネルストッパ
領域４を、ＳＯＩ層３の周縁部近傍にほぼ確実に形成す
ることが可能となる。それにより、ＳＯＩ層３の周縁部
近傍における寄生ＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈの低下を効果的に抑制することが可能となる。
に、チャネルストッパ領域４の形成のための不純物（ボ
ロン）をＳＯＩ層３内に注入しているので、側壁酸化物
層５の形成によりチャネルストッパ領域４内に導入され
た不純物が吸い出されることを効果的に抑制することが
可能となる。それにより、チャネルストッパ領域４内の
不純物濃度の低下を効果的に抑制することが可能とな
る。また、図５に示されるように、窒化物スペーサ１２
で覆われていたＳＯＩ層３の周縁部近傍に、自己整合的
に不純物（ボロン）を注入することができるので、ほぼ
確実にチャネルストッパ領域４を形成することが可能と
なる。つまり、不純物を高濃度に含むチャネルストッパ
領域４を、ＳＯＩ層３の周縁部近傍にほぼ確実に形成す
ることが可能となる。それにより、ＳＯＩ層３の周縁部
近傍における寄生ＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈの低下を効果的に抑制することが可能となる。
【００４８】次に図６を参照して、ポリシリコン層１０
とＳＯＩ層３とを覆うように埋込酸化物層２上に、ＣＶ
Ｄ（Chemical Vapor Deposition ）法などを用いて、酸
化物あるいは窒化物などからなる絶縁層（図示せず）を
形成する。そして、この絶縁層に異方性エッチング処理
を施す。それにより、突状絶縁層６ａと側壁絶縁層６ｂ
とを同時に形成する。このとき、ＳＯＩ層３上にはポリ
シリコン層１０が形成されているので、上記の異方性エ
ッチングによってＳＯＩ層３の表面にダメージが残るこ
とはほとんどない。
とＳＯＩ層３とを覆うように埋込酸化物層２上に、ＣＶ
Ｄ（Chemical Vapor Deposition ）法などを用いて、酸
化物あるいは窒化物などからなる絶縁層（図示せず）を
形成する。そして、この絶縁層に異方性エッチング処理
を施す。それにより、突状絶縁層６ａと側壁絶縁層６ｂ
とを同時に形成する。このとき、ＳＯＩ層３上にはポリ
シリコン層１０が形成されているので、上記の異方性エ
ッチングによってＳＯＩ層３の表面にダメージが残るこ
とはほとんどない。
【００４９】次に、図７を参照して、たとえば等方性エ
ッチングによってポリシリコン層１０と酸化物層９とを
除去する。このとき、ＳＯＩ層３の周縁部は側壁酸化物
層５と側壁絶縁層６ｂとによって保護されているため、
ＳＯＩ層３の周縁部直下にリセス部が形成されることを
効果的に阻止することが可能となる。それにより、ＳＯ
Ｉ層３の周縁部近傍におけるゲート絶縁層の絶縁破壊を
効果的に阻止することが可能となる。
ッチングによってポリシリコン層１０と酸化物層９とを
除去する。このとき、ＳＯＩ層３の周縁部は側壁酸化物
層５と側壁絶縁層６ｂとによって保護されているため、
ＳＯＩ層３の周縁部直下にリセス部が形成されることを
効果的に阻止することが可能となる。それにより、ＳＯ
Ｉ層３の周縁部近傍におけるゲート絶縁層の絶縁破壊を
効果的に阻止することが可能となる。
【００５０】上記のように、ＳＯＩ層３の表面を露出さ
せた後、たとえば熱酸化法あるいはＣＶＤ法などを用い
てＳＯＩ層３の表面上に約６〜１２ｎｍ程度の厚みのゲ
ート絶縁層７を形成し、このゲート絶縁層７上にゲート
電極８を形成する。以上の工程を経て図１に示される半
導体装置が形成されることとなる。
せた後、たとえば熱酸化法あるいはＣＶＤ法などを用い
てＳＯＩ層３の表面上に約６〜１２ｎｍ程度の厚みのゲ
ート絶縁層７を形成し、このゲート絶縁層７上にゲート
電極８を形成する。以上の工程を経て図１に示される半
導体装置が形成されることとなる。
【００５１】なお、ゲート絶縁層７をＣＶＤ法により形
成した場合には、ゲート絶縁層７の形成時におけるチャ
ネルストッパ領域４からの不純物の吸い出しが抑制でき
る。また、図１２に示されるように、チャネルストッパ
領域４の形成の後に、チャネルストッパ領域４の形成の
ためのボロン注入で用いたマスクと同一マスクを用いて
チャネルドープを行なうことも可能である。この場合に
は、ポリシリコン層１０を貫通するエネルギでボロンを
ＳＯＩ層３内に注入する必要がある。このようにチャネ
ルストッパ領域４の形成のためのマスクと同一マスクを
用いてチャネルドープを行なうことにより、製造工程を
簡略化することが可能となる。なお、上記のチャネルド
ープは、チャネルストッパ領域４の形成以前に行なって
もよい。また、ＣＭＯＳを形成する場合には、ｐＭＯＳ
形成領域を前述のフォトレジストにより覆ったままで上
記のチャネルドープを行なえる。また、このようなチャ
ネルドープの思想は、チャネルストッパの領域４の形成
の場合と同様にｐＭＯＳトランジスタにも適用できるば
かりでなく、以下に述べる各実施の形態にも適用可能で
ある。
成した場合には、ゲート絶縁層７の形成時におけるチャ
ネルストッパ領域４からの不純物の吸い出しが抑制でき
る。また、図１２に示されるように、チャネルストッパ
領域４の形成の後に、チャネルストッパ領域４の形成の
ためのボロン注入で用いたマスクと同一マスクを用いて
チャネルドープを行なうことも可能である。この場合に
は、ポリシリコン層１０を貫通するエネルギでボロンを
ＳＯＩ層３内に注入する必要がある。このようにチャネ
ルストッパ領域４の形成のためのマスクと同一マスクを
用いてチャネルドープを行なうことにより、製造工程を
簡略化することが可能となる。なお、上記のチャネルド
ープは、チャネルストッパ領域４の形成以前に行なって
もよい。また、ＣＭＯＳを形成する場合には、ｐＭＯＳ
形成領域を前述のフォトレジストにより覆ったままで上
記のチャネルドープを行なえる。また、このようなチャ
ネルドープの思想は、チャネルストッパの領域４の形成
の場合と同様にｐＭＯＳトランジスタにも適用できるば
かりでなく、以下に述べる各実施の形態にも適用可能で
ある。
【００５２】（実施の形態２）次に、図８〜図１１を用
いて、この発明の実施の形態２について説明する。図８
は、この発明の実施の形態２における半導体装置を示す
断面図である。
いて、この発明の実施の形態２について説明する。図８
は、この発明の実施の形態２における半導体装置を示す
断面図である。
【００５３】図８を参照して、酸化物層１４は、チャネ
ルストッパ領域４上から埋込酸化物層２上に延在するよ
うに形成されている。この酸化物層１４は、チャネルス
トッパ領域４の直上に傾斜した上面１４ａを有してお
り、また埋込酸化物層２の上方に平坦な上面１４ｂを有
している。そして、ゲート電極８は、ＳＯＩ層３上から
酸化物層１４上へと延在している。このような酸化物層
１４を設けることにより、ＳＯＩ層３の周縁部を保護す
ることが可能となるとともに、ＳＯＩ層３の周縁部から
ゲート電極８を遠ざけることも可能となる。それによ
り、ＳＯＩ層３の周縁部における寄生ＭＯＳトランジス
タのしきい値電圧Ｖｔｈの低下を抑制することが可能と
なるとともに、ＳＯＩ層３の周縁部近傍におけるゲート
絶縁層の絶縁破壊をも効果的に抑制することが可能とな
る。
ルストッパ領域４上から埋込酸化物層２上に延在するよ
うに形成されている。この酸化物層１４は、チャネルス
トッパ領域４の直上に傾斜した上面１４ａを有してお
り、また埋込酸化物層２の上方に平坦な上面１４ｂを有
している。そして、ゲート電極８は、ＳＯＩ層３上から
酸化物層１４上へと延在している。このような酸化物層
１４を設けることにより、ＳＯＩ層３の周縁部を保護す
ることが可能となるとともに、ＳＯＩ層３の周縁部から
ゲート電極８を遠ざけることも可能となる。それによ
り、ＳＯＩ層３の周縁部における寄生ＭＯＳトランジス
タのしきい値電圧Ｖｔｈの低下を抑制することが可能と
なるとともに、ＳＯＩ層３の周縁部近傍におけるゲート
絶縁層の絶縁破壊をも効果的に抑制することが可能とな
る。
【００５４】次に、図９〜図１１を用いて、図８に示さ
れる半導体装置の製造方法について説明する。図９〜図
１１は、図８に示される半導体装置の製造工程の第１工
程〜第３工程を示す断面図である。
れる半導体装置の製造方法について説明する。図９〜図
１１は、図８に示される半導体装置の製造工程の第１工
程〜第３工程を示す断面図である。
【００５５】まず図９を参照して、上記の実施の形態１
の場合と同様の工程を経てチャネルストッパ領域４まで
を形成する。次に、ＣＶＤ法を用いて、ポリシリコン層
１０およびＳＯＩ層３を覆うように約１μｍ程度の厚み
の酸化物層１４を形成する。
の場合と同様の工程を経てチャネルストッパ領域４まで
を形成する。次に、ＣＶＤ法を用いて、ポリシリコン層
１０およびＳＯＩ層３を覆うように約１μｍ程度の厚み
の酸化物層１４を形成する。
【００５６】次に、酸化物層１４の上面にＣＭＰ（Chem
ical Mechanical Polishing ）処理を施す。それによ
り、図１０に示されるように、酸化物層１４の上面を平
坦化するとともに、ポリシリコン層１０の上面を露出さ
せる。このとき、ポリシリコン層１０がＣＭＰ処理のス
トッパとして機能するので、ＣＭＰ処理による研磨精度
が向上する。なお、ＣＭＰ処理の代わりにエッチバック
法も使用可能である。これは、以下の実施の形態におい
ても同様である。
ical Mechanical Polishing ）処理を施す。それによ
り、図１０に示されるように、酸化物層１４の上面を平
坦化するとともに、ポリシリコン層１０の上面を露出さ
せる。このとき、ポリシリコン層１０がＣＭＰ処理のス
トッパとして機能するので、ＣＭＰ処理による研磨精度
が向上する。なお、ＣＭＰ処理の代わりにエッチバック
法も使用可能である。これは、以下の実施の形態におい
ても同様である。
【００５７】次に、図１１を参照して、たとえば等方性
エッチングによりポリシリコン層１０を除去し、引続い
てウェットエッチングにより酸化物層９を選択的に除去
する。それにより、ＳＯＩ層３の表面が選択的に露出す
る。その後は上記の実施の形態１の場合と同様の方法で
ゲート絶縁層７とゲート電極８とを形成する。以上の工
程を経て図８に示される半導体装置が形成されることと
なる。
エッチングによりポリシリコン層１０を除去し、引続い
てウェットエッチングにより酸化物層９を選択的に除去
する。それにより、ＳＯＩ層３の表面が選択的に露出す
る。その後は上記の実施の形態１の場合と同様の方法で
ゲート絶縁層７とゲート電極８とを形成する。以上の工
程を経て図８に示される半導体装置が形成されることと
なる。
【００５８】次に、図１３を用いて、上記の実施の形態
２の変形例について説明する。図１３は、実施の形態２
の変形例における半導体装置を示す断面図である。
２の変形例について説明する。図１３は、実施の形態２
の変形例における半導体装置を示す断面図である。
【００５９】図１３を参照して、本変形例では、マスク
層として使用したポリシリコン層１０をゲート電極８の
一部として使用している。それにより、ポリシリコン層
１０および酸化物層９をエッチングする工程を省略で
き、上記の実施の形態２の場合よりも製造工程を簡略化
することが可能となる。
層として使用したポリシリコン層１０をゲート電極８の
一部として使用している。それにより、ポリシリコン層
１０および酸化物層９をエッチングする工程を省略で
き、上記の実施の形態２の場合よりも製造工程を簡略化
することが可能となる。
【００６０】（実施の形態３）次に、図１４〜図１９を
用いて、この発明の実施の形態３について説明する。図
１４は、この発明の実施の形態３における半導体装置を
示す断面図である。
用いて、この発明の実施の形態３について説明する。図
１４は、この発明の実施の形態３における半導体装置を
示す断面図である。
【００６１】本実施の形態３は、上記の実施の形態２の
思想をシリコン基板１の主表面上に直接形成されるデバ
イスに適用したものである。なお、本実施の形態２の思
想は後述する実施の形態４についても同様に適用でき
る。
思想をシリコン基板１の主表面上に直接形成されるデバ
イスに適用したものである。なお、本実施の形態２の思
想は後述する実施の形態４についても同様に適用でき
る。
【００６２】図１４を参照して、シリコン基板１の主表
面には間隔をあけて１対のトレンチ１５が形成されてい
る。トレンチ１５の内表面上には酸化物層１６が形成さ
れている。チャネルストッパ領域４は、トレンチ１５の
内表面に沿って延在し、かつトレンチ１５の側壁上端コ
ーナー部１７にまで達している。そして、このチャネル
ストッパ領域４に挟まれるシリコン基板１の主表面上に
はゲート絶縁層７が形成され、このゲート絶縁層７上に
ゲート電極８が形成されている。ゲート電極８は酸化物
層１４上にまで延在し、酸化物層１４はチャネルストッ
パ領域４の上方に傾斜した上面１４ａと、トレンチ１５
の上方に平坦な上面１４ｂとを有している。
面には間隔をあけて１対のトレンチ１５が形成されてい
る。トレンチ１５の内表面上には酸化物層１６が形成さ
れている。チャネルストッパ領域４は、トレンチ１５の
内表面に沿って延在し、かつトレンチ１５の側壁上端コ
ーナー部１７にまで達している。そして、このチャネル
ストッパ領域４に挟まれるシリコン基板１の主表面上に
はゲート絶縁層７が形成され、このゲート絶縁層７上に
ゲート電極８が形成されている。ゲート電極８は酸化物
層１４上にまで延在し、酸化物層１４はチャネルストッ
パ領域４の上方に傾斜した上面１４ａと、トレンチ１５
の上方に平坦な上面１４ｂとを有している。
【００６３】次に、図１５〜図１９を用いて、上記の構
造を有する半導体装置の製造方法について説明する。図
１５〜図１９は、図１４に示される半導体装置の製造工
程の第１工程〜第５工程を示す断面図である。
造を有する半導体装置の製造方法について説明する。図
１５〜図１９は、図１４に示される半導体装置の製造工
程の第１工程〜第５工程を示す断面図である。
【００６４】まず図１５を参照して、シリコン基板１の
主表面上に、上記の実施の形態１の場合と同様の方法
で、酸化物層９，ポリシリコン層１０，窒化物層１１お
よび窒化物スペーサ１２を形成する。
主表面上に、上記の実施の形態１の場合と同様の方法
で、酸化物層９，ポリシリコン層１０，窒化物層１１お
よび窒化物スペーサ１２を形成する。
【００６５】次に、図１６を参照して、窒化物層１１と
窒化物スペーサ１２とをマスクとして用いてシリコン基
板１の主表面をエッチングすることによりトレンチ１５
を形成する。トレンチ１５の深さは、たとえば約２５０
ｎｍ〜約３００ｎｍ程度であってもよい。次に、トレン
チ１５の内表面を熱酸化することにより、酸化物層１６
を形成する。それにより、トレンチ１５の形成によるエ
ッチングダメージを除去することが可能となる。
窒化物スペーサ１２とをマスクとして用いてシリコン基
板１の主表面をエッチングすることによりトレンチ１５
を形成する。トレンチ１５の深さは、たとえば約２５０
ｎｍ〜約３００ｎｍ程度であってもよい。次に、トレン
チ１５の内表面を熱酸化することにより、酸化物層１６
を形成する。それにより、トレンチ１５の形成によるエ
ッチングダメージを除去することが可能となる。
【００６６】次に、図１７を参照して、窒化物層１１と
窒化物スペーサ１２とを、上記の実施の形態１の場合と
同様の方法で除去する。その後、ポリシリコン層１０を
マスクとして用いて、トレンチ１５の内表面と、トレン
チ１５の側壁上端コーナー部１７近傍とに、ボロンなど
のｐ型の不純物を注入する。それにより、チャネルスト
ッパ領域４が形成される。このとき、チャネルストッパ
領域４の形成の以前に酸化物層１６が形成されているの
で、チャネルストッパ領域４内に導入されたｐ型の不純
物が酸化物層１６によって吸い出されるのを効果的に阻
止することが可能となる。それにより、高濃度の不純物
を含むチャネルストッパ領域４が形成され得る。
窒化物スペーサ１２とを、上記の実施の形態１の場合と
同様の方法で除去する。その後、ポリシリコン層１０を
マスクとして用いて、トレンチ１５の内表面と、トレン
チ１５の側壁上端コーナー部１７近傍とに、ボロンなど
のｐ型の不純物を注入する。それにより、チャネルスト
ッパ領域４が形成される。このとき、チャネルストッパ
領域４の形成の以前に酸化物層１６が形成されているの
で、チャネルストッパ領域４内に導入されたｐ型の不純
物が酸化物層１６によって吸い出されるのを効果的に阻
止することが可能となる。それにより、高濃度の不純物
を含むチャネルストッパ領域４が形成され得る。
【００６７】次に、図１８に示されるように、上記の実
施の形態２の場合と同様の方法で、トレンチ１５とポリ
シリコン層１０とを覆うように酸化物層１４を形成す
る。そして、この酸化物層１４にＣＭＰ処理を施す。そ
れにより、図１９に示されるように、ポリシリコン層１
０の上面を露出させる。それ以降は上記の実施の形態２
と同様の工程を経て図１４に示される半導体装置が形成
される。
施の形態２の場合と同様の方法で、トレンチ１５とポリ
シリコン層１０とを覆うように酸化物層１４を形成す
る。そして、この酸化物層１４にＣＭＰ処理を施す。そ
れにより、図１９に示されるように、ポリシリコン層１
０の上面を露出させる。それ以降は上記の実施の形態２
と同様の工程を経て図１４に示される半導体装置が形成
される。
【００６８】（実施の形態４）次に、図２０〜図２６を
用いて、この発明の実施の形態４とその変形例とについ
て説明する。図２０は、この発明の実施の形態４におけ
る半導体装置を示す断面図である。
用いて、この発明の実施の形態４とその変形例とについ
て説明する。図２０は、この発明の実施の形態４におけ
る半導体装置を示す断面図である。
【００６９】図２０を参照して、本実施の形態４では、
ゲート電極８が、第１ポリシリコン層１０ａと第３ポリ
シリコン層１０ｃとの積層構造により構成されている。
そして、酸化物層１４は、チャネルストッパ領域４上か
ら埋込酸化物層２上に延在するように形成され、チャネ
ルストッパ領域４の上方に位置する傾斜した上面１４ａ
と埋込酸化物層２の上方に位置する平坦な上面１４ｂと
を有する。傾斜した上面１４ａは、ＳＯＩ層３の周縁部
に向かうにつれてＳＯＩ層３の上面から上方に離れるよ
うに傾斜する。この傾斜した上面１４ａと連なるように
平坦な上面１４ｂが形成される。ゲート電極８における
第３ポリシリコン層１０ｃは、傾斜した上面１４ａ上と
平坦な上面１４ｂ上とに延在する。そして、ＳＯＩ層３
の上面からの平坦な上面１４ｂの高さは、ＳＯＩ層３の
上面からの第１ポリシリコン層１０ａの上面の高さより
も高くなるように設定される。それにより、ゲート電極
８をＳＯＩ層３の周縁部から効果的に遠ざけることが可
能となる。それにより、ＳＯＩ層３の周縁部における寄
生ＭＯＳトランジスタのしきい値電圧Ｖｔｈの低下を効
果的に抑制することが可能となる。
ゲート電極８が、第１ポリシリコン層１０ａと第３ポリ
シリコン層１０ｃとの積層構造により構成されている。
そして、酸化物層１４は、チャネルストッパ領域４上か
ら埋込酸化物層２上に延在するように形成され、チャネ
ルストッパ領域４の上方に位置する傾斜した上面１４ａ
と埋込酸化物層２の上方に位置する平坦な上面１４ｂと
を有する。傾斜した上面１４ａは、ＳＯＩ層３の周縁部
に向かうにつれてＳＯＩ層３の上面から上方に離れるよ
うに傾斜する。この傾斜した上面１４ａと連なるように
平坦な上面１４ｂが形成される。ゲート電極８における
第３ポリシリコン層１０ｃは、傾斜した上面１４ａ上と
平坦な上面１４ｂ上とに延在する。そして、ＳＯＩ層３
の上面からの平坦な上面１４ｂの高さは、ＳＯＩ層３の
上面からの第１ポリシリコン層１０ａの上面の高さより
も高くなるように設定される。それにより、ゲート電極
８をＳＯＩ層３の周縁部から効果的に遠ざけることが可
能となる。それにより、ＳＯＩ層３の周縁部における寄
生ＭＯＳトランジスタのしきい値電圧Ｖｔｈの低下を効
果的に抑制することが可能となる。
【００７０】次に、図２１〜図２４を用いて、図２０に
示される半導体装置の製造方法について説明する。図２
１〜図２４は、図２０に示される半導体装置の製造工程
の第１工程〜第４工程を示す断面図である。
示される半導体装置の製造方法について説明する。図２
１〜図２４は、図２０に示される半導体装置の製造工程
の第１工程〜第４工程を示す断面図である。
【００７１】図２１を参照して、実施の形態１の場合と
同様の方法で形成されたＳＯＩ層３の表面上に酸化物層
９ａ，第１ポリシリコン層１０ａ，酸化物層９ｂ，第２
ポリシリコン層１０ｂおよび窒化物層１１を順次形成す
る。そして、この窒化物層１１上に、素子形成領域の形
状にパターニングされたフォトレジスト（図示せず）を
形成し、このフォトレジストをマスクとして用いて、窒
化物層１１，第２ポリシリコン層１０ｂ，酸化物層９ｂ
および第１ポリシリコン層１０ａを順次パターニングす
る。上記のフォトレジストを除去した後、全面に窒化物
層（図示せず）を形成し、この窒化物層に異方性エッチ
ング処理を施す。それにより、窒化物スペーサ１２ａが
形成される。
同様の方法で形成されたＳＯＩ層３の表面上に酸化物層
９ａ，第１ポリシリコン層１０ａ，酸化物層９ｂ，第２
ポリシリコン層１０ｂおよび窒化物層１１を順次形成す
る。そして、この窒化物層１１上に、素子形成領域の形
状にパターニングされたフォトレジスト（図示せず）を
形成し、このフォトレジストをマスクとして用いて、窒
化物層１１，第２ポリシリコン層１０ｂ，酸化物層９ｂ
および第１ポリシリコン層１０ａを順次パターニングす
る。上記のフォトレジストを除去した後、全面に窒化物
層（図示せず）を形成し、この窒化物層に異方性エッチ
ング処理を施す。それにより、窒化物スペーサ１２ａが
形成される。
【００７２】次に、図２２を参照して、窒化物層１１と
窒化物スペーサ１２ａとをマスクとして用いて、酸化雰
囲気中で、ＳＯＩ層３の側壁に熱処理を施す。それによ
り、ＳＯＩ層３の周縁部に側壁酸化物層５が形成され
る。その後、熱リン酸などを用いて窒化物層１１および
窒化物スペーサ１２ａを除去する。
窒化物スペーサ１２ａとをマスクとして用いて、酸化雰
囲気中で、ＳＯＩ層３の側壁に熱処理を施す。それによ
り、ＳＯＩ層３の周縁部に側壁酸化物層５が形成され
る。その後、熱リン酸などを用いて窒化物層１１および
窒化物スペーサ１２ａを除去する。
【００７３】それにより、図２３に示されるように、Ｓ
ＯＩ層３の周縁部近傍に位置する酸化物層９ａの表面が
選択的に露出される。そして、第２ポリシリコン層１０
ｂをマスクとして用いて、ＳＯＩ層３の周縁部近傍にボ
ロンをイオン注入する。それにより、ＳＯＩ層３の周縁
部近傍にチャネルストッパ領域４が形成される。このよ
うに、本実施の形態においても、前述の各実施の形態の
場合と同様に、高濃度の不純物を含むチャネルストッパ
領域４を自己整合的に形成することが可能となる。
ＯＩ層３の周縁部近傍に位置する酸化物層９ａの表面が
選択的に露出される。そして、第２ポリシリコン層１０
ｂをマスクとして用いて、ＳＯＩ層３の周縁部近傍にボ
ロンをイオン注入する。それにより、ＳＯＩ層３の周縁
部近傍にチャネルストッパ領域４が形成される。このよ
うに、本実施の形態においても、前述の各実施の形態の
場合と同様に、高濃度の不純物を含むチャネルストッパ
領域４を自己整合的に形成することが可能となる。
【００７４】次に、全面に約１μｍ程度の厚みの酸化物
層１４をＣＶＤ法などを用いて形成する。そして、この
酸化物層１４の上面にＣＭＰ処理を施す。それにより、
第２ポリシリコン層１０ｂの上面を露出させる。
層１４をＣＶＤ法などを用いて形成する。そして、この
酸化物層１４の上面にＣＭＰ処理を施す。それにより、
第２ポリシリコン層１０ｂの上面を露出させる。
【００７５】次に、第２ポリシリコン層１０ｂと酸化物
層９ｂとをエッチング除去する。それにより、図２０に
示されるように、チャネルストッパ領域４上に位置する
酸化物層１４に傾斜した上面１４ａが形成される。
層９ｂとをエッチング除去する。それにより、図２０に
示されるように、チャネルストッパ領域４上に位置する
酸化物層１４に傾斜した上面１４ａが形成される。
【００７６】その後、ＣＶＤ法などを用いて、第１ポリ
シリコン層１０ａ上から酸化物層１４上に延在するよう
に第３ポリシリコン層１０ｃを形成する。そして、この
第３ポリシリコン層１０ｃと第１ポリシリコン層１０ａ
とを同時にパターニングすることにより、図２０に示さ
れるように、ゲート電極８が形成されることとなる。以
上の工程を経て図２０に示される半導体装置が形成され
ることとなる。
シリコン層１０ａ上から酸化物層１４上に延在するよう
に第３ポリシリコン層１０ｃを形成する。そして、この
第３ポリシリコン層１０ｃと第１ポリシリコン層１０ａ
とを同時にパターニングすることにより、図２０に示さ
れるように、ゲート電極８が形成されることとなる。以
上の工程を経て図２０に示される半導体装置が形成され
ることとなる。
【００７７】次に、図２５および図２６を用いて、上記
の実施の形態４の変形例について説明する。図２５は、
実施の形態４の変形例における半導体装置を示す断面図
である。
の実施の形態４の変形例について説明する。図２５は、
実施の形態４の変形例における半導体装置を示す断面図
である。
【００７８】図２５を参照して、本変形例では、第１ポ
リシリコン層１０ａの周縁部に第１の側壁酸化物層１８
が形成され、側壁酸化物層５の厚みが図２０に示される
実施の形態４の場合よりも大きくなっている。それ以外
の構造に関しては図２０に示される半導体装置とほぼ同
様である。
リシリコン層１０ａの周縁部に第１の側壁酸化物層１８
が形成され、側壁酸化物層５の厚みが図２０に示される
実施の形態４の場合よりも大きくなっている。それ以外
の構造に関しては図２０に示される半導体装置とほぼ同
様である。
【００７９】次に、図２６を用いて、図２５に示される
半導体装置の特徴的な製造工程について説明する。図２
６は、上記の変形例における半導体装置の特徴的な製造
工程を示す断面図である。
半導体装置の特徴的な製造工程について説明する。図２
６は、上記の変形例における半導体装置の特徴的な製造
工程を示す断面図である。
【００８０】図２６を参照して、上記の実施の形態４と
同様の工程を経て窒化物層１１までを形成し、この窒化
物層１１をマスクとして用いて第１および第２ポリシリ
コン層１０ａ，１０ｂの周縁部を熱酸化する。このと
き、同時にＳＯＩ層３の表面も選択的に酸化される。上
記の熱酸化処理により、第１および第２ポリシリコン層
１０ａ，１０ｂのパターニング時のエッチングダメージ
を除去することが可能となる。それ以降は上記の実施の
形態４の場合と同様の工程を経て図２５に示される半導
体装置が形成されることとなる。
同様の工程を経て窒化物層１１までを形成し、この窒化
物層１１をマスクとして用いて第１および第２ポリシリ
コン層１０ａ，１０ｂの周縁部を熱酸化する。このと
き、同時にＳＯＩ層３の表面も選択的に酸化される。上
記の熱酸化処理により、第１および第２ポリシリコン層
１０ａ，１０ｂのパターニング時のエッチングダメージ
を除去することが可能となる。それ以降は上記の実施の
形態４の場合と同様の工程を経て図２５に示される半導
体装置が形成されることとなる。
【００８１】（実施の形態５）次に、図２７〜図３１を
用いて、この発明の実施の形態５について説明する。図
２７は、この発明の実施の形態５における半導体装置を
示す断面図である。
用いて、この発明の実施の形態５について説明する。図
２７は、この発明の実施の形態５における半導体装置を
示す断面図である。
【００８２】図２７を参照して、ＳＯＩ層３には、選択
的に酸化物層２０が形成されている。この酸化物層２０
は、ＬＯＣＯＳ法により形成されたものであり、ＳＯＩ
層３の周縁部近傍に形成されたチャネルストッパ領域４
の上に延在している。ゲート電極８は、ＳＯＩ層３上か
ら酸化物層２０上にわたって延在するように形成されて
いる。
的に酸化物層２０が形成されている。この酸化物層２０
は、ＬＯＣＯＳ法により形成されたものであり、ＳＯＩ
層３の周縁部近傍に形成されたチャネルストッパ領域４
の上に延在している。ゲート電極８は、ＳＯＩ層３上か
ら酸化物層２０上にわたって延在するように形成されて
いる。
【００８３】次に、図２８〜図３１を用いて、図２７に
示される半導体装置の製造方法について説明する。図２
８〜図３１は、図２７に示される半導体装置の製造工程
の第１工程〜第４工程を示す断面図である。
示される半導体装置の製造方法について説明する。図２
８〜図３１は、図２７に示される半導体装置の製造工程
の第１工程〜第４工程を示す断面図である。
【００８４】まず図２８を参照して、前述の実施の形態
１の場合と同様の工程を経て窒化物スペーサ１２までを
形成する。このとき、酸化物層９の厚みは約１０〜約３
０ｎｍ程度であり、ポリシリコン層１０の厚みは約１０
０〜約３００ｎｍ程度であり、窒化物層１１の厚みは約
１００〜約３００ｎｍ程度であることが好ましい。
１の場合と同様の工程を経て窒化物スペーサ１２までを
形成する。このとき、酸化物層９の厚みは約１０〜約３
０ｎｍ程度であり、ポリシリコン層１０の厚みは約１０
０〜約３００ｎｍ程度であり、窒化物層１１の厚みは約
１００〜約３００ｎｍ程度であることが好ましい。
【００８５】次に、窒化物層１１と窒化物スペーサ１２
とをマスクとして用いて、ＳＯＩ層３に、酸化雰囲気中
で熱処理を施す。それにより、いわゆるＬＯＣＯＳ酸化
が行なわれ、図２９に示されるように、ＳＯＩ層３に埋
込酸化物層２に達する酸化物層２０が選択的に形成され
る。
とをマスクとして用いて、ＳＯＩ層３に、酸化雰囲気中
で熱処理を施す。それにより、いわゆるＬＯＣＯＳ酸化
が行なわれ、図２９に示されるように、ＳＯＩ層３に埋
込酸化物層２に達する酸化物層２０が選択的に形成され
る。
【００８６】次に、熱リン酸などを用いて、窒化物層１
１と窒化物スペーサ２０とを除去する。それにより、図
３０に示されるように、周縁部近傍の領域を除くＳＯＩ
層３上にポリシリコン層１０が残余することとなる。そ
して、このポリシリコン層１０をマスクとして用いて、
ＳＯＩ層３の周縁部近傍の領域にボロンイオンを注入す
る。それにより、ＳＯＩ層３の周縁部近傍の領域に自己
整合的にチャネルストッパ領域４が形成されることとな
る。このチャネルストッパ領域４は、酸化物層２０の形
成の後に形成されているので、この酸化物層２０によっ
てチャネルストッパ領域４に含まれる不純物が吸い出さ
れることはほとんどない。それにより、チャネルストッ
パ領域４内の不純物濃度の低下を効果的に阻止すること
が可能となる。
１と窒化物スペーサ２０とを除去する。それにより、図
３０に示されるように、周縁部近傍の領域を除くＳＯＩ
層３上にポリシリコン層１０が残余することとなる。そ
して、このポリシリコン層１０をマスクとして用いて、
ＳＯＩ層３の周縁部近傍の領域にボロンイオンを注入す
る。それにより、ＳＯＩ層３の周縁部近傍の領域に自己
整合的にチャネルストッパ領域４が形成されることとな
る。このチャネルストッパ領域４は、酸化物層２０の形
成の後に形成されているので、この酸化物層２０によっ
てチャネルストッパ領域４に含まれる不純物が吸い出さ
れることはほとんどない。それにより、チャネルストッ
パ領域４内の不純物濃度の低下を効果的に阻止すること
が可能となる。
【００８７】次に、ポリシリコン層１０と酸化物層９と
をエッチングにより除去する。それにより、図３１に示
されるように、ＳＯＩ層３の表面が選択的に露出され
る。その後、ＳＯＩ層３の表面上にゲート絶縁層７を形
成し、このゲート絶縁層７上にゲート電極８を形成す
る。以上の工程を経て図２７に示される半導体装置が形
成されることとなる。
をエッチングにより除去する。それにより、図３１に示
されるように、ＳＯＩ層３の表面が選択的に露出され
る。その後、ＳＯＩ層３の表面上にゲート絶縁層７を形
成し、このゲート絶縁層７上にゲート電極８を形成す
る。以上の工程を経て図２７に示される半導体装置が形
成されることとなる。
【００８８】（実施の形態６）次に、図３２〜図４０を
用いて、この発明の実施の形態６とその変形例とについ
て説明する。図３２は、この発明の実施の形態６におけ
る半導体装置を示す断面図である。
用いて、この発明の実施の形態６とその変形例とについ
て説明する。図３２は、この発明の実施の形態６におけ
る半導体装置を示す断面図である。
【００８９】図３２を参照して、本実施の形態６では、
ＳＯＩ層３の側壁３ａの傾斜が上記の実施の形態５の場
合よりも急峻なものとなっている。それに伴い、酸化物
層２０ａの形状が酸化物層２０の形状とは少し異なって
いる。それ以外の構造に関しては、図２７に示される場
合とほぼ同様である。本実施の形態６では、図３２に示
されるように、上記の実施の形態５の場合と比べ、ＳＯ
Ｉ層３の周縁部近傍の薄膜化が抑制できる。それによ
り、実施の形態５の場合と比べ、しきい値電圧Ｖｔｈの
低い寄生ＭＯＳトランジスタの形成を効果的に抑制する
ことが可能となる。
ＳＯＩ層３の側壁３ａの傾斜が上記の実施の形態５の場
合よりも急峻なものとなっている。それに伴い、酸化物
層２０ａの形状が酸化物層２０の形状とは少し異なって
いる。それ以外の構造に関しては、図２７に示される場
合とほぼ同様である。本実施の形態６では、図３２に示
されるように、上記の実施の形態５の場合と比べ、ＳＯ
Ｉ層３の周縁部近傍の薄膜化が抑制できる。それによ
り、実施の形態５の場合と比べ、しきい値電圧Ｖｔｈの
低い寄生ＭＯＳトランジスタの形成を効果的に抑制する
ことが可能となる。
【００９０】次に、図３３〜図３８を用いて、上記の構
造を有する本実施の形態６における半導体装置の製造方
法について説明する。図３３〜図３８は、図３２に示さ
れる半導体装置の製造工程における第１工程〜第６工程
を示す断面図である。
造を有する本実施の形態６における半導体装置の製造方
法について説明する。図３３〜図３８は、図３２に示さ
れる半導体装置の製造工程における第１工程〜第６工程
を示す断面図である。
【００９１】まず図３３を参照して、前述の実施の形態
１の場合と同様の工程を経て窒化物スペーサ１２までを
形成する。そして、窒化物層１１と窒化物スペーサ１２
とをマスクとして用いて、ＳＯＩ層３を選択的に酸化す
る。それにより、酸化物層２０ａ′を選択的に形成す
る。このとき、たとえば酸化物層２０ａ′下に残余する
ＳＯＩ層３の厚みが、ＳＯＩ層３の初期の厚みの半分程
度となるように酸化量を調整する。具体的には、ＳＯＩ
層３の初期の厚みが約１００ｎｍ程度である場合には、
酸化物層２０ａ′の厚みが約１１０ｎｍ程度となるよう
に酸化量を設定する。それにより、酸化物層２０ａ′直
下には約５０ｎｍ程度の厚みのＳＯＩ層３が残余する。
１の場合と同様の工程を経て窒化物スペーサ１２までを
形成する。そして、窒化物層１１と窒化物スペーサ１２
とをマスクとして用いて、ＳＯＩ層３を選択的に酸化す
る。それにより、酸化物層２０ａ′を選択的に形成す
る。このとき、たとえば酸化物層２０ａ′下に残余する
ＳＯＩ層３の厚みが、ＳＯＩ層３の初期の厚みの半分程
度となるように酸化量を調整する。具体的には、ＳＯＩ
層３の初期の厚みが約１００ｎｍ程度である場合には、
酸化物層２０ａ′の厚みが約１１０ｎｍ程度となるよう
に酸化量を設定する。それにより、酸化物層２０ａ′直
下には約５０ｎｍ程度の厚みのＳＯＩ層３が残余する。
【００９２】次に、上記の酸化物層２０ａ′をウェット
エッチングなどにより除去した後、図３４に示されるよ
うに、窒化物層１１と窒化物スペーサ１２とを再びマス
クとして用いてＳＯＩ層３の表面を選択的に酸化する。
それにより、窒化物スペーサ１２下にまで延在するよう
に約１０〜約３０ｎｍ程度の薄い酸化物層２１を形成す
る。次に、ＣＶＤ法などを用いて、全面に約１０〜約２
０ｎｍ程度の厚みの窒化物層２２を形成する。なお、上
記の薄い酸化物層２１は省略可能である。
エッチングなどにより除去した後、図３４に示されるよ
うに、窒化物層１１と窒化物スペーサ１２とを再びマス
クとして用いてＳＯＩ層３の表面を選択的に酸化する。
それにより、窒化物スペーサ１２下にまで延在するよう
に約１０〜約３０ｎｍ程度の薄い酸化物層２１を形成す
る。次に、ＣＶＤ法などを用いて、全面に約１０〜約２
０ｎｍ程度の厚みの窒化物層２２を形成する。なお、上
記の薄い酸化物層２１は省略可能である。
【００９３】次に、上記の窒化物層２２に異方性エッチ
ング処理を施す。それにより、図３５に示されるよう
に、窒化物スペーサ１２の直下にのみ窒化物スペーサ２
２ａを残余させることが可能となる。これは、窒化物ス
ペーサ１２下にまで延在するように形成された酸化物層
２０ａ′を除去した後に窒化物層２２を形成しているの
で、窒化物スペーサ１２の直下にまで窒化物層２２が入
り込むように形成できるからである。
ング処理を施す。それにより、図３５に示されるよう
に、窒化物スペーサ１２の直下にのみ窒化物スペーサ２
２ａを残余させることが可能となる。これは、窒化物ス
ペーサ１２下にまで延在するように形成された酸化物層
２０ａ′を除去した後に窒化物層２２を形成しているの
で、窒化物スペーサ１２の直下にまで窒化物層２２が入
り込むように形成できるからである。
【００９４】次に、窒化物層１１，窒化物スペーサ１２
および窒化物スペーサ２２ａをマスクとして用いて、Ｓ
ＯＩ層３に、酸化雰囲気中で再び熱処理を施す。それに
より、埋込酸化物層２に到達する酸化物層２０ａをＳＯ
Ｉ層３に選択的に形成する。このようにして２段階の工
程を経て形成される酸化物層２０ａは、図２７に示され
る酸化物層２０よりもバーズビークを低減することが可
能となる。それにより、ＳＯＩ層３の両側壁３ａの傾斜
を急峻なものとすることが可能となる。
および窒化物スペーサ２２ａをマスクとして用いて、Ｓ
ＯＩ層３に、酸化雰囲気中で再び熱処理を施す。それに
より、埋込酸化物層２に到達する酸化物層２０ａをＳＯ
Ｉ層３に選択的に形成する。このようにして２段階の工
程を経て形成される酸化物層２０ａは、図２７に示され
る酸化物層２０よりもバーズビークを低減することが可
能となる。それにより、ＳＯＩ層３の両側壁３ａの傾斜
を急峻なものとすることが可能となる。
【００９５】次に、熱リン酸などを用いて、窒化物層１
１，窒化物スペーサ１２および窒化物スペーサ２２ａを
除去する。そして、ポリシリコン層１０をマスクとして
用いて、ＳＯＩ層３の周縁部近傍の領域にほぼ垂直方向
からボロンをイオン注入する。それにより、高濃度のｐ
型の不純物を含むチャネルストッパ領域４が自己整合的
に形成される。
１，窒化物スペーサ１２および窒化物スペーサ２２ａを
除去する。そして、ポリシリコン層１０をマスクとして
用いて、ＳＯＩ層３の周縁部近傍の領域にほぼ垂直方向
からボロンをイオン注入する。それにより、高濃度のｐ
型の不純物を含むチャネルストッパ領域４が自己整合的
に形成される。
【００９６】その後、ポリシリコン層１０と酸化物層９
とを除去する。それにより、図３８に示されるように、
ＳＯＩ層３の表面が選択的に露出される。そして、この
露出されたＳＯＩ層３の表面上にゲート絶縁層７を形成
し、このゲート絶縁層７上にゲート電極８を形成する。
以上の工程を経て図３２に示される半導体装置が形成さ
れることとなる。
とを除去する。それにより、図３８に示されるように、
ＳＯＩ層３の表面が選択的に露出される。そして、この
露出されたＳＯＩ層３の表面上にゲート絶縁層７を形成
し、このゲート絶縁層７上にゲート電極８を形成する。
以上の工程を経て図３２に示される半導体装置が形成さ
れることとなる。
【００９７】なお、図３９に示されるように、本実施の
形態においても、チャネルストッパ領域４の形成のため
に用いたポリシリコン層１０を形成した状態でチャネル
ドープを行なうことは可能である。この思想は、前述の
実施の形態５においても適用可能である。
形態においても、チャネルストッパ領域４の形成のため
に用いたポリシリコン層１０を形成した状態でチャネル
ドープを行なうことは可能である。この思想は、前述の
実施の形態５においても適用可能である。
【００９８】次に、図４０を用いて、本実施の形態６の
変形例について説明する。図４０は、本実施の形態６の
変形例における半導体装置を示す断面図である。
変形例について説明する。図４０は、本実施の形態６の
変形例における半導体装置を示す断面図である。
【００９９】図４０を参照して、本変形例では、図３７
に示されるポリシリコン層１０を除去することなく残余
させておき、このポリシリコン層１０上にポリシリコン
層２３をさらに形成している。そして、ポリシリコン層
２３とポリシリコン層１０とを同時にパターニングする
ことによりゲート電極８が形成される。それにより、ポ
リシリコン層１０と酸化物層９を除去する工程を省略で
きるので、上記の実施の形態６の場合よりも製造工程を
簡略化することが可能となる。
に示されるポリシリコン層１０を除去することなく残余
させておき、このポリシリコン層１０上にポリシリコン
層２３をさらに形成している。そして、ポリシリコン層
２３とポリシリコン層１０とを同時にパターニングする
ことによりゲート電極８が形成される。それにより、ポ
リシリコン層１０と酸化物層９を除去する工程を省略で
きるので、上記の実施の形態６の場合よりも製造工程を
簡略化することが可能となる。
【０１００】（実施の形態７）次に、図４１〜図４６を
用いて、この発明の実施の形態７とその変形例とについ
て説明する。図４１は、この発明の実施の形態７におけ
る半導体装置を示す断面図である。
用いて、この発明の実施の形態７とその変形例とについ
て説明する。図４１は、この発明の実施の形態７におけ
る半導体装置を示す断面図である。
【０１０１】図４１を参照して、本実施の形態７では、
ＳＯＩ層３の両側壁上に窒化物スペーサ１２が形成され
ている。そして、ゲート電極８は、ＳＯＩ層３上から窒
化物スペーサ１２上に延在している。このような窒化物
スペーサ１２を設けることにより、ゲート電極８を、Ｓ
ＯＩ層３の側底部から遠ざけることが可能となる。ま
た、窒化物スペーサ１２が形成されることにより、リセ
ス部２４は窒化物スペーサ１２下でとどまり、ＳＯＩ層
３の直下にまで延在することはほぼない。以上のことよ
り、従来例で問題となっていた、ＳＯＩ層３の周縁部近
傍におけるゲート絶縁層の絶縁破壊を効果的に抑制する
ことが可能となる。
ＳＯＩ層３の両側壁上に窒化物スペーサ１２が形成され
ている。そして、ゲート電極８は、ＳＯＩ層３上から窒
化物スペーサ１２上に延在している。このような窒化物
スペーサ１２を設けることにより、ゲート電極８を、Ｓ
ＯＩ層３の側底部から遠ざけることが可能となる。ま
た、窒化物スペーサ１２が形成されることにより、リセ
ス部２４は窒化物スペーサ１２下でとどまり、ＳＯＩ層
３の直下にまで延在することはほぼない。以上のことよ
り、従来例で問題となっていた、ＳＯＩ層３の周縁部近
傍におけるゲート絶縁層の絶縁破壊を効果的に抑制する
ことが可能となる。
【０１０２】次に、図４２〜図４５を用いて、図４１に
示される半導体装置の製造方法について説明する。図４
２〜図４５は、図４１に示される実施の形態７における
半導体装置の製造工程の第１工程〜第４工程を示す断面
図である。
示される半導体装置の製造方法について説明する。図４
２〜図４５は、図４１に示される実施の形態７における
半導体装置の製造工程の第１工程〜第４工程を示す断面
図である。
【０１０３】図４２を参照して、前述の実施の形態１と
同様の方法で窒化物層１１までを形成する。なお、本実
施の形態７では、酸化物層９の厚みは約１０〜約３０ｎ
ｍ程度であり、ポリシリコン層１０の厚みは約５０〜約
１００ｎｍ程度であり、窒化物層１１の厚みは約２００
〜約２５０ｎｍ程度であることが好ましい。次に、窒化
物層１１上に素子形成領域の形状にパターニングされた
フォトレジスト（図示せず）を形成し、これをマスクと
して用いて窒化物層１１をパターニングする。この窒化
物層１１をマスクとして用いて、ＳＯＩ層３内にボロン
をイオン注入する。それにより、ＳＯＩ層３内に選択的
に不純物注入領域４ａが形成される。
同様の方法で窒化物層１１までを形成する。なお、本実
施の形態７では、酸化物層９の厚みは約１０〜約３０ｎ
ｍ程度であり、ポリシリコン層１０の厚みは約５０〜約
１００ｎｍ程度であり、窒化物層１１の厚みは約２００
〜約２５０ｎｍ程度であることが好ましい。次に、窒化
物層１１上に素子形成領域の形状にパターニングされた
フォトレジスト（図示せず）を形成し、これをマスクと
して用いて窒化物層１１をパターニングする。この窒化
物層１１をマスクとして用いて、ＳＯＩ層３内にボロン
をイオン注入する。それにより、ＳＯＩ層３内に選択的
に不純物注入領域４ａが形成される。
【０１０４】次に、全面に窒化物層を堆積した後、この
窒化物層に異方性エッチング処理を施す。それにより、
窒化物層１１の側壁に窒化物スペーサ１２ｂを形成す
る。この窒化物スペーサ１２ｂと窒化物層１１とをマス
クとして用いて、ポリシリコン層１０，酸化物層９およ
びＳＯＩ層３を順次パターニングする。それにより、Ｓ
ＯＩ層３の周縁部近傍にチャネルストッパ領域４が形成
される。この状態が図４３に示されている。なお、窒化
物スペーサ１２ｂの形成のための窒化物層は、約３０〜
約１００ｎｍ程度の厚みに形成されればよい。
窒化物層に異方性エッチング処理を施す。それにより、
窒化物層１１の側壁に窒化物スペーサ１２ｂを形成す
る。この窒化物スペーサ１２ｂと窒化物層１１とをマス
クとして用いて、ポリシリコン層１０，酸化物層９およ
びＳＯＩ層３を順次パターニングする。それにより、Ｓ
ＯＩ層３の周縁部近傍にチャネルストッパ領域４が形成
される。この状態が図４３に示されている。なお、窒化
物スペーサ１２ｂの形成のための窒化物層は、約３０〜
約１００ｎｍ程度の厚みに形成されればよい。
【０１０５】次に、熱リン酸などを用いて、窒化物層１
１と窒化物スペーサ１２ｂとを除去する。その後、ＣＶ
Ｄ法などを用いて、酸化物あるいは窒化物などの絶縁層
（図示せず）を全面に堆積し、この絶縁層に異方性エッ
チング処理を施す。それにより、図４４に示されるよう
に、ＳＯＩ層３の側壁上に、たとえば窒化物スペーサ１
２を形成する。このとき、ＳＯＩ層３上にはポリシリコ
ン層１０が形成されているため、窒化物スペーサ１２の
形成のための異方性エッチングによってＳＯＩ層３の表
面にはエッチングダメージはほとんど生じない。
１と窒化物スペーサ１２ｂとを除去する。その後、ＣＶ
Ｄ法などを用いて、酸化物あるいは窒化物などの絶縁層
（図示せず）を全面に堆積し、この絶縁層に異方性エッ
チング処理を施す。それにより、図４４に示されるよう
に、ＳＯＩ層３の側壁上に、たとえば窒化物スペーサ１
２を形成する。このとき、ＳＯＩ層３上にはポリシリコ
ン層１０が形成されているため、窒化物スペーサ１２の
形成のための異方性エッチングによってＳＯＩ層３の表
面にはエッチングダメージはほとんど生じない。
【０１０６】次に、ポリシリコン層１０をたとえば等方
性エッチングにより除去し、続いて酸化物層９をウェッ
トエッチングにより除去する。それにより、ＳＯＩ層３
の表面を露出させる。このとき、埋込酸化物層２の表面
も若干エッチングされ、深さＤのリセス部２４が形成さ
れる。しかしながら、このリセス部２４は窒化物スペー
サ１２下でとどまるので、ＳＯＩ層３の側底部が露出す
ることはない。それにより、ＳＯＩ層３の周縁部におけ
るゲート絶縁層の絶縁破壊を抑制することが可能とな
る。
性エッチングにより除去し、続いて酸化物層９をウェッ
トエッチングにより除去する。それにより、ＳＯＩ層３
の表面を露出させる。このとき、埋込酸化物層２の表面
も若干エッチングされ、深さＤのリセス部２４が形成さ
れる。しかしながら、このリセス部２４は窒化物スペー
サ１２下でとどまるので、ＳＯＩ層３の側底部が露出す
ることはない。それにより、ＳＯＩ層３の周縁部におけ
るゲート絶縁層の絶縁破壊を抑制することが可能とな
る。
【０１０７】その後、ＳＯＩ層３の表面上にゲート絶縁
層７を形成し、このゲート絶縁層７上にゲート電極８を
形成する。以上の工程を経て図４１に示される半導体装
置が形成されることとなる。
層７を形成し、このゲート絶縁層７上にゲート電極８を
形成する。以上の工程を経て図４１に示される半導体装
置が形成されることとなる。
【０１０８】なお、図４５に示されるようにリセス部２
４が形成されることにより、ゲート電極８のパターニン
グ時に、このリセス部２４内にゲート電極８を形成する
ための物質が残余することが懸念される。そのため、ゲ
ート電極８の形成の際には、等方性エッチング処理を付
加することが好ましいと言える。
４が形成されることにより、ゲート電極８のパターニン
グ時に、このリセス部２４内にゲート電極８を形成する
ための物質が残余することが懸念される。そのため、ゲ
ート電極８の形成の際には、等方性エッチング処理を付
加することが好ましいと言える。
【０１０９】次に、図４６を用いて、上記の実施の形態
７の変形例について説明する。図４６は、本変形例にお
ける特徴的な製造工程を示す部分断面図である。
７の変形例について説明する。図４６は、本変形例にお
ける特徴的な製造工程を示す部分断面図である。
【０１１０】上記の実施の形態７では、ＳＯＩ層３の側
壁上に窒化物スペーサ１２を形成した。それに対し、本
変形例では、ＳＯＩ層３の側壁上に、ＣＶＤ酸化物スペ
ーサ２５を形成する。より好ましくは、ＴＥＯＳを用い
たＣＶＤ酸化物によりこのＣＶＤ酸化物スペーサ２５が
構成されることが好ましい。ＣＶＤ酸化物は、一般に熱
酸化物よりもエッチングレートが大きいということが知
られている。埋込酸化膜層２は、熱酸化物に近い性質を
有しているので、ポリシリコン層１０や酸化物層９のエ
ッチングの際に、埋込酸化物層２に深さＤのリセス部２
４ａが形成されたとしても、このリセス部２４ａがＣＶ
Ｄ酸化物スペーサ２５下に入り込んで形成されるのを効
果的に阻止することが可能となる。それにより、上記の
実施の形態７の場合よりもゲート電極８のパターニング
を容易に行なうことが可能となる。
壁上に窒化物スペーサ１２を形成した。それに対し、本
変形例では、ＳＯＩ層３の側壁上に、ＣＶＤ酸化物スペ
ーサ２５を形成する。より好ましくは、ＴＥＯＳを用い
たＣＶＤ酸化物によりこのＣＶＤ酸化物スペーサ２５が
構成されることが好ましい。ＣＶＤ酸化物は、一般に熱
酸化物よりもエッチングレートが大きいということが知
られている。埋込酸化膜層２は、熱酸化物に近い性質を
有しているので、ポリシリコン層１０や酸化物層９のエ
ッチングの際に、埋込酸化物層２に深さＤのリセス部２
４ａが形成されたとしても、このリセス部２４ａがＣＶ
Ｄ酸化物スペーサ２５下に入り込んで形成されるのを効
果的に阻止することが可能となる。それにより、上記の
実施の形態７の場合よりもゲート電極８のパターニング
を容易に行なうことが可能となる。
【０１１１】なお、上記の酸化物層９についてもＣＶＤ
酸化物によって構成されるものであってもよい。それに
より、リセス部２４，２４ａの深さＤを小さくすること
が可能となる。
酸化物によって構成されるものであってもよい。それに
より、リセス部２４，２４ａの深さＤを小さくすること
が可能となる。
【０１１２】また、上記の各実施の形態における窒化物
層の代表例としてはシリコン窒化物を挙げることがで
き、酸化物層の代表例としてはシリコン酸化物を挙げる
ことができる。また、ゲート電極８としてポリシリコン
層を使用する場合には、ｐ型あるいはｎ型の不純物を適
宜ポリシリコン層にドープすることが好ましい。また、
デュアルゲートを形成する場合、ｎＭＯＳトランジスタ
とｐＭＯＳトランジスタ用に、フォトレジストを用い
て、ｎ型ドーパントとｐ型ドーパントをポリシリコンか
らなるゲート電極にドープすればよい。
層の代表例としてはシリコン窒化物を挙げることがで
き、酸化物層の代表例としてはシリコン酸化物を挙げる
ことができる。また、ゲート電極８としてポリシリコン
層を使用する場合には、ｐ型あるいはｎ型の不純物を適
宜ポリシリコン層にドープすることが好ましい。また、
デュアルゲートを形成する場合、ｎＭＯＳトランジスタ
とｐＭＯＳトランジスタ用に、フォトレジストを用い
て、ｎ型ドーパントとｐ型ドーパントをポリシリコンか
らなるゲート電極にドープすればよい。
【０１１３】上述のように、さまざまな実施の形態につ
いて説明を行なったが、今回開示された実施の形態はす
べての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は特許請求の範囲によっ
て示され、特許請求の範囲と均等の意味および範囲内で
のすべての変更が含まれることが意図される。
いて説明を行なったが、今回開示された実施の形態はす
べての点で例示であって制限的なものではないと考えら
れるべきである。本発明の範囲は特許請求の範囲によっ
て示され、特許請求の範囲と均等の意味および範囲内で
のすべての変更が含まれることが意図される。
【０１１４】
【発明の効果】以上説明したように、この発明に係る半
導体装置によれば、分離絶縁層によって半導体層の周縁
部からゲート電極を遠ざけることが可能となる。それに
より、半導体層の周縁部において、寄生ＭＯＳトランジ
スタのしきい値電圧Ｖｔｈが低下するのを効果的に抑制
することが可能となる。また、分離絶縁層は半導体層の
周縁部をも保護する機能を有しているため、従来例のよ
うに、半導体層の周縁部におけるゲート絶縁層の絶縁破
壊を効果的に抑制することも可能となる。
導体装置によれば、分離絶縁層によって半導体層の周縁
部からゲート電極を遠ざけることが可能となる。それに
より、半導体層の周縁部において、寄生ＭＯＳトランジ
スタのしきい値電圧Ｖｔｈが低下するのを効果的に抑制
することが可能となる。また、分離絶縁層は半導体層の
周縁部をも保護する機能を有しているため、従来例のよ
うに、半導体層の周縁部におけるゲート絶縁層の絶縁破
壊を効果的に抑制することも可能となる。
【０１１５】この発明に係る半導体装置の製造方法によ
れば、チャネルストッパ領域の形成領域と近接する部分
の酸化処理を行なった後にチャネルストッパ領域を形成
することが可能となる。それにより、チャネルストッパ
領域から不純物が吸い出されることを効果的に抑制する
ことが可能となる。その結果、チャネルストッパ領域内
の不純物濃度の低下を効果的に抑制でき、半導体層の周
縁部における寄生ＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈの低下を効果的に抑制することが可能となる。それ
により、信頼性の高い半導体装置が得られる。
れば、チャネルストッパ領域の形成領域と近接する部分
の酸化処理を行なった後にチャネルストッパ領域を形成
することが可能となる。それにより、チャネルストッパ
領域から不純物が吸い出されることを効果的に抑制する
ことが可能となる。その結果、チャネルストッパ領域内
の不純物濃度の低下を効果的に抑制でき、半導体層の周
縁部における寄生ＭＯＳトランジスタのしきい値電圧Ｖ
ｔｈの低下を効果的に抑制することが可能となる。それ
により、信頼性の高い半導体装置が得られる。
【図１】 この発明の実施の形態１における半導体装置
を示す断面図である。
を示す断面図である。
【図２】 図１に示される半導体装置の平面図である。
【図３】 実施の形態１における半導体装置の製造工程
の第１工程を示す断面図である。
の第１工程を示す断面図である。
【図４】 実施の形態１における半導体装置の製造工程
の第２工程を示す断面図である。
の第２工程を示す断面図である。
【図５】 実施の形態１における半導体装置の製造工程
の第３工程を示す断面図である。
の第３工程を示す断面図である。
【図６】 実施の形態１における半導体装置の製造工程
の第４工程を示す断面図である。
の第４工程を示す断面図である。
【図７】 実施の形態１における半導体装置の製造工程
の第５工程を示す断面図である。
の第５工程を示す断面図である。
【図８】 この発明の実施の形態２における半導体装置
を示す断面図である。
を示す断面図である。
【図９】 実施の形態２における半導体装置の製造工程
の第１工程を示す断面図である。
の第１工程を示す断面図である。
【図１０】 実施の形態２における半導体装置の製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図１１】 実施の形態２における半導体装置の製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図１２】 実施の形態１および実施の形態２において
チャネルドープを行なっている様子を示す断面図であ
る。
チャネルドープを行なっている様子を示す断面図であ
る。
【図１３】 実施の形態２の変形例における半導体装置
を示す断面図である。
を示す断面図である。
【図１４】 この発明の実施の形態３における半導体装
置を示す断面図である。
置を示す断面図である。
【図１５】 実施の形態３における半導体装置の製造工
程の第１工程を示す断面図である。
程の第１工程を示す断面図である。
【図１６】 実施の形態３における半導体装置の製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図１７】 実施の形態３における半導体装置の製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図１８】 実施の形態３における半導体装置の製造工
程の第４工程を示す断面図である。
程の第４工程を示す断面図である。
【図１９】 実施の形態３における半導体装置の製造工
程の第５工程を示す断面図である。
程の第５工程を示す断面図である。
【図２０】 この発明の実施の形態４における半導体装
置を示す断面図である。
置を示す断面図である。
【図２１】 実施の形態４における半導体装置の製造工
程の第１工程を示す断面図である。
程の第１工程を示す断面図である。
【図２２】 実施の形態４における半導体装置の製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図２３】 実施の形態４における半導体装置の製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図２４】 実施の形態４における半導体装置の製造工
程の第４工程を示す断面図である。
程の第４工程を示す断面図である。
【図２５】 実施の形態４の変形例における半導体装置
を示す断面図である。
を示す断面図である。
【図２６】 図２５に示される半導体装置の特徴的な製
造工程を示す断面図である。
造工程を示す断面図である。
【図２７】 この発明の実施の形態５における半導体装
置を示す断面図である。
置を示す断面図である。
【図２８】 実施の形態５における半導体装置の製造工
程の第１工程を示す断面図である。
程の第１工程を示す断面図である。
【図２９】 実施の形態５における半導体装置の製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図３０】 実施の形態５における半導体装置の製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図３１】 実施の形態５における半導体装置の製造工
程の第４工程を示す断面図である。
程の第４工程を示す断面図である。
【図３２】 この発明の実施の形態６における半導体装
置を示す断面図である。
置を示す断面図である。
【図３３】 実施の形態６における半導体装置の製造工
程の第１工程を示す断面図である。
程の第１工程を示す断面図である。
【図３４】 実施の形態６における半導体装置の製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図３５】 実施の形態６における半導体装置の製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図３６】 実施の形態６における半導体装置の製造工
程の第４工程を示す断面図である。
程の第４工程を示す断面図である。
【図３７】 実施の形態６における半導体装置の製造工
程の第５工程を示す断面図である。
程の第５工程を示す断面図である。
【図３８】 実施の形態６における半導体装置の製造工
程の第６工程を示す断面図である。
程の第６工程を示す断面図である。
【図３９】 実施の形態６においてチャネルドープを行
なっている様子を示す断面図である。
なっている様子を示す断面図である。
【図４０】 実施の形態６の変形例における半導体装置
を示す断面図である。
を示す断面図である。
【図４１】 実施の形態７における半導体装置を示す断
面図である。
面図である。
【図４２】 実施の形態７における半導体装置の製造工
程の第１工程を示す断面図である。
程の第１工程を示す断面図である。
【図４３】 実施の形態７における半導体装置の製造工
程の第２工程を示す断面図である。
程の第２工程を示す断面図である。
【図４４】 実施の形態７における半導体装置の製造工
程の第３工程を示す断面図である。
程の第３工程を示す断面図である。
【図４５】 実施の形態７における半導体装置の製造工
程の第４工程を示す断面図である。
程の第４工程を示す断面図である。
【図４６】 図４５に示される製造工程の変形例を示す
断面図である。
断面図である。
【図４７】 ＬＯＣＯＳ法を用いた従来の半導体装置の
製造工程の第１工程を示す断面図である。
製造工程の第１工程を示す断面図である。
【図４８】 ＬＯＣＯＳ法を用いた従来の半導体装置の
製造工程の第２工程を示す断面図である。
製造工程の第２工程を示す断面図である。
【図４９】 従来のメサ分離法を用いた半導体装置を示
す断面図である。
す断面図である。
【図５０】 図４９に示される半導体装置の製造工程の
第１工程を示す断面図である。
第１工程を示す断面図である。
【図５１】 図４９に示される半導体装置の製造工程の
第２工程を示す断面図である。
第２工程を示す断面図である。
１ シリコン基板、２ 埋込酸化物層、３ ＳＯＩ層
（半導体層）、３ａ 側壁、４ チャネルストッパ領
域、４ａ 不純物注入領域、５ 側壁酸化物層、６ａ
突状絶縁層、６ｂ，２７ 側壁絶縁層、７ ゲート絶縁
層、８ ゲート電極、９，９ａ，９ｂ，１４，１６，２
０，２０ａ，２０ａ′，２１ 酸化物層、１０，２３
ポリシリコン層、１０ａ 第１ポリシリコン層、１０ｂ
第２ポリシリコン層、１０ｃ 第３ポリシリコン層、
１１，２２ 窒化物層、１２，１２ａ，１２ｂ，２２ａ
窒化物スペーサ、１３ａ，１３ｂ 絶縁層、１４ａ
傾斜した上面、１４ｂ 平坦な上面、１５ トレンチ、
１７ トレンチ側壁上端コーナー部、１８ 第１の側壁
酸化物層、１９ 第２の側壁酸化物層、２４，２４ａリ
セス部、２５ ＣＶＤ酸化物スペーサ。
（半導体層）、３ａ 側壁、４ チャネルストッパ領
域、４ａ 不純物注入領域、５ 側壁酸化物層、６ａ
突状絶縁層、６ｂ，２７ 側壁絶縁層、７ ゲート絶縁
層、８ ゲート電極、９，９ａ，９ｂ，１４，１６，２
０，２０ａ，２０ａ′，２１ 酸化物層、１０，２３
ポリシリコン層、１０ａ 第１ポリシリコン層、１０ｂ
第２ポリシリコン層、１０ｃ 第３ポリシリコン層、
１１，２２ 窒化物層、１２，１２ａ，１２ｂ，２２ａ
窒化物スペーサ、１３ａ，１３ｂ 絶縁層、１４ａ
傾斜した上面、１４ｂ 平坦な上面、１５ トレンチ、
１７ トレンチ側壁上端コーナー部、１８ 第１の側壁
酸化物層、１９ 第２の側壁酸化物層、２４，２４ａリ
セス部、２５ ＣＶＤ酸化物スペーサ。
Claims (18)
- 【請求項１】 ＳＯＩ（Semiconductor On Insulator）
構造を有する半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上に埋込絶縁層を介在して形成
され、ソース／ドレイン領域が形成されるメサ状の半導
体層と、 前記半導体層の周縁部近傍に形成されたチャネルストッ
パ領域と、 前記チャネルストッパ領域上と前記半導体層の周縁部上
とに形成され、前記半導体層の周縁部に向かうにつれて
前記半導体層の上面から上方に離れるように傾斜した上
面を前記チャネルストッパ領域上に有する分離絶縁層
と、 前記半導体層上から前記分離絶縁層上に延在するゲート
電極と、 を備えた半導体装置。 - 【請求項２】 前記半導体層上に位置する前記分離絶縁
層の側端部は、前記半導体層内に位置する前記チャネル
ストッパ領域の内側端部よりも前記半導体層の周縁部側
に位置する、請求項１に記載の半導体装置。 - 【請求項３】 前記分離絶縁層は、前記チャネルストッ
パ領域上に形成された突状絶縁層と、 前記突状絶縁層下に形成され前記半導体層の周縁部を覆
う側壁絶縁層とを含む、請求項１または２に記載の半導
体装置。 - 【請求項４】 前記分離絶縁層は、前記チャネルストッ
パ領域上から前記半導体層に近接する前記埋込絶縁層上
に延在し、前記傾斜した上面と連なる平坦な上面を前記
埋込絶縁層の上方に有しており、 前記半導体層上にはゲート絶縁層を介在して第１の導電
層が形成され、 前記第１の導電層上には前記分離絶縁層上に延在するよ
うに第２の導電層が形成され、 前記第１と第２の導電層により前記ゲート電極が形成さ
れ、 前記平坦な上面は、前記第１の導電層の上面よりも前記
半導体層の上面から高い位置にある、請求項１または２
に記載の半導体装置。 - 【請求項５】 半導体基板の主表面上に埋込絶縁層を介
在して半導体層を形成したＳＯＩ（Semiconductor On I
nsulator）基板を準備する工程と、 前記半導体層上に絶縁層を形成し前記絶縁層上に選択的
に第１のマスク層を形成する工程と、 前記第１のマスク層の側壁と上面とを覆うように前記絶
縁層上に選択的に前記第１のマスク層と異なる材質から
なる第２のマスク層を形成する工程と、 前記第２のマスク層をマスクとして用いて前記絶縁層と
前記半導体層をパターニングする工程と、 前記第２のマスク層をマスクとして用いて、パターニン
グされた前記半導体層の側壁を酸化する工程と、 前記第２のマスク層を除去した後、前記第１のマスク層
をマスクとして用いて前記第２のマスク層により覆われ
ていた前記半導体層の周縁部近傍に不純物を注入するこ
とによりチャネルストッパ領域を形成する工程と、 前記半導体層の上方にゲート電極を形成する工程と、 前記半導体層内にソース／ドレイン領域を形成する工程
と、 を備えた半導体装置の製造方法。 - 【請求項６】 前記チャネルストッパ領域を形成する工
程は、前記第１のマスク層を貫通して前記半導体層に達
するエネルギで前記半導体層内に不純物を注入すること
によりチャネルドープを行なう工程を含む、請求項５に
記載の半導体装置の製造方法。 - 【請求項７】 前記第１のマスク層はポリシリコンによ
り構成され、前記第２のマスク層は窒化物により構成さ
れ、 前記ゲート電極を形成する工程は、前記第１のマスク層
の側壁上と前記半導体層の側壁上とに側壁絶縁層を形成
する工程と、前記第１のマスク層と前記絶縁層とを順次
エッチング除去することにより前記半導体層の表面を選
択的に露出させる工程と、露出した前記半導体層の表面
上にゲート絶縁層を介在して前記ゲート電極を形成する
工程とを含む、請求項５に記載の半導体装置の製造方
法。 - 【請求項８】 前記ゲート電極を形成する工程は、前記
第１のマスク層と前記チャネルストッパ領域とを覆うよ
うに前記埋込絶縁層上に分離絶縁層を形成する工程と、
前記第１のマスク層の上面を露出させるように前記分離
絶縁層の一部を除去する工程とを含む、請求項５に記載
の半導体装置の製造方法。 - 【請求項９】 前記ゲート電極を形成する工程は、さら
に、露出した前記第１のマスク層と前記絶縁層とを除去
することにより前記半導体層の表面を選択的に露出させ
る工程と、露出した前記半導体層の表面上にゲート絶縁
層を介在して前記ゲート電極を形成する工程とを含む、
請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記第１のマスク層はポリシリコンに
より構成され、 前記ゲート電極を形成する工程は、さらに、前記分離絶
縁層上に延在するように前記第１のマスク層上にポリシ
リコン層を形成する工程と、 前記ポリシリコン層と前記第１のマスク層とをパターニ
ングすることにより前記ゲート電極を形成する工程とを
含む、請求項８に記載の半導体装置の製造方法。 - 【請求項１１】 前記第１のマスク層は、第１と第２の
ポリシリコン層を含み、前記絶縁層は第１と第２の絶縁
層を含み、 前記第１のマスク層の形成工程は、前記半導体層上に前
記第１の絶縁層を介在して第１のポリシリコン層を形成
する工程と、前記第１のポリシリコン層上に前記第２の
絶縁層を介在して第２のポリシリコン層を形成する工程
とを含み、 前記第２のマスク層は前記第１と第２のポリシリコン層
を覆うように形成され、 前記ゲート電極の形成工程は、前記分離絶縁層の一部を
除去する処理により前記第２のポリシリコン層の表面を
露出させる工程と、前記第２のポリシリコン層と前記第
２の絶縁層とを除去する工程と、前記分離絶縁層上に延
在するように前記第１のポリシリコン層上に第３のポリ
シリコン層を形成する工程と、前記第３のポリシリコン
層と前記第１のポリシリコン層とをパターニングするこ
とにより前記ゲート電極を形成する工程とを含む、請求
項８に記載の半導体装置の製造方法。 - 【請求項１２】 前記第１のマスク層の形成工程は、前
記第２のポリシリコン層上に窒化物層を形成する工程
と、前記窒化物層をマスクとして用いて前記第１と第２
のポリシリコン層の側壁を酸化することにより第１と第
２の側壁酸化物層を形成する工程とを含み、 前記第２のマスク層の形成工程は、前記第１と第２の側
壁酸化物層を覆うように前記第２のマスク層を形成する
工程を含む、請求項１１に記載の半導体装置の製造方
法。 - 【請求項１３】 半導体基板の主表面上に絶縁層を形成
し前記絶縁層上に選択的に第１のマスク層を形成する工
程と、 前記第１のマスク層の上面と側壁とを覆うように前記絶
縁層上に前記第１のマスク層と異なる材質からなる第２
のマスク層を選択的に形成する工程と、 前記第２のマスク層をマスクとして用いて前記絶縁層と
前記半導体基板の主表面とをエッチングすることにより
素子分離のためのトレンチを形成する工程と、 前記第２のマスク層をマスクとして用いて、前記トレン
チの内表面を酸化する工程と、 前記第２のマスク層を除去した後、前記第１のマスク層
をマスクとして用いて前記トレンチの内表面と前記第２
のマスク層により覆われていた前記半導体基板の主表面
とに不純物を注入することによりチャネルストッパ領域
を形成する工程と、 前記第１のマスク層と前記トレンチとを覆うように前記
半導体基板の主表面上に分離絶縁層を形成する工程と、 前記第１のマスク層の上面を露出させるように前記分離
絶縁層の一部を除去する工程と、 前記半導体基板の上方にゲート電極を形成する工程と、 前記半導体基板の主表面内に前記ゲート電極を挟むよう
にソース／ドレイン領域を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項１４】 半導体基板の主表面上に埋込絶縁層を
介在して半導体層を形成したＳＯＩ（Semiconductor On
Insulator）基板を準備する工程と、 前記半導体層上に絶縁層を形成し前記絶縁層上に選択的
に第１のマスク層を形成する工程と、 前記第１のマスク層の上面と側壁とを覆うように前記第
１のマスク層と異なる材質からなる第２のマスク層を前
記絶縁層上に選択的に形成する工程と、 前記第２のマスク層をマスクとして用いて、前記半導体
層を選択的に酸化することにより分離酸化膜を形成する
工程と、 前記第２のマスク層を除去した後、前記第１のマスク層
をマスクとして用いて前記第２のマスク層により覆われ
ていた前記半導体層の周縁部近傍に不純物を注入するこ
とによりチャネルストッパ領域を形成する工程と、 前記半導体層の上方にゲート電極を形成する工程と、 前記ゲート電極を挟むように前記半導体層内にソース／
ドレイン領域を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項１５】 前記分離酸化膜の形成工程は、 前記第２のマスク層をマスクとして用いて前記半導体層
を選択的に酸化することにより前記半導体層内に底面を
有する酸化物層を形成する工程と、 前記酸化物層を除去した後、前記半導体層と前記第２の
マスク層とを覆うように窒化物層を形成する工程と、 前記窒化物層に異方性エッチング処理を施すことによ
り、前記第２のマスク層の下に前記窒化物層を残余させ
る工程と、 前記第２のマスク層と前記窒化物層とをマスクとして用
いて前記半導体層を選択的に酸化することにより前記分
離酸化膜を形成する工程と、 を含む請求項１４に記載の半導体装置の製造方法。 - 【請求項１６】 前記第１のマスク層はポリシリコンに
より構成され、 前記ゲート電極を形成する工程は、前記第１のマスク層
上と前記分離酸化膜上とにポリシリコン層を形成する工
程と、 前記ポリシリコン層と前記第１のマスク層とをパターニ
ングすることにより前記ゲート電極を形成する工程とを
含む、請求項１４に記載の半導体装置の製造方法。 - 【請求項１７】 半導体基板の主表面上に埋込絶縁層を
介在して半導体層を形成したＳＯＩ（Semiconductor On
Insulator）基板を準備する工程と、 前記半導体層上に絶縁層を介在して第１のマスク層を形
成する工程と、 前記第１のマスク層上に前記第１のマスク層と材質の異
なる第２のマスク層を形成する工程と、 前記第２のマスク層をパターニングした後、前記第２の
マスク層をマスクとして用いて前記半導体層内にチャネ
ルストッパ領域形成のための不純物を注入する工程と、 前記第２のマスク層の側壁上に前記第２のマスク層と同
じ材質からなる第３のマスク層を形成する工程と、 前記第２と第３のマスク層をマスクとして用いて前記第
１のマスク層と前記絶縁層と前記半導体層とを順次パタ
ーニングする工程と、 前記第２と第３のマスク層を除去した後、前記半導体層
の側壁上に側壁絶縁層を形成する工程と、 前記第１のマスク層と前記絶縁層とをエッチング除去す
ることにより前記半導体層の表面を露出させる工程と、 前記半導体層の表面上にゲート絶縁層を介在してゲート
電極を形成する工程と、 前記半導体層内に前記ゲート電極を挟むようにソース／
ドレイン領域を形成する工程と、 を備えた半導体装置の製造方法。 - 【請求項１８】 前記埋込絶縁層は、熱酸化により形成
された酸化物層であり、 前記側壁絶縁層はＴＥＯＳ（Tetra Ethyl Ortho Silica
te）を用いたＣＶＤ（Chemical Vapor Deposition ）酸
化物層であり、 前記絶縁層は、ＣＶＤ（Chemical Vapor Deposition ）
酸化物層である、請求項１７に記載の半導体装置の製造
方法。
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|---|---|---|---|
| JP10258296A JP4027447B2 (ja) | 1996-04-24 | 1996-04-24 | 半導体装置の製造方法 |
| DE19642539A DE19642539A1 (de) | 1996-04-24 | 1996-10-15 | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
| US08/746,527 US6025629A (en) | 1996-04-24 | 1996-11-12 | Element isolation structure of a semiconductor device to suppress reduction in threshold voltage of parasitic MOS transistor |
| FR9700288A FR2748157B1 (fr) | 1996-04-24 | 1997-01-14 | Dispositif a semiconducteurs comportant une structure silicium sur isolant et procede de fabrication de ce dispositif |
| KR1019970001272A KR100225053B1 (ko) | 1996-04-24 | 1997-01-17 | 반도체 장치 및 그 제조 방법(Semiconductor Device and Method of Manufacturing the Same) |
| US09/481,385 US6596615B2 (en) | 1996-04-24 | 2000-01-12 | Semiconductor device and method of manufacturing the same |
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