JPH09294058A - 逓倍回路 - Google Patents
逓倍回路Info
- Publication number
- JPH09294058A JPH09294058A JP10550796A JP10550796A JPH09294058A JP H09294058 A JPH09294058 A JP H09294058A JP 10550796 A JP10550796 A JP 10550796A JP 10550796 A JP10550796 A JP 10550796A JP H09294058 A JPH09294058 A JP H09294058A
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- Japan
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- delay
- signal
- circuit
- stages
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- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】各素子の精度のバラツキ、遅延時間、および温
度変化を考慮した遅延回路として、所望の遅延信号を安
定的に得ることのできる逓倍回路とする。 【解決手段】入力端子１、遅延素子２1 ，２ 2，・・・
２n 、セレクタ回路３、排他的オア回路４、出力端子５
で構成し、以下の制御をする。入力信号のパルス立下り
時に、セレクタ回路３の出力信号からＬ信号を検出する
まで遅延素子２1 から順に選択していき、最初に検出し
た時の遅延素子の段数をＹとする。また、次のパルスの
立上り時にお、セレクタ回路３の出力信号からＬ信号を
検出するまで遅延素子２Y+1 から順に選択していき、最
初に検出した時の遅延素子の段数をＸとする。遅延回路
でｎ°位相が遅れた信号を取り出すための遅延素子の段
数は、次の式により求まる。 Ｙ×ｎ／１８０−｜Ｘ−Ｙ｜
度変化を考慮した遅延回路として、所望の遅延信号を安
定的に得ることのできる逓倍回路とする。 【解決手段】入力端子１、遅延素子２1 ，２ 2，・・・
２n 、セレクタ回路３、排他的オア回路４、出力端子５
で構成し、以下の制御をする。入力信号のパルス立下り
時に、セレクタ回路３の出力信号からＬ信号を検出する
まで遅延素子２1 から順に選択していき、最初に検出し
た時の遅延素子の段数をＹとする。また、次のパルスの
立上り時にお、セレクタ回路３の出力信号からＬ信号を
検出するまで遅延素子２Y+1 から順に選択していき、最
初に検出した時の遅延素子の段数をＸとする。遅延回路
でｎ°位相が遅れた信号を取り出すための遅延素子の段
数は、次の式により求まる。 Ｙ×ｎ／１８０−｜Ｘ−Ｙ｜
Description
【０００１】
【発明の属する技術分野】本発明は、逓倍信号を発生す
る逓倍回路に関する。
る逓倍回路に関する。
【０００２】
【従来の技術】図３、図４は、従来の逓倍回路構成とそ
のタイムチャートを示しており、図３において、１は入
力端子、２1 ，２ 2，・・・２n は２個のインバータを
組み合わてなる遅延素子、４は排他的オア回路、５は出
力端子を表している。
のタイムチャートを示しており、図３において、１は入
力端子、２1 ，２ 2，・・・２n は２個のインバータを
組み合わてなる遅延素子、４は排他的オア回路、５は出
力端子を表している。
【０００３】図４に示すように、入力端子１に入力され
たクロックＣＫは、ｎ個の遅延素子２1 ，２ 2，・・・
２n の各伝搬遅延時間によって９０°遅延されたＣＫＤ
となる。この遅延クロックＣＫＤと元の入力クロックＣ
Ｋとが排他的オア回路２で排他的オアが取られた出力信
号ＣＫ２Ｆは、入力クロックＣＫの２倍の周波数のクロ
ックとなって出力端子５へ出力される。
たクロックＣＫは、ｎ個の遅延素子２1 ，２ 2，・・・
２n の各伝搬遅延時間によって９０°遅延されたＣＫＤ
となる。この遅延クロックＣＫＤと元の入力クロックＣ
Ｋとが排他的オア回路２で排他的オアが取られた出力信
号ＣＫ２Ｆは、入力クロックＣＫの２倍の周波数のクロ
ックとなって出力端子５へ出力される。
【０００４】
【発明が解決しようとする課題】ところが、従来の逓倍
回路は、ｎ個の遅延素子２1 ，２ 2，・・・２n それぞ
れが立上りおよび立下り時間が異なり、そかも温度変化
にも影響して、所望の遅延信号を安定的に得ることがで
きなくなり、所望倍数の周波数のクロックを得ることが
できなくなるという問題があった。具体的には、パルス
の立上り時を例にとると、図４に示すように、上述した
理由でパルスの立上りが矢印範囲内でぶれる可能性があ
り、出力信号ＣＫ２Ｆも矢印範囲内でぶれる可能性があ
るために、所望の倍数の周波数となるクロックを得るこ
とができなくなる。
回路は、ｎ個の遅延素子２1 ，２ 2，・・・２n それぞ
れが立上りおよび立下り時間が異なり、そかも温度変化
にも影響して、所望の遅延信号を安定的に得ることがで
きなくなり、所望倍数の周波数のクロックを得ることが
できなくなるという問題があった。具体的には、パルス
の立上り時を例にとると、図４に示すように、上述した
理由でパルスの立上りが矢印範囲内でぶれる可能性があ
り、出力信号ＣＫ２Ｆも矢印範囲内でぶれる可能性があ
るために、所望の倍数の周波数となるクロックを得るこ
とができなくなる。
【０００５】
【課題を解決するための手段】本発明は、上記問題に鑑
みてなされたものであり、入力信号と入力信号を遅延回
路により遅延させた信号とを排他的オア回路に加えて逓
倍信号を得る逓倍回路において、遅延回路は多数段の遅
延素子と遅延素子のいずれかの出力信号を選択して取り
出すセレクタ回路とよりなり、遅延回路でｎ°（ｎは正
数）位相が遅れた信号を取り出すためのセレクタ回路の
選択が以下の手順に基づく逓倍回路としたものである。
みてなされたものであり、入力信号と入力信号を遅延回
路により遅延させた信号とを排他的オア回路に加えて逓
倍信号を得る逓倍回路において、遅延回路は多数段の遅
延素子と遅延素子のいずれかの出力信号を選択して取り
出すセレクタ回路とよりなり、遅延回路でｎ°（ｎは正
数）位相が遅れた信号を取り出すためのセレクタ回路の
選択が以下の手順に基づく逓倍回路としたものである。
【０００６】（１）入力信号のパルス立下り時に、各段
数の遅延素子の出力信号を選択した場合の遅延回路の出
力信号を１段目から順にサンプリングしていく。
数の遅延素子の出力信号を選択した場合の遅延回路の出
力信号を１段目から順にサンプリングしていく。
【０００７】（２）出力信号で最初にＬ信号を検出した
段数をＹとする。
段数をＹとする。
【０００８】（３）パルスの立上り時に、各段数の遅延
素子の出力信号を選択した場合の遅延回路の出力信号を
Ｙ段目から順にサンプリングしていく。
素子の出力信号を選択した場合の遅延回路の出力信号を
Ｙ段目から順にサンプリングしていく。
【０００９】（４）出力信号で最初にＬ信号を検出した
段数をＸとする。
段数をＸとする。
【００１０】（５）以下の式で求められる段数の遅延素
子の出力信号を選択する。
子の出力信号を選択する。
【００１１】Ｙ×ｎ／１８０−｜Ｘ−Ｙ｜ なお、｜Ｘ−Ｙ｜は、Ｘ−Ｙの絶対値を表す。
【００１２】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。図１、図２は、本発明の逓倍回路構成と
そのタイムチャートを示しており、１は入力端子、
２1 ，２ 2，・・・２n は直列に多数段接続したｎ個の
遅延素子、３はセレクタ回路、４は排他的オア回路、５
は出力端子を表している。なお、本発明では、各遅延素
子は２個のインバータで構成している。
いて説明する。図１、図２は、本発明の逓倍回路構成と
そのタイムチャートを示しており、１は入力端子、
２1 ，２ 2，・・・２n は直列に多数段接続したｎ個の
遅延素子、３はセレクタ回路、４は排他的オア回路、５
は出力端子を表している。なお、本発明では、各遅延素
子は２個のインバータで構成している。
【００１３】図２に示すように、入力端子１に入力され
たクロックＣＫは、遅延素子２1 ，２ 2，・・・２n を
通過毎に序々に遅延されていくが、セレクタ回路３でい
ずれの遅延素子の出力信号を取り出すかを制御する。
たクロックＣＫは、遅延素子２1 ，２ 2，・・・２n を
通過毎に序々に遅延されていくが、セレクタ回路３でい
ずれの遅延素子の出力信号を取り出すかを制御する。
【００１４】本発明の特徴とする制御を以下説明する。
【００１５】まず、クロックＣＫのパルスの立下り時、
すなわち図２（ｉ）のＡ時点に、遅延素子２1 を選択し
た場合のセレクタ回路３の出力信号ＣＫＤを検出する
（図２の（ｉ），（ii），（iii ）参照）。なお、図２
（iii ）では、その時の出力信号ＣＫＤがＨ（ハイ）で
あることを示している。
すなわち図２（ｉ）のＡ時点に、遅延素子２1 を選択し
た場合のセレクタ回路３の出力信号ＣＫＤを検出する
（図２の（ｉ），（ii），（iii ）参照）。なお、図２
（iii ）では、その時の出力信号ＣＫＤがＨ（ハイ）で
あることを示している。
【００１６】次に、遅延素子２2 からＬ（ロー）信号を
検出するまで順に遅延素子を選択し、セレクタ回路３の
出力信号ＣＫＤをサンプリングし、最初に検出した時の
遅延素子の段数をＹとする（図２（iv）参照）。
検出するまで順に遅延素子を選択し、セレクタ回路３の
出力信号ＣＫＤをサンプリングし、最初に検出した時の
遅延素子の段数をＹとする（図２（iv）参照）。
【００１７】さらに、次のパルス立上り時、すなわち図
２（ｉ）のＢ時点に、遅延素子２Ｙを選択した場合のセ
レクタ回路３の出力信号ＣＫＤを検出する。その際に、
Ｈであることを確認した後、遅延素子２Ｙ＋１ から順
に選択して、セレクタ回路３の出力信号からＬ信号を検
出するまでサンプリングしていき、最初に検出した時の
遅延素子の段数をＸとする（図２（ｉ）、（iv）、
（ｖ）参照）。
２（ｉ）のＢ時点に、遅延素子２Ｙを選択した場合のセ
レクタ回路３の出力信号ＣＫＤを検出する。その際に、
Ｈであることを確認した後、遅延素子２Ｙ＋１ から順
に選択して、セレクタ回路３の出力信号からＬ信号を検
出するまでサンプリングしていき、最初に検出した時の
遅延素子の段数をＸとする（図２（ｉ）、（iv）、
（ｖ）参照）。
【００１８】上記のようにして得られたＸ，Ｙより、セ
レクタ回路３の遅延時間Ｚは、｜Ｘ−Ｙ｜となる。
レクタ回路３の遅延時間Ｚは、｜Ｘ−Ｙ｜となる。
【００１９】よって、遅延回路でｎ°（ｎは正数）位相
が遅れた信号を取り出すための遅延素子の段数は、以下
の式により求まる。
が遅れた信号を取り出すための遅延素子の段数は、以下
の式により求まる。
【００２０】Ｙ×ｎ／１８０−｜Ｘ−Ｙ｜ 例えば、遅延回路で９０°位相が遅れた信号とするため
の遅延素子の段数は、以下の式により求まる。
の遅延素子の段数は、以下の式により求まる。
【００２１】Ｙ×ｎ／２−｜Ｘ−Ｙ｜ また、遅延回路で４５°位相が遅れた信号とするための
遅延素子の段数は、以下の式により求まる。
遅延素子の段数は、以下の式により求まる。
【００２２】Ｙ×ｎ／４−｜Ｘ−Ｙ｜ このように、遅延素子２1 ，２ 2，・・・２n とセレク
タ回路３を遅延回路とみなすことによって、セレクタ回
路３の遅延分を減算して所望の遅延素子の段数を選択す
るために、所望の遅延信号を安定的に得ることができ
る。しかも、遅延素子の段数が大規模になった場合でも
出力信号のデューティー比が保証され、かつ回路部品の
バラツキを補正しているために種々の部品が高精度であ
る必要がなくなる。
タ回路３を遅延回路とみなすことによって、セレクタ回
路３の遅延分を減算して所望の遅延素子の段数を選択す
るために、所望の遅延信号を安定的に得ることができ
る。しかも、遅延素子の段数が大規模になった場合でも
出力信号のデューティー比が保証され、かつ回路部品の
バラツキを補正しているために種々の部品が高精度であ
る必要がなくなる。
【００２３】さらに、上述したセレクタ回路３で選択す
る遅延素子の段数は、システムの電源ＯＮ時のみでな
く、通電中に何度か行うことにより、逓倍回路全体の温
度補正を可能とする。
る遅延素子の段数は、システムの電源ＯＮ時のみでな
く、通電中に何度か行うことにより、逓倍回路全体の温
度補正を可能とする。
【００２４】
【発明の効果】以上説明したように、本発明の逓倍回路
によれば、各素子の精度のバラツキ、遅延時間、および
温度変化を考慮した遅延回路とすることにより、所望の
遅延信号を安定的に得ることのできる逓倍回路となる。
によれば、各素子の精度のバラツキ、遅延時間、および
温度変化を考慮した遅延回路とすることにより、所望の
遅延信号を安定的に得ることのできる逓倍回路となる。
【図１】本発明の逓倍回路を示す構成図。
【図２】図１の回路のタイムチャート図。
【図３】従来の逓倍回路を示す構成図。
【図４】図３の回路のタイムチャート図。
１：入力端子 ２1 ，２ 2，・・・２n ：遅延素子 ３：セレクタ回路 ４：排他的オア回路 ５：出力端子
Claims (1)
- 【請求項１】入力信号と該入力信号を遅延回路により遅
延させた信号とを排他的オア回路に加えて逓倍信号を得
る逓倍回路において、前記遅延回路は多数段の遅延素子
と該遅延素子のいずれかの出力信号を選択して取り出す
セレクタ回路とよりなり、前記遅延回路でｎ°（ｎは正
数）位相が遅れた信号を取り出すための前記セレクタ回
路の選択が以下の手順に基づくことを特徴とする逓倍回
路。 （１）前記入力信号のパルス立下り時に、前記各段数の
遅延素子の出力信号を選択した場合の前記遅延回路の出
力信号を１段目から順にサンプリングしていく。 （２）前記出力信号で最初にＬ信号を検出した段数をＹ
とする。 （３）前記入力信号のパルス立上り時に、前記各段数の
遅延素子の出力信号を選択した場合の前記遅延回路の出
力信号をＹ段目から順にサンプリングしていく。 （４）前記出力信号で最初にＬ信号を検出した段数をＸ
とする。 （５）以下の式で求められる段数の遅延素子の出力信号
を選択する。 Ｙ×ｎ／１８０−｜Ｘ−Ｙ｜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10550796A JPH09294058A (ja) | 1996-04-25 | 1996-04-25 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10550796A JPH09294058A (ja) | 1996-04-25 | 1996-04-25 | 逓倍回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294058A true JPH09294058A (ja) | 1997-11-11 |
Family
ID=14409522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10550796A Pending JPH09294058A (ja) | 1996-04-25 | 1996-04-25 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09294058A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043622A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
-
1996
- 1996-04-25 JP JP10550796A patent/JPH09294058A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007043622A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
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