JPH09297966A - デジタル信号再生装置 - Google Patents
デジタル信号再生装置Info
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- JPH09297966A JPH09297966A JP11379296A JP11379296A JPH09297966A JP H09297966 A JPH09297966 A JP H09297966A JP 11379296 A JP11379296 A JP 11379296A JP 11379296 A JP11379296 A JP 11379296A JP H09297966 A JPH09297966 A JP H09297966A
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- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】位相ロックドループが原因で発生するエラーレ
ート悪化を低減する。 【解決手段】Ｓ／Ｎ算出回路２１はプリアンプ１３から
の再生信号ｂ１のＳ／Ｎを算出し、この算出結果のデー
タ信号ｅ１を制御回路２２に供給する。制御回路２２
は、データ信号ｅ１が示すＳ／Ｎの高くなれば、これに
従い直流利得を高い方に切替えることを示す制御信号ｆ
１を直流利得切替回路２３に供給し、データ信号ｅ１が
示すＳ／Ｎが低くなれば、これに従い直流利得を低い方
に切替えることを示す制御信号ｆ１を直流利得切替回路
２３に供給する。直流利得切替回路２３は、制御信号ｆ
１に基づいてＰＬＬ１７の直流利得の切替を行う。
ート悪化を低減する。 【解決手段】Ｓ／Ｎ算出回路２１はプリアンプ１３から
の再生信号ｂ１のＳ／Ｎを算出し、この算出結果のデー
タ信号ｅ１を制御回路２２に供給する。制御回路２２
は、データ信号ｅ１が示すＳ／Ｎの高くなれば、これに
従い直流利得を高い方に切替えることを示す制御信号ｆ
１を直流利得切替回路２３に供給し、データ信号ｅ１が
示すＳ／Ｎが低くなれば、これに従い直流利得を低い方
に切替えることを示す制御信号ｆ１を直流利得切替回路
２３に供給する。直流利得切替回路２３は、制御信号ｆ
１に基づいてＰＬＬ１７の直流利得の切替を行う。
Description
【０００１】
【発明の属する技術分野】本発明は記録媒体からデジタ
ル信号を再生するデジタル信号再生装置に係り、特にエ
ラーレートを改善することができるデジタル信号再生装
置に関する。
ル信号を再生するデジタル信号再生装置に係り、特にエ
ラーレートを改善することができるデジタル信号再生装
置に関する。
【０００２】
【従来の技術】近年、コンピュータ等のデータ記録装置
や、デジタルビデオテープレコーダ用として、記録媒体
からデジタル信号を再生するデジタル信号再生装置が普
及してきている。
や、デジタルビデオテープレコーダ用として、記録媒体
からデジタル信号を再生するデジタル信号再生装置が普
及してきている。
【０００３】図１４はこのような従来のデジタル信号再
生装置の一例を示すブロック図である。
生装置の一例を示すブロック図である。
【０００４】図１４において、符号３０１はデジタル符
号を記録した磁気テープであり、この磁気テープ３０１
はヘッド３０２により再生される。ヘッド３０２により
磁気テープ３０１から再生された再生信号ａ２１は、プ
リアンプ３０３にて増幅され再生信号ｂ２１として自動
利得制御回路（以下、ＡＧＣと呼ぶ）３０４に供給され
る。ＡＧＣ３０４は再生信号ｂ２１の振幅変動を吸収
し、再生信号ｃ２１として波形等化回路３０５に供給す
る。波形等化回路３０５は、再生信号ｃ２１の波形等化
を行い再生信号ｄ２１として識別回路３０６及び位相ロ
ックドループ（以下、ＰＬＬと呼ぶ）３０７に供給す
る。ＰＬＬ３０７は、供給される再生信号ｄ２１から信
号処理の基準となるクロック信号ｅ１を抽出し識別回路
３０６に供給するとともに出力端子３０８に供給する。
識別回路３０６は波形等化回路３０５からの再生信号ｄ
２１をＰＬＬ３０７からのクロック信号ｅ１を用いて識
別することで再生デジタル信号ｆ２１を得て出力端子３
０９に導く。
号を記録した磁気テープであり、この磁気テープ３０１
はヘッド３０２により再生される。ヘッド３０２により
磁気テープ３０１から再生された再生信号ａ２１は、プ
リアンプ３０３にて増幅され再生信号ｂ２１として自動
利得制御回路（以下、ＡＧＣと呼ぶ）３０４に供給され
る。ＡＧＣ３０４は再生信号ｂ２１の振幅変動を吸収
し、再生信号ｃ２１として波形等化回路３０５に供給す
る。波形等化回路３０５は、再生信号ｃ２１の波形等化
を行い再生信号ｄ２１として識別回路３０６及び位相ロ
ックドループ（以下、ＰＬＬと呼ぶ）３０７に供給す
る。ＰＬＬ３０７は、供給される再生信号ｄ２１から信
号処理の基準となるクロック信号ｅ１を抽出し識別回路
３０６に供給するとともに出力端子３０８に供給する。
識別回路３０６は波形等化回路３０５からの再生信号ｄ
２１をＰＬＬ３０７からのクロック信号ｅ１を用いて識
別することで再生デジタル信号ｆ２１を得て出力端子３
０９に導く。
【０００５】ここで、近年、記録媒体への記録密度の高
密度化の要求等により再生エラーレートを改善する方法
が各種が用いられてきている。この方法の一つにビタビ
復号がある。
密度化の要求等により再生エラーレートを改善する方法
が各種が用いられてきている。この方法の一つにビタビ
復号がある。
【０００６】図１５はこのようなビタビ復号を用いたデ
ジタル信号再生装置を示すブロック図である。
ジタル信号再生装置を示すブロック図である。
【０００７】図１５において、磁気テープ３２１に記憶
するデジタル符号としてインターリーブドＮＲＺＩを用
いている。磁気テープ３２１はヘッド３２２により再生
される。ヘッド３２２により磁気テープ３２１から再生
された再生信号ａ２２は、プリアンプ３２３、ＡＧＣ３
２４、波形等化回路３２５を介してｄ２２としてアナロ
グ／デジタル変換回路（以下、Ａ／Ｄ変換回路と呼ぶ）
３２６及びＰＬＬ３２７に供給される。ＰＬＬ３２７
は、供給される再生信号ｄ２２から信号処理の基準とな
るクロック信号ｅ２を抽出しＡ／Ｄ変換回路３２６、ビ
タビ復号回路３２８に供給するとともに出力端子３２９
に導く。Ａ／Ｄ変換回路３２６は波形等化回路３２５か
らの再生信号ｄ２２をＰＬＬ３２７からのクロック信号
ｅ２を用いてサンプリングを行い８ｂｉｔのデジタル信
号ｆ２２に変換してビタビ復号回路３２８に供給する。
ビタビ復号回路３２８は、デジタル信号ｆ２２に対して
インターリーブドＮＲＺＩのビタビ復号を行い再生デジ
タル信号ｇ２２を得て出力端子３３０に導く。
するデジタル符号としてインターリーブドＮＲＺＩを用
いている。磁気テープ３２１はヘッド３２２により再生
される。ヘッド３２２により磁気テープ３２１から再生
された再生信号ａ２２は、プリアンプ３２３、ＡＧＣ３
２４、波形等化回路３２５を介してｄ２２としてアナロ
グ／デジタル変換回路（以下、Ａ／Ｄ変換回路と呼ぶ）
３２６及びＰＬＬ３２７に供給される。ＰＬＬ３２７
は、供給される再生信号ｄ２２から信号処理の基準とな
るクロック信号ｅ２を抽出しＡ／Ｄ変換回路３２６、ビ
タビ復号回路３２８に供給するとともに出力端子３２９
に導く。Ａ／Ｄ変換回路３２６は波形等化回路３２５か
らの再生信号ｄ２２をＰＬＬ３２７からのクロック信号
ｅ２を用いてサンプリングを行い８ｂｉｔのデジタル信
号ｆ２２に変換してビタビ復号回路３２８に供給する。
ビタビ復号回路３２８は、デジタル信号ｆ２２に対して
インターリーブドＮＲＺＩのビタビ復号を行い再生デジ
タル信号ｇ２２を得て出力端子３３０に導く。
【０００８】このようなビタビ復号回路３２８を用いる
ことにより再生エラーレートを改善できる。
ことにより再生エラーレートを改善できる。
【０００９】ここで、一般的にデジタル信号再生装置の
エラーレートは、再生Ｓ／Ｎ（信号対雑音比）が悪い時
には再生信号に含まれるノイズにより発生するエラーで
ほぼ決まってしまう。しかし、再生Ｓ／Ｎがある程度良
くなるとノイズによるエラーが少なくなるため、ＰＬＬ
の残留位相誤差による識別タイミングのずれや、ＰＬＬ
のクロックジッタによる識別タイミングのばらつきが原
因で発生するエラーの影響が無視出来なくなる。再生Ｓ
／Ｎが更に良くなると、これらＰＬＬが原因で発生する
エラーが支配的な要因となる。
エラーレートは、再生Ｓ／Ｎ（信号対雑音比）が悪い時
には再生信号に含まれるノイズにより発生するエラーで
ほぼ決まってしまう。しかし、再生Ｓ／Ｎがある程度良
くなるとノイズによるエラーが少なくなるため、ＰＬＬ
の残留位相誤差による識別タイミングのずれや、ＰＬＬ
のクロックジッタによる識別タイミングのばらつきが原
因で発生するエラーの影響が無視出来なくなる。再生Ｓ
／Ｎが更に良くなると、これらＰＬＬが原因で発生する
エラーが支配的な要因となる。
【００１０】前記ＰＬＬの残留位相誤差やクロックジッ
タは、ビタビ復号のエラーレートの改善効果にも多きな
影響を与える。ビタビ復号では前述した如く再生信号に
含まれる雑音がガウス雑音であると仮定してシステムが
構成されている。しかし、ＰＬＬが原因でＡ／Ｄ変換の
タイミングが最適位相からずれると、Ａ／Ｄ変換後のデ
ータには特殊な癖を持ったばらつきが発生してしまう。
これはガウス雑音とは別のノイズ成分が再生信号に多重
されたことと等価であり、ビタビ復号の前提条件を崩し
てしまうことになる。このようなＡ／Ｄ変換のタイミン
グずれによる影響を図１６乃至図１８を参照して説明す
る。
タは、ビタビ復号のエラーレートの改善効果にも多きな
影響を与える。ビタビ復号では前述した如く再生信号に
含まれる雑音がガウス雑音であると仮定してシステムが
構成されている。しかし、ＰＬＬが原因でＡ／Ｄ変換の
タイミングが最適位相からずれると、Ａ／Ｄ変換後のデ
ータには特殊な癖を持ったばらつきが発生してしまう。
これはガウス雑音とは別のノイズ成分が再生信号に多重
されたことと等価であり、ビタビ復号の前提条件を崩し
てしまうことになる。このようなＡ／Ｄ変換のタイミン
グずれによる影響を図１６乃至図１８を参照して説明す
る。
【００１１】図１６はＡ／Ｄ変換直前の再生信号ｄ２２
のアイパターンを示し、図１７はＡ／Ｄ変換のタイミン
グずれが無い場合のデータのばらつきを示し、図１８は
Ａ／Ｄ変換のタイミングずれが無い場合のデータのばら
つきを示している。
のアイパターンを示し、図１７はＡ／Ｄ変換のタイミン
グずれが無い場合のデータのばらつきを示し、図１８は
Ａ／Ｄ変換のタイミングずれが無い場合のデータのばら
つきを示している。
【００１２】図１６において、再生信号ｄ２２のアイパ
ターンは、インターリーブドＮＲＺＩで記録された信号
をパーシャルレスポンス（Ｃｌａｓｓ４）で再生した場
合のアイパターンとなっている。
ターンは、インターリーブドＮＲＺＩで記録された信号
をパーシャルレスポンス（Ｃｌａｓｓ４）で再生した場
合のアイパターンとなっている。
【００１３】図１６に示したタイミングＴ２１でＡ／Ｄ
変換を行う場合は、最適位相からずれが無く、サンプリ
ングによるデータのばらつきは、図１７に示すように正
規分布に近いばらつきとなる。
変換を行う場合は、最適位相からずれが無く、サンプリ
ングによるデータのばらつきは、図１７に示すように正
規分布に近いばらつきとなる。
【００１４】図１６に示したタイミングＴ２２でＡ／Ｄ
変換を行う場合は、最適位相からずれが発生しており、
サンプリングによるデータのばらつきは、図１８に示す
ように正規分布とは全く異なるばらつきとなり、これに
加えばらつき方も図１７に比べて非常に大きい。このよ
うなばらつきでは、ビタビ復号による本来の誤り訂正能
力を発揮できない。
変換を行う場合は、最適位相からずれが発生しており、
サンプリングによるデータのばらつきは、図１８に示す
ように正規分布とは全く異なるばらつきとなり、これに
加えばらつき方も図１７に比べて非常に大きい。このよ
うなばらつきでは、ビタビ復号による本来の誤り訂正能
力を発揮できない。
【００１５】前記ＰＬＬの残留位相誤差を減らすために
は、ＰＬＬの直流利得を大きく設定すればよい。しか
し、実際のデジタル信号再生装置で直流利得を大きく設
定すると、低Ｓ／Ｎ時におけるＰＬＬの安定性が損なわ
れるためむやみに直流利得を高く設定できない。
は、ＰＬＬの直流利得を大きく設定すればよい。しか
し、実際のデジタル信号再生装置で直流利得を大きく設
定すると、低Ｓ／Ｎ時におけるＰＬＬの安定性が損なわ
れるためむやみに直流利得を高く設定できない。
【００１６】また、ＰＬＬのクロックジッタを減らすた
めには、ＰＬＬ中の電圧制御発信器の発信周波数の純度
を高く設定すればよい。しかし、これも実際のデジタル
信号再生装置では、低Ｓ／Ｎ時におけるＰＬＬの追従性
が損なわれるためむやみに高く設定できない。
めには、ＰＬＬ中の電圧制御発信器の発信周波数の純度
を高く設定すればよい。しかし、これも実際のデジタル
信号再生装置では、低Ｓ／Ｎ時におけるＰＬＬの追従性
が損なわれるためむやみに高く設定できない。
【００１７】以上のデジタル信号再生装置では、高Ｓ／
Ｎ時と低Ｓ／Ｎ時の性能のバランス考えてＰＬＬを設計
しなければならず、ＰＬＬが原因で発生するエラーレー
ト悪化が避けられなかった。また、ビタビ復号を採用し
た場合にも、ＰＬＬが原因でそのエラーレート改善性能
が発揮できないという問題があった。
Ｎ時と低Ｓ／Ｎ時の性能のバランス考えてＰＬＬを設計
しなければならず、ＰＬＬが原因で発生するエラーレー
ト悪化が避けられなかった。また、ビタビ復号を採用し
た場合にも、ＰＬＬが原因でそのエラーレート改善性能
が発揮できないという問題があった。
【００１８】
【発明が解決しようとする課題】このような従来のデジ
タル信号再生装置では、高信号雑音比時と低信号雑音比
時の性能のバランス考えて位相ロックドループを設計し
なければならず、位相ロックドループが原因で発生する
エラーレート悪化が避けられなかった。また、ビタビ復
号を採用した場合にも、位相ロックドループが原因でそ
のエラーレート改善性能が発揮できないという問題があ
った。
タル信号再生装置では、高信号雑音比時と低信号雑音比
時の性能のバランス考えて位相ロックドループを設計し
なければならず、位相ロックドループが原因で発生する
エラーレート悪化が避けられなかった。また、ビタビ復
号を採用した場合にも、位相ロックドループが原因でそ
のエラーレート改善性能が発揮できないという問題があ
った。
【００１９】そこで本発明は上記欠点を除去し、位相ロ
ックドループが原因で発生するエラーレート悪化を低減
できるデジタル信号再生装置の提供を目的とする。
ックドループが原因で発生するエラーレート悪化を低減
できるデジタル信号再生装置の提供を目的とする。
【００２０】
【課題を解決するための手段】請求項１記載のデジタル
信号再生装置は、デジタル符号を記録した記録媒体の再
生を行い再生信号を得る再生手段と、この再生手段から
の再生信号の信号雑音比を算出する信号雑音比算出手段
と、前記再生手段からの再生信号から信号処理の基準と
なるクロック信号を抽出する位相ロックドループと、前
記再生手段からの再生信号を前記位相ロックドループか
らのクロック信号を用いて識別することで再生デジタル
信号を得る識別回路と、前記信号雑音比算出手段の信号
雑音比の算出結果が高くなれば、これに従い前記位相ロ
ックドループの直流利得を高い方に切替え、該信号雑音
比の算出結果が低くなれば、これに従い前記位相ロック
ドループの直流利得を低い方に切替える制御回路と、を
具備したことを特徴とする。
信号再生装置は、デジタル符号を記録した記録媒体の再
生を行い再生信号を得る再生手段と、この再生手段から
の再生信号の信号雑音比を算出する信号雑音比算出手段
と、前記再生手段からの再生信号から信号処理の基準と
なるクロック信号を抽出する位相ロックドループと、前
記再生手段からの再生信号を前記位相ロックドループか
らのクロック信号を用いて識別することで再生デジタル
信号を得る識別回路と、前記信号雑音比算出手段の信号
雑音比の算出結果が高くなれば、これに従い前記位相ロ
ックドループの直流利得を高い方に切替え、該信号雑音
比の算出結果が低くなれば、これに従い前記位相ロック
ドループの直流利得を低い方に切替える制御回路と、を
具備したことを特徴とする。
【００２１】請求項２記載のデジタル信号再生装置は、
デジタル符号を記録した記録媒体の再生を行い再生信号
を得る再生手段と、この再生手段からの再生信号の信号
雑音比を算出する信号雑音比算出手段と、前記再生手段
からの再生信号から信号処理の基準となるクロック信号
を抽出する位相ロックドループと、前記再生手段からの
再生信号を前記位相ロックドループからのクロック信号
を用いて識別することで再生デジタル信号を得る識別回
路と、前記信号雑音比算出手段の信号雑音比の算出結果
が高くなれば、これに従い前記位相ロックドループの電
圧制御発信器の発信周波数の純度を高い方に切替え、該
信号雑音比の算出結果が低くなれば、これに従い前記位
相ロックドループの電圧制御発信器の発信周波数の純度
を低い方に切替える制御回路と、を具備したことを特徴
とする。
デジタル符号を記録した記録媒体の再生を行い再生信号
を得る再生手段と、この再生手段からの再生信号の信号
雑音比を算出する信号雑音比算出手段と、前記再生手段
からの再生信号から信号処理の基準となるクロック信号
を抽出する位相ロックドループと、前記再生手段からの
再生信号を前記位相ロックドループからのクロック信号
を用いて識別することで再生デジタル信号を得る識別回
路と、前記信号雑音比算出手段の信号雑音比の算出結果
が高くなれば、これに従い前記位相ロックドループの電
圧制御発信器の発信周波数の純度を高い方に切替え、該
信号雑音比の算出結果が低くなれば、これに従い前記位
相ロックドループの電圧制御発信器の発信周波数の純度
を低い方に切替える制御回路と、を具備したことを特徴
とする。
【００２２】請求項３記載のデジタル信号再生装置は、
デジタル符号を記録した記録媒体の再生を行い再生信号
を得る再生手段と、この再生手段からの再生信号の信号
雑音比を算出する信号雑音比算出手段と、前記再生手段
からの再生信号から信号処理の基準となるクロック信号
を抽出する位相ロックドループと、前記再生手段からの
再生信号を前記位相ロックドループからのクロック信号
を用いて識別することで再生デジタル信号を得る識別回
路と、前記信号雑音比算出手段の信号雑音比の算出結果
が高くなれば、これに従い前記位相ロックドループの直
流利得と前記位相ロックドループの電圧制御発信器の発
信周波数の純度とを高い方に切替え、該信号雑音比の算
出結果が低くなれば、これに従い前記位相ロックドルー
プの直流利得と前記位相ロックドループの電圧制御発信
器の発信周波数の純度を低い方に切替える制御回路と、
を具備したことを特徴とする。
デジタル符号を記録した記録媒体の再生を行い再生信号
を得る再生手段と、この再生手段からの再生信号の信号
雑音比を算出する信号雑音比算出手段と、前記再生手段
からの再生信号から信号処理の基準となるクロック信号
を抽出する位相ロックドループと、前記再生手段からの
再生信号を前記位相ロックドループからのクロック信号
を用いて識別することで再生デジタル信号を得る識別回
路と、前記信号雑音比算出手段の信号雑音比の算出結果
が高くなれば、これに従い前記位相ロックドループの直
流利得と前記位相ロックドループの電圧制御発信器の発
信周波数の純度とを高い方に切替え、該信号雑音比の算
出結果が低くなれば、これに従い前記位相ロックドルー
プの直流利得と前記位相ロックドループの電圧制御発信
器の発信周波数の純度を低い方に切替える制御回路と、
を具備したことを特徴とする。
【００２３】請求項４記載のデジタル信号再生装置は、
請求項１乃至３のいずれか一記載のデジタル信号再生装
置であって、前記識別回路を、前記再生信号をアナログ
／デジタル変換するアナログ／デジタル変換回路と、こ
のアナログ／デジタル変換回路からのデジタル信号を用
いてビタビ復号を行うビタビ復号回路とで構成したこと
を特徴とする。
請求項１乃至３のいずれか一記載のデジタル信号再生装
置であって、前記識別回路を、前記再生信号をアナログ
／デジタル変換するアナログ／デジタル変換回路と、こ
のアナログ／デジタル変換回路からのデジタル信号を用
いてビタビ復号を行うビタビ復号回路とで構成したこと
を特徴とする。
【００２４】請求項５記載のデジタル信号再生装置は、
請求項１乃至４のいずれか一記載のデジタル信号再生装
置であって、前記信号雑音比算出手段を、前記記録媒体
から再生され自動利得制御を行う前の再生信号のエンベ
ロープ検波を行う再生エンベロープの振幅情報を出力す
るエンベロープ検波回路と、このエンベロープ検波回路
からの振幅情報に所定の定数を掛けることで信号雑音比
を換算する信号雑音比換算回路とから構成したことを特
徴とする。
請求項１乃至４のいずれか一記載のデジタル信号再生装
置であって、前記信号雑音比算出手段を、前記記録媒体
から再生され自動利得制御を行う前の再生信号のエンベ
ロープ検波を行う再生エンベロープの振幅情報を出力す
るエンベロープ検波回路と、このエンベロープ検波回路
からの振幅情報に所定の定数を掛けることで信号雑音比
を換算する信号雑音比換算回路とから構成したことを特
徴とする。
【００２５】請求項６記載のデジタル信号再生装置は、
請求項４記載のデジタル信号再生装置であって、前記信
号雑音比算出手段の構成要素であり前記アナログ／デジ
タル変換回路からのデジタル信号が示す再生信号振幅値
と標準値との誤差を所定の値と比較する条件判定回路
と、前記信号雑音比算出手段の構成要素であり、記条件
判定回路の比較結果が所定の条件を満たした場合のみ前
記誤差を積算する積算回路と、前記信号雑音比算出手段
の構成要素であり前記積算回路の積算結果に所定の定数
を掛けることで信号雑音比を換算する信号雑音比換算回
路と、を具備したことを特徴とする。
請求項４記載のデジタル信号再生装置であって、前記信
号雑音比算出手段の構成要素であり前記アナログ／デジ
タル変換回路からのデジタル信号が示す再生信号振幅値
と標準値との誤差を所定の値と比較する条件判定回路
と、前記信号雑音比算出手段の構成要素であり、記条件
判定回路の比較結果が所定の条件を満たした場合のみ前
記誤差を積算する積算回路と、前記信号雑音比算出手段
の構成要素であり前記積算回路の積算結果に所定の定数
を掛けることで信号雑音比を換算する信号雑音比換算回
路と、を具備したことを特徴とする。
【００２６】請求項７記載のデジタル信号再生装置は、
請求項４記載のデジタル信号再生装置であって、前記信
号雑音比算出手段の構成要素であり、前記アナログ／デ
ジタル変換回路からのデジタル信号が示す再生信号振幅
値と標準値との誤差を所定の値と比較する条件判定回路
と、前記信号雑音比算出手段の構成要素であり、前記条
件判定回路の比較結果が所定の条件を満たした場合のみ
前記再生信号振幅値を積算する積算回路と、前記信号雑
音比算出手段の構成要素であり、前記積算回路の積算結
果に所定の定数を掛けることで信号雑音比を換算する信
号雑音比換算回路と、を具備したことを特徴とする。
請求項４記載のデジタル信号再生装置であって、前記信
号雑音比算出手段の構成要素であり、前記アナログ／デ
ジタル変換回路からのデジタル信号が示す再生信号振幅
値と標準値との誤差を所定の値と比較する条件判定回路
と、前記信号雑音比算出手段の構成要素であり、前記条
件判定回路の比較結果が所定の条件を満たした場合のみ
前記再生信号振幅値を積算する積算回路と、前記信号雑
音比算出手段の構成要素であり、前記積算回路の積算結
果に所定の定数を掛けることで信号雑音比を換算する信
号雑音比換算回路と、を具備したことを特徴とする。
【００２７】請求項１、３乃至７記載の構成によれば、
制御回路が、前記信号雑音比算出手段の信号雑音比の算
出結果が高くなれば、これに従い前記位相ロックドルー
プの直流利得を高い方に切替え、該信号雑音比の算出結
果が低くなれば、前記位相ロックドループの直流利得を
低い方に切替えるので、位相ロックドループが原因で発
生するエラーレート悪化を低減できる。
制御回路が、前記信号雑音比算出手段の信号雑音比の算
出結果が高くなれば、これに従い前記位相ロックドルー
プの直流利得を高い方に切替え、該信号雑音比の算出結
果が低くなれば、前記位相ロックドループの直流利得を
低い方に切替えるので、位相ロックドループが原因で発
生するエラーレート悪化を低減できる。
【００２８】請求項２乃至７記載の構成によれば、制御
回路が、前記信号雑音比算出手段の信号雑音比の算出結
果が高くなれば、これに従い前記位相ロックドループの
電圧制御発信器の発信周波数の純度を高い方に切替え、
該信号雑音比の算出結果が低くなれば、前記位相ロック
ドループの電圧制御発信器の発信周波数の純度を低い方
に切替えるので、位相ロックドループが原因で発生する
エラーレート悪化を低減できる。
回路が、前記信号雑音比算出手段の信号雑音比の算出結
果が高くなれば、これに従い前記位相ロックドループの
電圧制御発信器の発信周波数の純度を高い方に切替え、
該信号雑音比の算出結果が低くなれば、前記位相ロック
ドループの電圧制御発信器の発信周波数の純度を低い方
に切替えるので、位相ロックドループが原因で発生する
エラーレート悪化を低減できる。
【００２９】
【発明の実施の形態】以下、本発明の発明の実施の形態
を図面を参照して説明する。
を図面を参照して説明する。
【００３０】図１は本発明に係るデジタル信号再生装置
の第１の発明の実施の形態を示すブロック図である。
の第１の発明の実施の形態を示すブロック図である。
【００３１】図１において、符号１１はデジタル符号を
記録した磁気テープであり、この磁気テープ１１はヘッ
ド１２により再生される。ヘッド１２により磁気テープ
１１から再生された再生信号ａ１は、プリアンプ１３に
て増幅され再生信号ｂ１として自動利得制御回路（以
下、ＡＧＣと呼ぶ）１４及び信号対雑音比算出回路（以
下、Ｓ／Ｎ算出回路と呼ぶ）２１に供給される。ＡＧＣ
１４は再生信号ｂ１の振幅変動を吸収し、再生信号ｃ１
として波形等化回路１５に供給する。波形等化回路１５
は、再生信号ｃ１の波形等化を行い再生信号ｄ１として
識別回路１６及び位相ロックドループ（以下、ＰＬＬと
呼ぶ）１７に供給する。Ｓ／Ｎ算出回路２１はプリアン
プ１３からの再生信号ｂ１のＳ／Ｎを算出し、この算出
結果のデータ信号ｅ１を制御回路２２に供給する。制御
回路２２は、データ信号ｅ１が示すＳ／Ｎの高くなれ
ば、これに従い直流利得を高い方に切替えることを示す
制御信号ｆ１を直流利得切替回路２３に供給し、データ
信号ｅ１が示すＳ／Ｎが低くなれば、これに従い直流利
得を低い方に切替えることを示す制御信号ｆ１を直流利
得切替回路２３に供給する。
記録した磁気テープであり、この磁気テープ１１はヘッ
ド１２により再生される。ヘッド１２により磁気テープ
１１から再生された再生信号ａ１は、プリアンプ１３に
て増幅され再生信号ｂ１として自動利得制御回路（以
下、ＡＧＣと呼ぶ）１４及び信号対雑音比算出回路（以
下、Ｓ／Ｎ算出回路と呼ぶ）２１に供給される。ＡＧＣ
１４は再生信号ｂ１の振幅変動を吸収し、再生信号ｃ１
として波形等化回路１５に供給する。波形等化回路１５
は、再生信号ｃ１の波形等化を行い再生信号ｄ１として
識別回路１６及び位相ロックドループ（以下、ＰＬＬと
呼ぶ）１７に供給する。Ｓ／Ｎ算出回路２１はプリアン
プ１３からの再生信号ｂ１のＳ／Ｎを算出し、この算出
結果のデータ信号ｅ１を制御回路２２に供給する。制御
回路２２は、データ信号ｅ１が示すＳ／Ｎの高くなれ
ば、これに従い直流利得を高い方に切替えることを示す
制御信号ｆ１を直流利得切替回路２３に供給し、データ
信号ｅ１が示すＳ／Ｎが低くなれば、これに従い直流利
得を低い方に切替えることを示す制御信号ｆ１を直流利
得切替回路２３に供給する。
【００３２】直流利得切替回路２３は、制御信号ｆ１に
基づいてＰＬＬ１７の直流利得の切替を行う。
基づいてＰＬＬ１７の直流利得の切替を行う。
【００３３】ＰＬＬ１７は、直流利得切替回路２３によ
り直流利得が切替選択された状態で、供給される再生信
号ｄ１から信号処理の基準となるクロック信号ｇ１を抽
出し識別回路１６に供給するとともに出力端子１８に導
く。識別回路１６は波形等化回路１５からの再生信号ｄ
１をＰＬＬ１７からのクロック信号ｇ１を用いて識別す
ることで再生ディジタルデータｈ１を得て出力端子１９
に導く。
り直流利得が切替選択された状態で、供給される再生信
号ｄ１から信号処理の基準となるクロック信号ｇ１を抽
出し識別回路１６に供給するとともに出力端子１８に導
く。識別回路１６は波形等化回路１５からの再生信号ｄ
１をＰＬＬ１７からのクロック信号ｇ１を用いて識別す
ることで再生ディジタルデータｈ１を得て出力端子１９
に導く。
【００３４】このような発明の実施の形態の動作を以下
に説明する。
に説明する。
【００３５】再生信号のＳ／Ｎ（信号対雑音比）が良い
場合には、データ信号ｅ１が示すＳ／Ｎの高い値とな
り、Ｓ／Ｎ算出回路２１が直流利得を高い方に切替える
ことを示す制御信号ｆ１を直流利得切替回路２３に供給
する。これにより、ＰＬＬ１７は直流利得を高い状態と
なり、識別回路１６は残留位相誤差の少ないクロック信
号ｇ１を用いて波形等化回路１５からの再生信号ｄ１を
識別することで再生ディジタルデータｈ１を得て出力端
子１９に導く。
場合には、データ信号ｅ１が示すＳ／Ｎの高い値とな
り、Ｓ／Ｎ算出回路２１が直流利得を高い方に切替える
ことを示す制御信号ｆ１を直流利得切替回路２３に供給
する。これにより、ＰＬＬ１７は直流利得を高い状態と
なり、識別回路１６は残留位相誤差の少ないクロック信
号ｇ１を用いて波形等化回路１５からの再生信号ｄ１を
識別することで再生ディジタルデータｈ１を得て出力端
子１９に導く。
【００３６】再生信号のＳ／Ｎ（信号対雑音比）が悪い
場合には、データ信号ｅ１が示すＳ／Ｎが低い値とな
り、Ｓ／Ｎ算出回路２１が直流利得を低い方に切替える
ことを示す制御信号ｆ１を直流利得切替回路２３に供給
する。これにより、ＰＬＬ１７は直流利得が低い状態と
なり、識別回路１６は安定性の高いクロック信号ｇ１を
用いて再生信号ｄ１を識別することで再生ディジタルデ
ータｈ１を得て出力端子１９に導く。
場合には、データ信号ｅ１が示すＳ／Ｎが低い値とな
り、Ｓ／Ｎ算出回路２１が直流利得を低い方に切替える
ことを示す制御信号ｆ１を直流利得切替回路２３に供給
する。これにより、ＰＬＬ１７は直流利得が低い状態と
なり、識別回路１６は安定性の高いクロック信号ｇ１を
用いて再生信号ｄ１を識別することで再生ディジタルデ
ータｈ１を得て出力端子１９に導く。
【００３７】このような発明の実施の形態によれば、再
生信号のＳ／Ｎが高い場合（良い場合）には、自動的に
ＰＬＬの直流利得が大きくなり、残留位相誤差が減るた
め、再生周波数が変動してもＰＬＬからのクロック信号
ｇ１による識別位相を最適値付近に保持することが可能
となる。従って特殊再生時等で再生周波数が変化した場
合のエラーレートを改善することができる。また、再生
信号のＳ／Ｎが低い場合（悪い場合）には、自動的にＰ
ＬＬの直流利得が小さくなるため、ＰＬＬの安定性を良
好に保つことができ、エラーレートを良好に保つことが
できる。このように、再生信号のＳ／Ｎに応じてＰＬＬ
の特性を常に最適に保ち、広い範囲の再生信号のＳ／Ｎ
に応じてエラーレートを良好にすることができる。これ
により、位相ロックドループが原因で発生するエラーレ
ート悪化を低減できるので、このデジタル信号再生装置
を用いて装置を高性能化したり、磁気テープ（記録媒
体）の記録密度を高くすることができる。
生信号のＳ／Ｎが高い場合（良い場合）には、自動的に
ＰＬＬの直流利得が大きくなり、残留位相誤差が減るた
め、再生周波数が変動してもＰＬＬからのクロック信号
ｇ１による識別位相を最適値付近に保持することが可能
となる。従って特殊再生時等で再生周波数が変化した場
合のエラーレートを改善することができる。また、再生
信号のＳ／Ｎが低い場合（悪い場合）には、自動的にＰ
ＬＬの直流利得が小さくなるため、ＰＬＬの安定性を良
好に保つことができ、エラーレートを良好に保つことが
できる。このように、再生信号のＳ／Ｎに応じてＰＬＬ
の特性を常に最適に保ち、広い範囲の再生信号のＳ／Ｎ
に応じてエラーレートを良好にすることができる。これ
により、位相ロックドループが原因で発生するエラーレ
ート悪化を低減できるので、このデジタル信号再生装置
を用いて装置を高性能化したり、磁気テープ（記録媒
体）の記録密度を高くすることができる。
【００３８】図２は本発明に係るデジタル信号再生装置
の第２の発明の実施の形態を示すブロック図であり、図
１と同様の構成要素には同じ符号を付して説明を省略し
ている。
の第２の発明の実施の形態を示すブロック図であり、図
１と同様の構成要素には同じ符号を付して説明を省略し
ている。
【００３９】図２において、制御回路３２は、Ｓ／Ｎ算
出回路２１からのデータ信号ｅ１が示すＳ／Ｎが高くな
れば、これに従いＰＬＬ３７の電圧制御発信器（以下、
ＶＣＯと呼ぶ）の発信周波数の純度Ｑを高い方に切替え
ることを示す制御信号ｆ２を純度切替回路３３に供給
し、データ信号ｅ１が示すＳ／Ｎが低くなれば、これに
従い純度Ｑを低い方に切替えることを示す制御信号ｆ２
を純度切替回路３３に供給する。
出回路２１からのデータ信号ｅ１が示すＳ／Ｎが高くな
れば、これに従いＰＬＬ３７の電圧制御発信器（以下、
ＶＣＯと呼ぶ）の発信周波数の純度Ｑを高い方に切替え
ることを示す制御信号ｆ２を純度切替回路３３に供給
し、データ信号ｅ１が示すＳ／Ｎが低くなれば、これに
従い純度Ｑを低い方に切替えることを示す制御信号ｆ２
を純度切替回路３３に供給する。
【００４０】純度切替回路３３は、制御信号ｆ２に基づ
いてＰＬＬ３７のＶＣＯの発信周波数の純度Ｑの切替を
行う。
いてＰＬＬ３７のＶＣＯの発信周波数の純度Ｑの切替を
行う。
【００４１】ＰＬＬ３７は、純度切替回路３３によりＶ
ＣＯの発信周波数の純度Ｑが切替選択された状態で、供
給される再生信号ｄ１から信号処理の基準となるクロッ
ク信号ｇ２を抽出し識別回路１６に供給するとともに出
力端子１８に導く。識別回路１６は波形等化回路１５か
らの再生信号ｄ１をＰＬＬ３７からのクロック信号ｇ２
を用いて識別することで再生ディジタルデータｈ２を得
て出力端子１９に導く。
ＣＯの発信周波数の純度Ｑが切替選択された状態で、供
給される再生信号ｄ１から信号処理の基準となるクロッ
ク信号ｇ２を抽出し識別回路１６に供給するとともに出
力端子１８に導く。識別回路１６は波形等化回路１５か
らの再生信号ｄ１をＰＬＬ３７からのクロック信号ｇ２
を用いて識別することで再生ディジタルデータｈ２を得
て出力端子１９に導く。
【００４２】このような発明の実施の形態によれば、再
生信号のＳ／Ｎが良い場合には、自動的にＰＬＬのＶＣ
Ｏの発信周波数の純度Ｑが大きくなり、クロックジッタ
が減るため、ＰＬＬからのクロック信号ｇ１による識別
位相を最適値付近に保持することが可能となる。従って
エラーレートを改善することができる。また、再生信号
のＳ／Ｎが悪い場合には、自動的にＰＬＬのＶＣＯの発
信周波数の純度Ｑが小さくなるため、ＰＬＬの追従性が
良好に保つことができ、この場合のエラーレートも良好
に保つことができる。このように、再生信号のＳ／Ｎに
応じてＰＬＬの特性を常に最適に保ち、広い範囲の再生
信号のＳ／Ｎに応じてエラーレートを良好にすることが
でき、図１の発明の実施の形態と同様の効果を得ること
ができる。
生信号のＳ／Ｎが良い場合には、自動的にＰＬＬのＶＣ
Ｏの発信周波数の純度Ｑが大きくなり、クロックジッタ
が減るため、ＰＬＬからのクロック信号ｇ１による識別
位相を最適値付近に保持することが可能となる。従って
エラーレートを改善することができる。また、再生信号
のＳ／Ｎが悪い場合には、自動的にＰＬＬのＶＣＯの発
信周波数の純度Ｑが小さくなるため、ＰＬＬの追従性が
良好に保つことができ、この場合のエラーレートも良好
に保つことができる。このように、再生信号のＳ／Ｎに
応じてＰＬＬの特性を常に最適に保ち、広い範囲の再生
信号のＳ／Ｎに応じてエラーレートを良好にすることが
でき、図１の発明の実施の形態と同様の効果を得ること
ができる。
【００４３】図３は本発明に係るデジタル信号再生装置
の第３の発明の実施の形態を示すブロック図であり、図
１と同様の構成要素には同じ符号を付して説明を省略し
ている。
の第３の発明の実施の形態を示すブロック図であり、図
１と同様の構成要素には同じ符号を付して説明を省略し
ている。
【００４４】図３において、Ｓ／Ｎ算出回路４１はプリ
アンプ１３からの再生信号ｂ１のＳ／Ｎを算出し、この
算出結果のデータ信号ｅ３を直流利得用制御回路４２及
び純度用切替回路４３に供給する。直流利得用制御回路
４２は、データ信号ｅ３が示すＳ／Ｎが高くなれば、こ
れに従い直流利得を高い方に切替えることを示す制御信
号ｉ３を直流利得切替回路４４に供給し、データ信号ｅ
３が示すＳ／Ｎが低くなれば、これに従い直流利得を低
い方に切替えることを示す制御信号ｉ３を直流利得切替
回路４４に供給する。
アンプ１３からの再生信号ｂ１のＳ／Ｎを算出し、この
算出結果のデータ信号ｅ３を直流利得用制御回路４２及
び純度用切替回路４３に供給する。直流利得用制御回路
４２は、データ信号ｅ３が示すＳ／Ｎが高くなれば、こ
れに従い直流利得を高い方に切替えることを示す制御信
号ｉ３を直流利得切替回路４４に供給し、データ信号ｅ
３が示すＳ／Ｎが低くなれば、これに従い直流利得を低
い方に切替えることを示す制御信号ｉ３を直流利得切替
回路４４に供給する。
【００４５】直流利得切替回路４４は、制御信号ｉ３に
基づいてＰＬＬ４７の直流利得の切替を行う。
基づいてＰＬＬ４７の直流利得の切替を行う。
【００４６】純度用制御回路４３は、Ｓ／Ｎ算出回路４
１からのデータ信号ｅ３が示すＳ／Ｎが高くなれば、こ
れに従いＰＬＬ４７の電圧制御発信器（以下、ＶＣＯと
呼ぶ）の発信周波数の純度Ｑを高い方に切替えることを
示す制御信号ｊ３を純度切替回路４５に供給し、データ
信号ｅ３が示すＳ／Ｎが低くなれば、これに従い純度Ｑ
を低い方に切替えることを示す制御信号ｊ３を純度切替
回路４５に供給する。
１からのデータ信号ｅ３が示すＳ／Ｎが高くなれば、こ
れに従いＰＬＬ４７の電圧制御発信器（以下、ＶＣＯと
呼ぶ）の発信周波数の純度Ｑを高い方に切替えることを
示す制御信号ｊ３を純度切替回路４５に供給し、データ
信号ｅ３が示すＳ／Ｎが低くなれば、これに従い純度Ｑ
を低い方に切替えることを示す制御信号ｊ３を純度切替
回路４５に供給する。
【００４７】純度切替回路４５は、制御信号ｊ３に基づ
いてＰＬＬ４７のＶＣＯの発信周波数の純度Ｑの切替を
行う。
いてＰＬＬ４７のＶＣＯの発信周波数の純度Ｑの切替を
行う。
【００４８】ＰＬＬ４７は、直流利得切替回路２３によ
り直流利得が切替選択されるとともに純度切替回路４５
によりＶＣＯの発信周波数の純度Ｑが切替選択された状
態で、供給される再生信号ｄ１から信号処理の基準とな
るクロック信号ｇ３を抽出し識別回路１６に供給すると
ともに出力端子１８に導く。識別回路１６は波形等化回
路１５からの再生信号ｄ１をＰＬＬ４７からのクロック
信号ｇ３を用いて識別することで再生ディジタルデータ
ｈ３を得て出力端子１９に導く。
り直流利得が切替選択されるとともに純度切替回路４５
によりＶＣＯの発信周波数の純度Ｑが切替選択された状
態で、供給される再生信号ｄ１から信号処理の基準とな
るクロック信号ｇ３を抽出し識別回路１６に供給すると
ともに出力端子１８に導く。識別回路１６は波形等化回
路１５からの再生信号ｄ１をＰＬＬ４７からのクロック
信号ｇ３を用いて識別することで再生ディジタルデータ
ｈ３を得て出力端子１９に導く。
【００４９】このような発明の実施の形態によれば、図
１の発明の実施の形態と図２の発明の実施の形態との両
方の効果が得られる。
１の発明の実施の形態と図２の発明の実施の形態との両
方の効果が得られる。
【００５０】図４は本発明に係るデジタル信号再生装置
の第４の発明の実施の形態を示すブロック図である。
の第４の発明の実施の形態を示すブロック図である。
【００５１】図４において、磁気テープ５１に記録する
デジタル符号としてインターリーブドＮＲＺＩを用いて
いる。磁気テープ５１はヘッド５２により再生される。
ヘッド５２により磁気テープ５１から再生された再生信
号ａ４は、プリアンプ５３にて増幅され再生信号ｂ４と
してＡＧＣ５４及びＳ／Ｎ算出回路６１に供給される。
ＡＧＣ５４は再生信号ｂ４の振幅変動を吸収し、再生信
号ｃ４として波形等化回路５５に供給する。波形等化回
路５５は、再生信号ｃ４の波形等化を行い再生信号ｄ４
としてアナログ／デジタル変換回路（以下、Ａ／Ｄ変換
回路と呼ぶ）５６及びＰＬＬ５７に供給する。Ｓ／Ｎ算
出回路６１はプリアンプ５３からの再生信号ｂ４のＳ／
Ｎを算出し、この算出結果のデータ信号ｅ４を制御回路
６２に供給する。制御回路６２は、データ信号ｅ４が示
すＳ／Ｎが高くなれば、これに従い直流利得を高い方に
切替えることを示す制御信号ｆ４を直流利得切替回路に
供給し、データ信号ｅ４が示すＳ／Ｎが低くなれば、こ
れに従い直流利得を低い方に切替えることを示す制御信
号ｆ４を直流利得切替回路６３に供給する。
デジタル符号としてインターリーブドＮＲＺＩを用いて
いる。磁気テープ５１はヘッド５２により再生される。
ヘッド５２により磁気テープ５１から再生された再生信
号ａ４は、プリアンプ５３にて増幅され再生信号ｂ４と
してＡＧＣ５４及びＳ／Ｎ算出回路６１に供給される。
ＡＧＣ５４は再生信号ｂ４の振幅変動を吸収し、再生信
号ｃ４として波形等化回路５５に供給する。波形等化回
路５５は、再生信号ｃ４の波形等化を行い再生信号ｄ４
としてアナログ／デジタル変換回路（以下、Ａ／Ｄ変換
回路と呼ぶ）５６及びＰＬＬ５７に供給する。Ｓ／Ｎ算
出回路６１はプリアンプ５３からの再生信号ｂ４のＳ／
Ｎを算出し、この算出結果のデータ信号ｅ４を制御回路
６２に供給する。制御回路６２は、データ信号ｅ４が示
すＳ／Ｎが高くなれば、これに従い直流利得を高い方に
切替えることを示す制御信号ｆ４を直流利得切替回路に
供給し、データ信号ｅ４が示すＳ／Ｎが低くなれば、こ
れに従い直流利得を低い方に切替えることを示す制御信
号ｆ４を直流利得切替回路６３に供給する。
【００５２】直流利得切替回路６３は、制御信号ｆ４に
基づいてＰＬＬ５７の直流利得の切替を行う。
基づいてＰＬＬ５７の直流利得の切替を行う。
【００５３】ＰＬＬ５７は、直流利得切替回路６３によ
り直流利得が切替選択された状態で、供給される再生信
号ｄ４から信号処理の基準となるクロック信号ｇ４を抽
出しＡ／Ｄ変換回路５６及びビタビ復号回路５８に供給
するとともに出力端子５９に導く。Ａ／Ｄ変換回路５６
は波形等化回路５５からの再生信号ｄ４をＰＬＬ５７か
らのクロック信号ｇ４を用いてサンプリングを行い８ｂ
ｉｔのデジタル信号ｈ４に変換してビタビ復号回路５８
に供給する。ビタビ復号回路５８は、デジタル信号ｈ４
に対してインターリーブドＮＲＺＩのビタビ復号を行い
再生ディジタルデータｉ４を得て出力端子６０に導く。
Ａ／Ｄ変換回路５６とビタビ復号回路５８とは、ビタビ
復号を行う識別回路を構成している。
り直流利得が切替選択された状態で、供給される再生信
号ｄ４から信号処理の基準となるクロック信号ｇ４を抽
出しＡ／Ｄ変換回路５６及びビタビ復号回路５８に供給
するとともに出力端子５９に導く。Ａ／Ｄ変換回路５６
は波形等化回路５５からの再生信号ｄ４をＰＬＬ５７か
らのクロック信号ｇ４を用いてサンプリングを行い８ｂ
ｉｔのデジタル信号ｈ４に変換してビタビ復号回路５８
に供給する。ビタビ復号回路５８は、デジタル信号ｈ４
に対してインターリーブドＮＲＺＩのビタビ復号を行い
再生ディジタルデータｉ４を得て出力端子６０に導く。
Ａ／Ｄ変換回路５６とビタビ復号回路５８とは、ビタビ
復号を行う識別回路を構成している。
【００５４】このような発明の実施の形態によれば、再
生信号のＳ／Ｎが良い場合には、自動的にＰＬＬの直流
利得が大きくなり、残留位相誤差が減るため、再生周波
数が変動してもＰＬＬからのクロック信号ｇ４によるＡ
／Ｄ変換回路５６のＡ／Ｄ変換のタイミング（サンプリ
ングのタイミング）を最適値付近に保持することが可能
となる。これは、ビタビ復号回路５８に入力するデジタ
ル信号ｈ４のばらつきが小さくなり、さらにそのばらつ
き分布も正規分布に近付くことを意味している。従っ
て、ビタビ復号の誤り訂正能力を最大に生かすことが可
能となり、エラーレートがより向上する。また再生信号
ｂ４のＳ／Ｎが悪くなると自動的にＰＬＬの直流利得が
小さくなるためＰＬＬの安定性が良好に保たれる。この
ようにして入力信号Ｓ／Ｎに応じてＰＬＬの特性を常に
最適に保ち、全ての再生信号のＳ／Ｎにおいて、より大
きな性能改善が可能となり、ビタビ復号を行う場合にも
図１の発明の実施の形態と同様の効果を得ることができ
る。
生信号のＳ／Ｎが良い場合には、自動的にＰＬＬの直流
利得が大きくなり、残留位相誤差が減るため、再生周波
数が変動してもＰＬＬからのクロック信号ｇ４によるＡ
／Ｄ変換回路５６のＡ／Ｄ変換のタイミング（サンプリ
ングのタイミング）を最適値付近に保持することが可能
となる。これは、ビタビ復号回路５８に入力するデジタ
ル信号ｈ４のばらつきが小さくなり、さらにそのばらつ
き分布も正規分布に近付くことを意味している。従っ
て、ビタビ復号の誤り訂正能力を最大に生かすことが可
能となり、エラーレートがより向上する。また再生信号
ｂ４のＳ／Ｎが悪くなると自動的にＰＬＬの直流利得が
小さくなるためＰＬＬの安定性が良好に保たれる。この
ようにして入力信号Ｓ／Ｎに応じてＰＬＬの特性を常に
最適に保ち、全ての再生信号のＳ／Ｎにおいて、より大
きな性能改善が可能となり、ビタビ復号を行う場合にも
図１の発明の実施の形態と同様の効果を得ることができ
る。
【００５５】図５は図１のデジタル信号再生装置のＳ／
Ｎ算出回路２１の構成例を示すブロック図である。
Ｎ算出回路２１の構成例を示すブロック図である。
【００５６】図５におて、Ｓ／Ｎ算出回路２１は、エン
ベロープ検波回路２４とＳ／Ｎ換算回路２５とから構成
されている。エンベロープ検波回路２４はプリアンプ１
３からの再生信号ｂ１のエンベロープ検波を行い、再生
エンベロープの振幅情報を示すデータ信号ｋ１をＳ／Ｎ
換算回路２５に供給する。Ｓ／Ｎ換算回路２５は、デー
タ信号ｋ１が示す振幅情報に所定の定数を掛けることで
Ｓ／Ｎ値を換算し、この結果のデータ信号ｅ１を制御回
路２２に供給する。ここで、再生信号ｂ１に含まれるノ
イズ量はほぼ一定であるため、再生信号ｂ１の振幅情報
に所定の定数を掛けることでＳ／Ｎ値を得ることができ
る。
ベロープ検波回路２４とＳ／Ｎ換算回路２５とから構成
されている。エンベロープ検波回路２４はプリアンプ１
３からの再生信号ｂ１のエンベロープ検波を行い、再生
エンベロープの振幅情報を示すデータ信号ｋ１をＳ／Ｎ
換算回路２５に供給する。Ｓ／Ｎ換算回路２５は、デー
タ信号ｋ１が示す振幅情報に所定の定数を掛けることで
Ｓ／Ｎ値を換算し、この結果のデータ信号ｅ１を制御回
路２２に供給する。ここで、再生信号ｂ１に含まれるノ
イズ量はほぼ一定であるため、再生信号ｂ１の振幅情報
に所定の定数を掛けることでＳ／Ｎ値を得ることができ
る。
【００５７】このような構成例によれば、ＰＬＬに関す
る制御系がループ構成にならないので高速制御が可能と
なる。
る制御系がループ構成にならないので高速制御が可能と
なる。
【００５８】図２乃至図４に示したＳ／Ｎ算出回路で
も、図５に示した構成例を適用できる。
も、図５に示した構成例を適用できる。
【００５９】図６は本発明に係るデジタル信号再生装置
の第５の発明の実施の形態を示すブロック図であり、図
４と同じ構成要素には同じ符号を付して説明を省略す
る。
の第５の発明の実施の形態を示すブロック図であり、図
４と同じ構成要素には同じ符号を付して説明を省略す
る。
【００６０】図６において、ビタビ復号回路７１は、Ａ
／Ｄ変換回路７０からのデジタル信号ｈ５が示す再生信
号振幅値と標準値との誤差を示すデータ信号ｍ５をＳ／
Ｎ算出回路７２に供給する。Ｓ／Ｎ算出回路７２はビタ
ビ復号回路７１からのデータ信号ｍ５に基づいて波形等
化回路５５からの再生信号ｄ４のＳ／Ｎを算出し算出
し、この算出結果のデータ信号ｎ５を制御回路７３に供
給する。制御回路７３は、データ信号ｎ５が示すＳ／Ｎ
が高くなれば、これに従い直流利得を高い方に切替える
ことを示す制御信号ｐ５を直流利得切替回路７４に供給
し、データ信号ｎ５が示すＳ／Ｎが低くなれば、これに
従い直流利得を低い方に切替えることを示す制御信号ｐ
５を直流利得切替回路７４に供給する。
／Ｄ変換回路７０からのデジタル信号ｈ５が示す再生信
号振幅値と標準値との誤差を示すデータ信号ｍ５をＳ／
Ｎ算出回路７２に供給する。Ｓ／Ｎ算出回路７２はビタ
ビ復号回路７１からのデータ信号ｍ５に基づいて波形等
化回路５５からの再生信号ｄ４のＳ／Ｎを算出し算出
し、この算出結果のデータ信号ｎ５を制御回路７３に供
給する。制御回路７３は、データ信号ｎ５が示すＳ／Ｎ
が高くなれば、これに従い直流利得を高い方に切替える
ことを示す制御信号ｐ５を直流利得切替回路７４に供給
し、データ信号ｎ５が示すＳ／Ｎが低くなれば、これに
従い直流利得を低い方に切替えることを示す制御信号ｐ
５を直流利得切替回路７４に供給する。
【００６１】直流利得切替回路７４は、制御信号ｐ５に
基づいてＰＬＬ７５の直流利得の切替を行う。
基づいてＰＬＬ７５の直流利得の切替を行う。
【００６２】ＰＬＬ７５は、直流利得切替回路７４によ
り直流利得が切替選択された状態で、供給される再生信
号ｄ４から信号処理の基準となるクロック信号ｇ５を抽
出しＡ／Ｄ変換回路７０及びビタビ復号回路７１に供給
するとともに出力端子５９に導く。Ａ／Ｄ変換回路７０
は波形等化回路５５からの再生信号ｄ４をＰＬＬ７５か
らのクロック信号ｇ５を用いてサンプリングを行いデジ
タルの８ｂｉｔのデジタル信号ｈ５に変換してビタビ復
号回路７１に供給する。ビタビ復号回路７１は、デジタ
ル信号ｈ５に対してインターリーブドＮＲＺＩのビタビ
復号を行い再生ディジタルデータｉ５を得て出力端子６
０に導く。
り直流利得が切替選択された状態で、供給される再生信
号ｄ４から信号処理の基準となるクロック信号ｇ５を抽
出しＡ／Ｄ変換回路７０及びビタビ復号回路７１に供給
するとともに出力端子５９に導く。Ａ／Ｄ変換回路７０
は波形等化回路５５からの再生信号ｄ４をＰＬＬ７５か
らのクロック信号ｇ５を用いてサンプリングを行いデジ
タルの８ｂｉｔのデジタル信号ｈ５に変換してビタビ復
号回路７１に供給する。ビタビ復号回路７１は、デジタ
ル信号ｈ５に対してインターリーブドＮＲＺＩのビタビ
復号を行い再生ディジタルデータｉ５を得て出力端子６
０に導く。
【００６３】このような発明の実施の形態によれば、再
生信号ｄ４のＳ／Ｎが良い場合には、自動的にＰＬＬの
直流利得が大きくなり、残留位相誤差が減るため、再生
周波数が変動してもＰＬＬからのクロック信号ｇ５によ
るＡ／Ｄ変換回路７０のＡ／Ｄ変換のタイミングを最適
値付近に保持することが可能となる。また再生信号ｄ４
のＳ／Ｎが悪くなると自動的にＰＬＬの直流利得が小さ
くなるためＰＬＬの安定性が良好に保たれる。これによ
り、図４の発明の実施の形態と同様の効果が得られる。
生信号ｄ４のＳ／Ｎが良い場合には、自動的にＰＬＬの
直流利得が大きくなり、残留位相誤差が減るため、再生
周波数が変動してもＰＬＬからのクロック信号ｇ５によ
るＡ／Ｄ変換回路７０のＡ／Ｄ変換のタイミングを最適
値付近に保持することが可能となる。また再生信号ｄ４
のＳ／Ｎが悪くなると自動的にＰＬＬの直流利得が小さ
くなるためＰＬＬの安定性が良好に保たれる。これによ
り、図４の発明の実施の形態と同様の効果が得られる。
【００６４】図７は図６のビタビ復号回路７１を更に詳
細に示すブロック図である。
細に示すブロック図である。
【００６５】図７において、入力端子８１，８２には、
それぞれＡ／Ｄ変換回路７０からのデジタル信号ｈ５、
ＰＬＬ６４からのクロック信号ｇ５が導かれている。
それぞれＡ／Ｄ変換回路７０からのデジタル信号ｈ５、
ＰＬＬ６４からのクロック信号ｇ５が導かれている。
【００６６】デマルチプレクサ８３は、入力端子８２か
らのクロック信号ｇ５によりタイミングが制御され、入
力端子８１からのデジタル信号ｈ５のデータを奇数系列
と偶数系列に分離し、分離した奇数系列のデジタル信号
ｒ５を第１のサブビタビ復号回路８５に供給し、分離し
た偶数系列のデジタル信号ｓ５を第２のサブビタビ復号
回路８６に供給する。
らのクロック信号ｇ５によりタイミングが制御され、入
力端子８１からのデジタル信号ｈ５のデータを奇数系列
と偶数系列に分離し、分離した奇数系列のデジタル信号
ｒ５を第１のサブビタビ復号回路８５に供給し、分離し
た偶数系列のデジタル信号ｓ５を第２のサブビタビ復号
回路８６に供給する。
【００６７】分周器８４は、入力端子８２からのクロッ
ク信号ｇ５に対して１／２の分周を行い、クロック信号
ｇ５の奇数系列のデータの入力タイミングでハイレベル
に立ち上がるクロック信号ｔ５を作成し第１のサブビタ
ビ復号回路８５に供給するとともに、クロック信号ｇ５
の偶数系列のデータの入力タイミングでハイレベルに立
ち上がるクロック信号ｕ５を作成し第２のサブビタビ復
号回路８６に供給する。このように入力端子８１からの
デジタル信号ｈ５を奇数系列と偶数系列に分離すること
により、インターリーブドＮＲＺＩを通常のＮＲＺＩに
変換している。第１及び第２のサブビタビ復号回路８
５，８６は、ＮＲＺＩのビタビ復号を行うビタビ復号回
路となっている。第１のサブビタビ復号回路８５は、デ
ジタル信号ｒ５に対してクロック信号ｔ５に基づいてＮ
ＲＺＩのビタビ復号を行いデジタル信号ｖ５を得てマル
チプレクサ８７に供給するとともに、Ａ／Ｄ変換回路７
０からのデジタル信号ｒ５が示す再生信号振幅値と標準
値との誤差を示すデータ信号ｍ５をＳ／Ｎ算出回路７２
に供給する。第２のサブビタビ復号回路８６は、デジタ
ル信号ｓ５に対してクロック信号ｕ５に基づいてＮＲＺ
Ｉのビタビ復号を行いデジタル信号ｗ５を得てマルチプ
レクサ８７に供給する。マルチプレクサ８７は、 マル
チプレクサ８７は、入力端子８２からのクロック信号ｇ
５によりタイミングが制御され、第１のサブビタビ復号
回路８５からのデジタル信号ｖ５を奇数系列とし、第２
のサブビタビ復号回路８６からのデジタル信号ｗ５を偶
数系列として合成することにより再生デジタル信号ｉ５
を作成して出力端子８８から出力する。
ク信号ｇ５に対して１／２の分周を行い、クロック信号
ｇ５の奇数系列のデータの入力タイミングでハイレベル
に立ち上がるクロック信号ｔ５を作成し第１のサブビタ
ビ復号回路８５に供給するとともに、クロック信号ｇ５
の偶数系列のデータの入力タイミングでハイレベルに立
ち上がるクロック信号ｕ５を作成し第２のサブビタビ復
号回路８６に供給する。このように入力端子８１からの
デジタル信号ｈ５を奇数系列と偶数系列に分離すること
により、インターリーブドＮＲＺＩを通常のＮＲＺＩに
変換している。第１及び第２のサブビタビ復号回路８
５，８６は、ＮＲＺＩのビタビ復号を行うビタビ復号回
路となっている。第１のサブビタビ復号回路８５は、デ
ジタル信号ｒ５に対してクロック信号ｔ５に基づいてＮ
ＲＺＩのビタビ復号を行いデジタル信号ｖ５を得てマル
チプレクサ８７に供給するとともに、Ａ／Ｄ変換回路７
０からのデジタル信号ｒ５が示す再生信号振幅値と標準
値との誤差を示すデータ信号ｍ５をＳ／Ｎ算出回路７２
に供給する。第２のサブビタビ復号回路８６は、デジタ
ル信号ｓ５に対してクロック信号ｕ５に基づいてＮＲＺ
Ｉのビタビ復号を行いデジタル信号ｗ５を得てマルチプ
レクサ８７に供給する。マルチプレクサ８７は、 マル
チプレクサ８７は、入力端子８２からのクロック信号ｇ
５によりタイミングが制御され、第１のサブビタビ復号
回路８５からのデジタル信号ｖ５を奇数系列とし、第２
のサブビタビ復号回路８６からのデジタル信号ｗ５を偶
数系列として合成することにより再生デジタル信号ｉ５
を作成して出力端子８８から出力する。
【００６８】図８は図７の第１のサブビタビ復号回路８
５を更に詳細に示すブロック図である。
５を更に詳細に示すブロック図である。
【００６９】図８において、第１のサブビタビ復号回路
８５は、誤差算出回路９１、パスメトリック算出回路９
２、入替回路９３、第１及び第２のパスメモリ９４，９
５、出力選択回路９６、ディレイフリップフロップ（Ｄ
ＦＦ）９７及び加算器９８から構成されている。
８５は、誤差算出回路９１、パスメトリック算出回路９
２、入替回路９３、第１及び第２のパスメモリ９４，９
５、出力選択回路９６、ディレイフリップフロップ（Ｄ
ＦＦ）９７及び加算器９８から構成されている。
【００７０】誤差算出回路９１、パスメトリック算出回
路９２、第１及び第２のパスメモリ９４，９５、ＤＦＦ
９７には、分周器８４からのは、１／２の分周が行われ
たクロック信号ｔ５が導かれており、クロック信号ｔ５
に基づいて動作を行うようになっている。
路９２、第１及び第２のパスメモリ９４，９５、ＤＦＦ
９７には、分周器８４からのは、１／２の分周が行われ
たクロック信号ｔ５が導かれており、クロック信号ｔ５
に基づいて動作を行うようになっている。
【００７１】入力端子９０には、デマルチプレクサ８３
からの奇数系列のデジタル信号ｒ５が導かれている。
からの奇数系列のデジタル信号ｒ５が導かれている。
【００７２】誤差算出回路９１は、入力端子９０からの
デジタル信号ｒ５のデータ値Ｘと標準値（＋Ａ及び−
Ａ）との差のα及びβを求める。この場合の式を以下に
示す。
デジタル信号ｒ５のデータ値Ｘと標準値（＋Ａ及び−
Ａ）との差のα及びβを求める。この場合の式を以下に
示す。
【００７３】α＝Ｘ＋Ａ …（１） β＝Ｘ−Ａ …（２） 誤差算出回路９１は、αの値を示すデータ信号ｍ５をＳ
／Ｎ算出回路７２に供給するとともに、αの値を示すデ
ータ信号ｍ５とβの値を示すデータ信号ａ６をパスメト
リック算出回路９２に供給する。
／Ｎ算出回路７２に供給するとともに、αの値を示すデ
ータ信号ｍ５とβの値を示すデータ信号ａ６をパスメト
リック算出回路９２に供給する。
【００７４】パスメトリック算出回路９２は、データ信
号ｍ５，ａ６の示すα及びβを用いてパスメトリックを
算出し、算出したパスメトリックを示す制御信号ｂ６を
入替回路９３に供給するとともに、算出したパスメトリ
ックに基づいて出力選択制御信号ｃ６を作成して出力選
択回路９６に供給する。
号ｍ５，ａ６の示すα及びβを用いてパスメトリックを
算出し、算出したパスメトリックを示す制御信号ｂ６を
入替回路９３に供給するとともに、算出したパスメトリ
ックに基づいて出力選択制御信号ｃ６を作成して出力選
択回路９６に供給する。
【００７５】第１及び第２のパスメモリ９４，９５は、
１ビットのシフトレジスタで構成され、新しいデータ値
Ｘが入力されると、それぞれ“０”、“１”のデータが
入力され、それにつれて最も古いビットが出力選択回路
９６の第１及び第２の入力端子にはじき出される 入替回路９３は、第１のパスメモリ９４に蓄えられたデ
ータを第２のパスメモリ９５をコピーする場合と、第２
のパスメモリ９５に蓄えられたデータを第１のパスメモ
リ９４をコピーする場合と、なにもせずに第１及び第２
のパスメモリ９４，９５の内容をそのまま保持する場合
の３通りの制御をパスメトリック算出回路９２からの制
御信号ｂ６が示すパスメトリック算出結果に応じて行
う。
１ビットのシフトレジスタで構成され、新しいデータ値
Ｘが入力されると、それぞれ“０”、“１”のデータが
入力され、それにつれて最も古いビットが出力選択回路
９６の第１及び第２の入力端子にはじき出される 入替回路９３は、第１のパスメモリ９４に蓄えられたデ
ータを第２のパスメモリ９５をコピーする場合と、第２
のパスメモリ９５に蓄えられたデータを第１のパスメモ
リ９４をコピーする場合と、なにもせずに第１及び第２
のパスメモリ９４，９５の内容をそのまま保持する場合
の３通りの制御をパスメトリック算出回路９２からの制
御信号ｂ６が示すパスメトリック算出結果に応じて行
う。
【００７６】出力選択回路９６は、第１及び第２のパス
メモリ９４，９５からはじき出されたビットの一方を出
力選択制御信号ｃ６に基づいて選択してデジタル信号ｄ
６としてデータ信号加算器９８の一方の入力端子に供給
するとともにＤＦＦ９７に供給する。ＤＦＦ９７は、デ
ジタル信号ｄ６をクロック信号ｔ５の１周期分、即ちデ
ジタル信号ｄ６のビット周期分遅延して遅延デジタル信
号ｅ６として加算器９８の他方の入力端子に供給する。
加算器９８は、デジタル信号ｄ６と遅延デジタル信号ｅ
６を加算することによりビタビ復号出力のデジタル信号
ｖ５を作成して出力端子９９に導く。
メモリ９４，９５からはじき出されたビットの一方を出
力選択制御信号ｃ６に基づいて選択してデジタル信号ｄ
６としてデータ信号加算器９８の一方の入力端子に供給
するとともにＤＦＦ９７に供給する。ＤＦＦ９７は、デ
ジタル信号ｄ６をクロック信号ｔ５の１周期分、即ちデ
ジタル信号ｄ６のビット周期分遅延して遅延デジタル信
号ｅ６として加算器９８の他方の入力端子に供給する。
加算器９８は、デジタル信号ｄ６と遅延デジタル信号ｅ
６を加算することによりビタビ復号出力のデジタル信号
ｖ５を作成して出力端子９９に導く。
【００７７】図９及び図１０はビタビ復号回路７１に入
力されるデジタル信号ｄ５の入力データ値の分布を示す
グラフであり、図９は再生信号ｄ４のＳ／Ｎが高い場合
を示し、図１０は再生信号ｄ４のＳ／Ｎが低い場合を示
している。
力されるデジタル信号ｄ５の入力データ値の分布を示す
グラフであり、図９は再生信号ｄ４のＳ／Ｎが高い場合
を示し、図１０は再生信号ｄ４のＳ／Ｎが低い場合を示
している。
【００７８】ここで、ビタビ復号回路７１に入力される
デジタル信号ｈ５のデータ値（この場合波形等価回路１
５の再生信号ｄ４のサンプリング値を示している）は、
＋２Ａ，０，−２Ａを中心にばらつく。即ち、デジタル
信号ｄ５の奇数系列のデジタル信号ｒ５のデータ値Ｘ
は、＋２Ａ，０，−２Ａを中心にあるはばをもってばら
つく。このばらつきは、図９に示すように再生信号ｄ４
のＳ／Ｎが高い場合は狭い範囲となり、図１０に示すよ
うに再生信号ｄ４のＳ／Ｎが低い場合は広い範囲とな
る。
デジタル信号ｈ５のデータ値（この場合波形等価回路１
５の再生信号ｄ４のサンプリング値を示している）は、
＋２Ａ，０，−２Ａを中心にばらつく。即ち、デジタル
信号ｄ５の奇数系列のデジタル信号ｒ５のデータ値Ｘ
は、＋２Ａ，０，−２Ａを中心にあるはばをもってばら
つく。このばらつきは、図９に示すように再生信号ｄ４
のＳ／Ｎが高い場合は狭い範囲となり、図１０に示すよ
うに再生信号ｄ４のＳ／Ｎが低い場合は広い範囲とな
る。
【００７９】ここで、誤差算出回路９１の演算結果α
が、α＜−Ａとなった場合、データ値Ｘが存在する範囲
は図９及び図１０の斜線に示した部分である。従って、
この部分に存在するデータ値Ｘの値を所定の数だけ積算
すると入力信号振幅に比例した値が得られ、演算結果α
を積算しても同じ効果が得られる。
が、α＜−Ａとなった場合、データ値Ｘが存在する範囲
は図９及び図１０の斜線に示した部分である。従って、
この部分に存在するデータ値Ｘの値を所定の数だけ積算
すると入力信号振幅に比例した値が得られ、演算結果α
を積算しても同じ効果が得られる。
【００８０】図６のＳ／Ｎ算出回路７２はこのような理
論に基づいて構成されている。
論に基づいて構成されている。
【００８１】図１１は図６のＳ／Ｎ算出回路７２を詳細
に示すブロック図である。
に示すブロック図である。
【００８２】Ｓ／Ｎ算出回路７２の入力端子１０１には
演算結果αを示すデータ信号ｍ５が導かれている。α＜
−Ａ条件設定回路は入力端子１０１からのデータ信号ｍ
５の示すαが、α＜−Ａの条件を満たすか否かを判定
し、この条件を満たαのデータ値のみ積算回路１０３に
供給して、積算回路１０３に条件を満たαのデータ値を
加算させるとともに、α＜−Ａの条件を満たして場合、
１個のパルスをカウンタ１０４に供給する。これにより
カウンタ１０４は、積算回路１０３の加算回数を把握
し、所定の回数に達した場合、自らのカウントのリセッ
トを行うとともに、積算回路１０３に演算を停止させ、
積算回路１０３にその演算結果をＳ／Ｎ換算回路１０５
に送せるてから、積算回路１０３のリセットを行う。
演算結果αを示すデータ信号ｍ５が導かれている。α＜
−Ａ条件設定回路は入力端子１０１からのデータ信号ｍ
５の示すαが、α＜−Ａの条件を満たすか否かを判定
し、この条件を満たαのデータ値のみ積算回路１０３に
供給して、積算回路１０３に条件を満たαのデータ値を
加算させるとともに、α＜−Ａの条件を満たして場合、
１個のパルスをカウンタ１０４に供給する。これにより
カウンタ１０４は、積算回路１０３の加算回数を把握
し、所定の回数に達した場合、自らのカウントのリセッ
トを行うとともに、積算回路１０３に演算を停止させ、
積算回路１０３にその演算結果をＳ／Ｎ換算回路１０５
に送せるてから、積算回路１０３のリセットを行う。
【００８３】Ｓ／Ｎ換算回路１０５は、積算回路１０３
からの演算結果に所定の係数を掛けることにより、Ｓ／
Ｎ値に変換し、このＳ／Ｎ値を示すデータ信号ｎ５を出
力端子１０８に導く。
からの演算結果に所定の係数を掛けることにより、Ｓ／
Ｎ値に変換し、このＳ／Ｎ値を示すデータ信号ｎ５を出
力端子１０８に導く。
【００８４】Ｓ／Ｎ算出回路７２は、このような構成に
よりＳ／Ｎ値を把握している。
よりＳ／Ｎ値を把握している。
【００８５】このようなＳ／Ｎ算出回路７２によれば、
ビタビ復号回路に若干のデジタル回路を追加することで
実現できる。従ってビタビ復号回路と同一の集積回路上
に構成することが容易であり低コストで実現できる。
ビタビ復号回路に若干のデジタル回路を追加することで
実現できる。従ってビタビ復号回路と同一の集積回路上
に構成することが容易であり低コストで実現できる。
【００８６】図１２は本発明に係るデジタル信号再生装
置の第６の発明の実施の形態を示すＳ／Ｎ算出回路のブ
ロック図であり、これ以外の回路は図６の回路を使用し
ている。
置の第６の発明の実施の形態を示すＳ／Ｎ算出回路のブ
ロック図であり、これ以外の回路は図６の回路を使用し
ている。
【００８７】図１２はにおいて、Ｓ／Ｎ算出回路１７２
の入力端子１１１には演算結果αを示すデータ信号ｍ５
が導かれている。Ｓ／Ｎ算出回路１７２の入力端子１２
１には、ビタビ復号回路７１に入力されるデジタル信号
ｈ５の奇数系列のデジタル信号ｒ５（図７及び図８参
照）が供給される。入力端子１２１からのデジタル信号
ｒ５は積算回路１１３に供給される。α＜−Ａ条件設定
回路１１２は、入力端子１１１からのデータ信号ｍ５の
示すαが、α＜−Ａの条件を満たすか否かを判定し、こ
の条件を満た場合のみ積算回路１１３に積算を行わせる
制御信号を供給して、積算回路１１３にデジタル信号ｒ
５のデータ値Ｘの加算を行わせるとともに、α＜−Ａの
条件を満たして場合、１個のパルスをカウンタ１１４に
供給する。これによりカウンタ１１４は、積算回路１１
３の加算回数を把握し、所定の回数に達した場合、自ら
のカウントのリセットを行うとともに、積算回路１１３
に演算を停止させ、積算回路１１３にその演算結果をＳ
／Ｎ換算回路１１５に送らせてから、積算回路１１３の
リセットを行う。
の入力端子１１１には演算結果αを示すデータ信号ｍ５
が導かれている。Ｓ／Ｎ算出回路１７２の入力端子１２
１には、ビタビ復号回路７１に入力されるデジタル信号
ｈ５の奇数系列のデジタル信号ｒ５（図７及び図８参
照）が供給される。入力端子１２１からのデジタル信号
ｒ５は積算回路１１３に供給される。α＜−Ａ条件設定
回路１１２は、入力端子１１１からのデータ信号ｍ５の
示すαが、α＜−Ａの条件を満たすか否かを判定し、こ
の条件を満た場合のみ積算回路１１３に積算を行わせる
制御信号を供給して、積算回路１１３にデジタル信号ｒ
５のデータ値Ｘの加算を行わせるとともに、α＜−Ａの
条件を満たして場合、１個のパルスをカウンタ１１４に
供給する。これによりカウンタ１１４は、積算回路１１
３の加算回数を把握し、所定の回数に達した場合、自ら
のカウントのリセットを行うとともに、積算回路１１３
に演算を停止させ、積算回路１１３にその演算結果をＳ
／Ｎ換算回路１１５に送らせてから、積算回路１１３の
リセットを行う。
【００８８】Ｓ／Ｎ換算回路１１５は、積算回路１１３
からの演算結果に所定の係数を掛け目ことにより、Ｓ／
Ｎ値に変換し、このＳ／Ｎ値を示すデータ信号ｎ５を出
力端子１１８に導く。
からの演算結果に所定の係数を掛け目ことにより、Ｓ／
Ｎ値に変換し、このＳ／Ｎ値を示すデータ信号ｎ５を出
力端子１１８に導く。
【００８９】Ｓ／Ｎ算出回路１７２は、このような構成
によりＳ／Ｎ値を把握しており、その出力端子１１８か
らは、図１１のＳ／Ｎ算出回路７２と同様のデータ信号
ｎ５が出力される。これにより、本発明の実施の形態に
おいても、図６乃至図１０に示した発明の実施の形態と
同様の効果が得られるとともに、図１１のＳ／Ｎ算出回
路７２と同様に、ビタビ復号回路と同一の集積回路上に
構成することが容易であり低コストで実現できる。
によりＳ／Ｎ値を把握しており、その出力端子１１８か
らは、図１１のＳ／Ｎ算出回路７２と同様のデータ信号
ｎ５が出力される。これにより、本発明の実施の形態に
おいても、図６乃至図１０に示した発明の実施の形態と
同様の効果が得られるとともに、図１１のＳ／Ｎ算出回
路７２と同様に、ビタビ復号回路と同一の集積回路上に
構成することが容易であり低コストで実現できる。
【００９０】図１３は図１乃至図１２に示した発明の実
施の形態による性能改善効果を様式敵に示すグラフであ
り、縦軸にエラーレートを示し、横軸に再生信号ｂ１の
Ｓ／Ｎを示している。
施の形態による性能改善効果を様式敵に示すグラフであ
り、縦軸にエラーレートを示し、横軸に再生信号ｂ１の
Ｓ／Ｎを示している。
【００９１】図１３において、実線に図１乃至図１２に
示した発明の実施の形態の場合を示し、破線は、第１の
固定ＰＬＬを示しており、直流利得を大きくかつＶＣＯ
の発信周波数の純度Ｑを高く設定し固定したものであ
る。二点鎖線は、第２の固定ＰＬＬを示しており、直流
利得を小さくかつＶＣＯの発信周波数の純度Ｑを低く設
定し固定したものである。一点鎖線は、第３の固定ＰＬ
Ｌを示しており、高Ｓ／Ｎ時と低Ｓ／Ｎ時とのバランス
を考え直流利得とＶＣＯの発信周波数の純度Ｑとを中程
度に設定し固定したものである。
示した発明の実施の形態の場合を示し、破線は、第１の
固定ＰＬＬを示しており、直流利得を大きくかつＶＣＯ
の発信周波数の純度Ｑを高く設定し固定したものであ
る。二点鎖線は、第２の固定ＰＬＬを示しており、直流
利得を小さくかつＶＣＯの発信周波数の純度Ｑを低く設
定し固定したものである。一点鎖線は、第３の固定ＰＬ
Ｌを示しており、高Ｓ／Ｎ時と低Ｓ／Ｎ時とのバランス
を考え直流利得とＶＣＯの発信周波数の純度Ｑとを中程
度に設定し固定したものである。
【００９２】この図に示すように、発明の実施の形態の
場合のエラーレートは、再生信号ｂ１のＳ／Ｎがすべて
の領域において、第１乃至第３の固定ＰＬＬと同等か上
回っており、エラーレートの改善が行われている事が分
かる。
場合のエラーレートは、再生信号ｂ１のＳ／Ｎがすべて
の領域において、第１乃至第３の固定ＰＬＬと同等か上
回っており、エラーレートの改善が行われている事が分
かる。
【００９３】尚、図１乃至図１２に示した発明の実施の
形態では、記録媒体として磁気テープを用いたが、磁気
ディスク等各種適用できる。図１乃至図１２に示した発
明の実施の形態のデジタル信号再生装置は、デジタルビ
デオテープレコーダ、パーソナルコンピュータのハード
ディスク装置等、各種適用できる。図４乃至図１２に示
した発明の実施の形態では、記録媒体に磁気テープ５１
に記録するデジタル符号としてインターリーブドＮＲＺ
Ｉを用いたが、他のビタビ復号を行うデジタル符号、例
えば通常のＮＲＺＩに適用してもよい。また、図４乃至
図１２に示した発明の実施の形態では、Ｓ／Ｎ算出回路
の算出結果に対応してＰＬＬの直流利得のみ切り替える
ようにしたが、Ｓ／Ｎ算出回路の算出結果に対応してＰ
ＬＬのＶＣＯの発信周波数の純度のみ切り替えるように
構成してもよく、直流利得と純度の両方を切り替えるよ
うに構成してもよい。
形態では、記録媒体として磁気テープを用いたが、磁気
ディスク等各種適用できる。図１乃至図１２に示した発
明の実施の形態のデジタル信号再生装置は、デジタルビ
デオテープレコーダ、パーソナルコンピュータのハード
ディスク装置等、各種適用できる。図４乃至図１２に示
した発明の実施の形態では、記録媒体に磁気テープ５１
に記録するデジタル符号としてインターリーブドＮＲＺ
Ｉを用いたが、他のビタビ復号を行うデジタル符号、例
えば通常のＮＲＺＩに適用してもよい。また、図４乃至
図１２に示した発明の実施の形態では、Ｓ／Ｎ算出回路
の算出結果に対応してＰＬＬの直流利得のみ切り替える
ようにしたが、Ｓ／Ｎ算出回路の算出結果に対応してＰ
ＬＬのＶＣＯの発信周波数の純度のみ切り替えるように
構成してもよく、直流利得と純度の両方を切り替えるよ
うに構成してもよい。
【００９４】
【発明の効果】以上説明したように本発明によれば、位
相ロックドループが原因で発生するエラーレート悪化を
低減できるので、装置の高性能化したり、記録媒体の記
録密度を高くすることができる。
相ロックドループが原因で発生するエラーレート悪化を
低減できるので、装置の高性能化したり、記録媒体の記
録密度を高くすることができる。
【図１】本発明に係るデジタル信号再生装置の第１の発
明の実施の形態を示すブロック図。
明の実施の形態を示すブロック図。
【図２】本発明に係るデジタル信号再生装置の第２の発
明の実施の形態を示すブロック図。
明の実施の形態を示すブロック図。
【図３】本発明に係るデジタル信号再生装置の第３の発
明の実施の形態を示すブロック図。
明の実施の形態を示すブロック図。
【図４】本発明に係るデジタル信号再生装置の第４の発
明の実施の形態を示すブロック図。
明の実施の形態を示すブロック図。
【図５】図１のデジタル信号再生装置のＳ／Ｎ算出回路
の構成例を示すブロック図。
の構成例を示すブロック図。
【図６】本発明に係るデジタル信号再生装置の第５の発
明の実施の形態を示すブロック図。
明の実施の形態を示すブロック図。
【図７】図６のビタビ復号回路を更に詳細に示すブロッ
ク図。
ク図。
【図８】図７の第１のサブビタビ復号回路を更に詳細に
示すブロック図。
示すブロック図。
【図９】図７のビタビ復号回路に入力されるデジタル信
号のＳ／Ｎが高い場合の入力データ値の分布を示すグラ
フ。
号のＳ／Ｎが高い場合の入力データ値の分布を示すグラ
フ。
【図１０】図７のビタビ復号回路に入力されるデジタル
信号のＳ／Ｎが低い場合の入力データ値の分布を示すグ
ラフ。
信号のＳ／Ｎが低い場合の入力データ値の分布を示すグ
ラフ。
【図１１】図６のＳ／Ｎ算出回路を詳細に示すブロック
図。
図。
【図１２】本発明に係るデジタル信号再生装置の第６の
発明の実施の形態を示すＳ／Ｎ算出回路のブロック図。
発明の実施の形態を示すＳ／Ｎ算出回路のブロック図。
【図１３】図１乃至図１２に示した発明の実施の形態に
よる性能改善効果を様式的に示すグラフ。
よる性能改善効果を様式的に示すグラフ。
【図１４】従来のデジタル信号再生装置を示すブロック
図である。
図である。
【図１５】従来のビタビ復号を用いたデジタル信号再生
装置を示すブロック図。
装置を示すブロック図。
【図１６】図１５のデジタル信号再生装置のＡ／Ｄ変換
直前の再生信号のアイパターンを示す説明図。
直前の再生信号のアイパターンを示す説明図。
【図１７】図１５のデジタル信号再生装置のＡ／Ｄ変換
のタイミングずれが無い場合のデータのばらつきを示す
説明図。
のタイミングずれが無い場合のデータのばらつきを示す
説明図。
【図１８】図１５のデジタル信号再生装置のＡ／Ｄ変換
のタイミングずれが無い場合のデータのばらつきを示す
説明図。
のタイミングずれが無い場合のデータのばらつきを示す
説明図。
１１ 磁気テープ １２ ヘッド １３ プリアンプ １４ ＡＧＣ １５ 波形等化回路 １６ 識別回路 １７ ＰＬＬ ２１ Ｓ／Ｎ算出回路 ２２ 制御回路 ２３ 直流利得切替回路
Claims (7)
- 【請求項１】 デジタル符号を記録した記録媒体の再生
を行い再生信号を得る再生手段と、 この再生手段からの再生信号の信号雑音比を算出する信
号雑音比算出手段と、 前記再生手段からの再生信号から信号処理の基準となる
クロック信号を抽出する位相ロックドループと、 前記再生手段からの再生信号を前記位相ロックドループ
からのクロック信号を用いて識別することで再生デジタ
ル信号を得る識別回路と、 前記信号雑音比算出手段の信号雑音比の算出結果が高く
なれば、これに従い前記位相ロックドループの直流利得
を高い方に切替え、該信号雑音比の算出結果が低くなれ
ば、これに従い前記位相ロックドループの直流利得を低
い方に切替える制御回路と、 を具備したことを特徴とするデジタル信号再生装置。 - 【請求項２】 デジタル符号を記録した記録媒体の再生
を行い再生信号を得る再生手段と、 この再生手段からの再生信号の信号雑音比を算出する信
号雑音比算出手段と、 前記再生手段からの再生信号から信号処理の基準となる
クロック信号を抽出する位相ロックドループと、 前記再生手段からの再生信号を前記位相ロックドループ
からのクロック信号を用いて識別することで再生デジタ
ル信号を得る識別回路と、 前記信号雑音比算出手段の信号雑音比の算出結果が高く
なれば、これに従い前記位相ロックドループの電圧制御
発信器の発信周波数の純度を高い方に切替え、該信号雑
音比の算出結果が低くなれば、これに従い前記位相ロッ
クドループの電圧制御発信器の発信周波数の純度を低い
方に切替える制御回路と、 を具備したことを特徴とするデジタル信号再生装置。 - 【請求項３】 デジタル符号を記録した記録媒体の再生
を行い再生信号を得る再生手段と、 この再生手段からの再生信号の信号雑音比を算出する信
号雑音比算出手段と、 前記再生手段からの再生信号から信号処理の基準となる
クロック信号を抽出する位相ロックドループと、 前記再生手段からの再生信号を前記位相ロックドループ
からのクロック信号を用いて識別することで再生デジタ
ル信号を得る識別回路と、 前記信号雑音比算出手段の信号雑音比の算出結果が高く
なれば、これに従い前記位相ロックドループの直流利得
と前記位相ロックドループの電圧制御発信器の発信周波
数の純度とを高い方に切替え、該信号雑音比の算出結果
が低くなれば、これに従い前記位相ロックドループの直
流利得と前記位相ロックドループの電圧制御発信器の発
信周波数の純度を低い方に切替える制御回路と、 を具備したことを特徴とするデジタル信号再生装置。 - 【請求項４】 前記識別回路を、前記再生信号をアナロ
グ／デジタル変換するアナログ／デジタル変換回路と、
このアナログ／デジタル変換回路からのデジタル信号を
用いてビタビ復号を行うビタビ復号回路とで構成したこ
とを特徴とする請求項１乃至３のいずれか一記載のデジ
タル信号再生装置。 - 【請求項５】 前記信号雑音比算出手段を、前記記録媒
体から再生され自動利得制御を行う前の再生信号のエン
ベロープ検波を行う再生エンベロープの振幅情報を出力
するエンベロープ検波回路と、このエンベロープ検波回
路からの振幅情報に所定の定数を掛けることで信号雑音
比を換算する信号雑音比換算回路とから構成したことを
特徴とする請求項１乃至４のいずれか一記載のデジタル
信号再生装置。 - 【請求項６】 前記信号雑音比算出手段の構成要素であ
り、前記アナログ／デジタル変換回路からのデジタル信
号が示す再生信号振幅値と標準値との誤差を所定の値と
比較する条件判定回路と、 前記信号雑音比算出手段の構成要素であり、前記条件判
定回路の比較結果が所定の条件を満たした場合のみ前記
誤差を積算する積算回路と、 前記信号雑音比算出手段の構成要素であり、前記積算回
路の積算結果に所定の定数を掛けることで信号雑音比を
換算する信号雑音比換算回路と、 を具備したことを特徴とする請求項４記載のデジタル信
号再生装置。 - 【請求項７】 前記信号雑音比算出手段の構成要素であ
り、前記アナログ／デジタル変換回路からのデジタル信
号が示す再生信号振幅値と標準値との誤差を所定の値と
比較する条件判定回路と、 前記信号雑音比算出手段の構成要素であり、前記条件判
定回路の比較結果が所定の条件を満たした場合のみ前記
再生信号振幅値を積算する積算回路と、 前記信号雑音比算出手段の構成要素であり、前記積算回
路の積算結果に所定の定数を掛けることで信号雑音比を
換算する信号雑音比換算回路と、 を具備したことを特徴とする請求項４記載のデジタル信
号再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11379296A JPH09297966A (ja) | 1996-05-08 | 1996-05-08 | デジタル信号再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11379296A JPH09297966A (ja) | 1996-05-08 | 1996-05-08 | デジタル信号再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297966A true JPH09297966A (ja) | 1997-11-18 |
Family
ID=14621211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11379296A Pending JPH09297966A (ja) | 1996-05-08 | 1996-05-08 | デジタル信号再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09297966A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002027721A1 (en) * | 2000-09-27 | 2002-04-04 | Seagate Technology Llc | Method and apparatus for determining equalized signal-to-noise ratio in a storage device |
-
1996
- 1996-05-08 JP JP11379296A patent/JPH09297966A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002027721A1 (en) * | 2000-09-27 | 2002-04-04 | Seagate Technology Llc | Method and apparatus for determining equalized signal-to-noise ratio in a storage device |
| GB2382214A (en) * | 2000-09-27 | 2003-05-21 | Seagate Technology Llc | Method and apparatus for determining equalized signal-to-noise ratio in a storage device |
| GB2382214B (en) * | 2000-09-27 | 2004-11-17 | Seagate Technology Llc | Method and apparatus for determining equalized signal-to-noise ratio in a storage device |
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