JPH09214893A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH09214893A JPH09214893A JP8014467A JP1446796A JPH09214893A JP H09214893 A JPH09214893 A JP H09214893A JP 8014467 A JP8014467 A JP 8014467A JP 1446796 A JP1446796 A JP 1446796A JP H09214893 A JPH09214893 A JP H09214893A
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- 238000001514 detection method Methods 0.000 claims abstract description 23
- 230000010355 oscillation Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【構成】 ディジタル等化された信号（Ａ）は、遅延加
算手段２０において１ビット遅延および加算処理され
る。よって遅延加算手段２０からは信号（Ｂ）が出力さ
れる。さらに、信号（Ｂ）は、１ビット遅延および減算
処理され、それにより信号（Ｃ）が得られる。これらの
信号からは、データ検出回路１８ａ，１８ｂおよび１８
ｃにおいてデータ列が抽出されるとともに、クロックの
位相差情報が検出される。そして、抽出したデータ列
が、たとえばデータパターン（１，０，−１）であると
き、スイッチ２８は、そのデータ列を含む信号のクロッ
ク位相差情報を選択する。この選択された位相差情報に
基づいて、制御電圧設定回路３２は、電圧制御発振器
（ＶＣＯ）３０の発振周波数の位相を変更する信号を出
力する。 【効果】 クロック周波数を低くできるため、回路設計
の自由度が増すとともに、消費電力を小さくできる。
算手段２０において１ビット遅延および加算処理され
る。よって遅延加算手段２０からは信号（Ｂ）が出力さ
れる。さらに、信号（Ｂ）は、１ビット遅延および減算
処理され、それにより信号（Ｃ）が得られる。これらの
信号からは、データ検出回路１８ａ，１８ｂおよび１８
ｃにおいてデータ列が抽出されるとともに、クロックの
位相差情報が検出される。そして、抽出したデータ列
が、たとえばデータパターン（１，０，−１）であると
き、スイッチ２８は、そのデータ列を含む信号のクロッ
ク位相差情報を選択する。この選択された位相差情報に
基づいて、制御電圧設定回路３２は、電圧制御発振器
（ＶＣＯ）３０の発振周波数の位相を変更する信号を出
力する。 【効果】 クロック周波数を低くできるため、回路設計
の自由度が増すとともに、消費電力を小さくできる。
Description
【０００１】
【産業上の利用分野】この発明はディジタルＰＬＬ回路
に関し、特にたとえば、ディジタル記録を行うＶＴＲに
おいて、記録再生された信号（チャネル・ビット）を復
号化するための、再生信号の識別点を正確にサンプリン
グする再生クロック信号を発生する、ディジタルＰＬＬ
回路に関する。
に関し、特にたとえば、ディジタル記録を行うＶＴＲに
おいて、記録再生された信号（チャネル・ビット）を復
号化するための、再生信号の識別点を正確にサンプリン
グする再生クロック信号を発生する、ディジタルＰＬＬ
回路に関する。
【０００２】
【従来の技術】従来のこの種のディジタルＰＬＬ回路の
一例が平成７年５月１２日に出願公開された特開平７−
１２３３５８号公報（Ｈ０４Ｎ ５／９２，Ｇ１１Ｂ
２０／１４，Ｈ０３Ｌ ７／０６）に開示されている。
つまり、再生ヘッドによって再生された映像信号は、ロ
ータリトランスを介してＡ／Ｄ変換器に与えられ、そこ
において高域成分の歪特性をよくするために、データ伝
送レートの２倍の周波数でディジタル化される。再生デ
ータは、ディジタル等化器において等化された後、ディ
ジタル復号器で復号化される。ディジタル復号器から
は、位相差演算器に対して状態信号が出力され、それに
より位相差演算器は、データ伝送レートに応じた複数の
位相差信号の中から最適な位相差信号を選択する。そし
て、この選択された位相差信号を用いて電圧制御発振器
（ＶＣＯ）を駆動させることにより、正確な再生クロッ
クを発生させていた。
一例が平成７年５月１２日に出願公開された特開平７−
１２３３５８号公報（Ｈ０４Ｎ ５／９２，Ｇ１１Ｂ
２０／１４，Ｈ０３Ｌ ７／０６）に開示されている。
つまり、再生ヘッドによって再生された映像信号は、ロ
ータリトランスを介してＡ／Ｄ変換器に与えられ、そこ
において高域成分の歪特性をよくするために、データ伝
送レートの２倍の周波数でディジタル化される。再生デ
ータは、ディジタル等化器において等化された後、ディ
ジタル復号器で復号化される。ディジタル復号器から
は、位相差演算器に対して状態信号が出力され、それに
より位相差演算器は、データ伝送レートに応じた複数の
位相差信号の中から最適な位相差信号を選択する。そし
て、この選択された位相差信号を用いて電圧制御発振器
（ＶＣＯ）を駆動させることにより、正確な再生クロッ
クを発生させていた。
【０００３】
【発明が解決しようとする課題】しかし、上述のよう
に、再生信号をビットレートの２倍の周波数でＡ／Ｄ変
換するため、電圧制御発振器（ＶＣＯ）からの発振クロ
ックの周波数が高くなり、回路設計での制約が厳しくな
ったり、回路の消費電力が増大するといった欠点があっ
た。
に、再生信号をビットレートの２倍の周波数でＡ／Ｄ変
換するため、電圧制御発振器（ＶＣＯ）からの発振クロ
ックの周波数が高くなり、回路設計での制約が厳しくな
ったり、回路の消費電力が増大するといった欠点があっ
た。
【０００４】それゆえに、この発明の主たる目的は、設
計自由度が高く、かつ、消費電力が少なくて済む、ディ
ジタルＰＬＬ回路を提供することである。
計自由度が高く、かつ、消費電力が少なくて済む、ディ
ジタルＰＬＬ回路を提供することである。
【０００５】
【課題を解決するための手段】この発明は、記録再生さ
れた信号の波形歪みを補正する等化手段、等化された信
号のクロック位相差情報を検出する位相差検出手段、等
化された信号のデータ列を抽出するデータ列検出手段、
データ列から所定のデータパターンを抽出する手段、所
定のデータパターンに基づいてそのデータパターンに対
応するクロック位相差情報を選択する切換手段、および
切換手段で選択されたクロック位相差情報に基づいてク
ロック信号を発生するクロック再生手段を備える、ディ
ジタルＰＬＬ回路である。
れた信号の波形歪みを補正する等化手段、等化された信
号のクロック位相差情報を検出する位相差検出手段、等
化された信号のデータ列を抽出するデータ列検出手段、
データ列から所定のデータパターンを抽出する手段、所
定のデータパターンに基づいてそのデータパターンに対
応するクロック位相差情報を選択する切換手段、および
切換手段で選択されたクロック位相差情報に基づいてク
ロック信号を発生するクロック再生手段を備える、ディ
ジタルＰＬＬ回路である。
【０００６】
【作用】増幅された再生信号は、ビットレートと同じ周
波数でＡ／Ｄ変換された後、波形等化される。等化され
た信号（Ａ）は、１ビット遅延および加算処理される。
それにより、信号（Ｂ）つまりパーシャルレスポンス
（１，０，−１）の信号が得られる。さらに、この信号
（Ｂ）を１ビット遅延および減算処理し、信号（Ｃ）を
得る。これら信号（Ａ），（Ｂ）および（Ｃ）は、デー
タ列検出手段に与えられるとともに、位相差検出手段に
おいてクロック位相差情報が検出される。データ列検出
手段は、信号（Ａ），（Ｂ）および（Ｃ）からデータ列
を検出し、さらにこのデータ列からデータパターン
（１，０，−１）または（−１，０，１）を抽出する。
そして抽出されたデータパターンに対応する位相差情報
が切換手段によって選択される。この位相差情報によっ
て電圧制御発振器（ＶＣＯ）の制御電圧を変更し、発振
周波数の位相を変化させる。
波数でＡ／Ｄ変換された後、波形等化される。等化され
た信号（Ａ）は、１ビット遅延および加算処理される。
それにより、信号（Ｂ）つまりパーシャルレスポンス
（１，０，−１）の信号が得られる。さらに、この信号
（Ｂ）を１ビット遅延および減算処理し、信号（Ｃ）を
得る。これら信号（Ａ），（Ｂ）および（Ｃ）は、デー
タ列検出手段に与えられるとともに、位相差検出手段に
おいてクロック位相差情報が検出される。データ列検出
手段は、信号（Ａ），（Ｂ）および（Ｃ）からデータ列
を検出し、さらにこのデータ列からデータパターン
（１，０，−１）または（−１，０，１）を抽出する。
そして抽出されたデータパターンに対応する位相差情報
が切換手段によって選択される。この位相差情報によっ
て電圧制御発振器（ＶＣＯ）の制御電圧を変更し、発振
周波数の位相を変化させる。
【０００７】さらに、信号（Ｂ）の信号レベルのばらつ
きを検出し、その検出結果に基づいて、ＰＬＬ（位相同
期ループ）がかかっているかどうかが判断される。ＰＬ
Ｌがかかっていない場合には、ＰＬＬを引き込むよう
に、ＶＣＯ制御電圧を変化させる。
きを検出し、その検出結果に基づいて、ＰＬＬ（位相同
期ループ）がかかっているかどうかが判断される。ＰＬ
Ｌがかかっていない場合には、ＰＬＬを引き込むよう
に、ＶＣＯ制御電圧を変化させる。
【０００８】
【発明の効果】この発明によれば、ビットレートと同じ
周波数でＡ／Ｄ変換するようにしたので、クロック周波
数を低く設定でき、ＬＳＩ化における回路設計に自由度
が増すとともに、消費電力を小さくできる。この発明の
上述の目的，その他の目的，特徴および利点は、図面を
参照して行う以下の実施例の詳細な説明から一層明らか
となろう。
周波数でＡ／Ｄ変換するようにしたので、クロック周波
数を低く設定でき、ＬＳＩ化における回路設計に自由度
が増すとともに、消費電力を小さくできる。この発明の
上述の目的，その他の目的，特徴および利点は、図面を
参照して行う以下の実施例の詳細な説明から一層明らか
となろう。
【０００９】
【実施例】図１を参照して、この実施例のディジタルＰ
ＬＬ回路１０は、再生アンプ１２を含み、ここにおいて
図示しない再生ヘッドによって再生された信号は増幅さ
れる。そして、再生信号はＡ／Ｄ変換器１４においてデ
ィジタル変換された後、波形等化器１６においてディジ
タル的に等化される。等化された信号（Ａ）は、データ
検出回路１８ａおよび位相差検出回路２２ａに与えられ
るとともに、遅延加算手段２０において、１ビット遅延
および加算処理される。記録符号としてインタリーブド
ＮＲＺＩを用いた場合には、遅延加算手段２０からは、
（１，０，−１）のデータ識別（３値）波形の信号
（Ｂ）が出力される。つまり、信号（Ｂ）はパーシャル
レスポンス（１，０，−１）の信号である。
ＬＬ回路１０は、再生アンプ１２を含み、ここにおいて
図示しない再生ヘッドによって再生された信号は増幅さ
れる。そして、再生信号はＡ／Ｄ変換器１４においてデ
ィジタル変換された後、波形等化器１６においてディジ
タル的に等化される。等化された信号（Ａ）は、データ
検出回路１８ａおよび位相差検出回路２２ａに与えられ
るとともに、遅延加算手段２０において、１ビット遅延
および加算処理される。記録符号としてインタリーブド
ＮＲＺＩを用いた場合には、遅延加算手段２０からは、
（１，０，−１）のデータ識別（３値）波形の信号
（Ｂ）が出力される。つまり、信号（Ｂ）はパーシャル
レスポンス（１，０，−１）の信号である。
【００１０】データ検出回路１８ａは、信号（Ａ）から
データ列を検出する。また、位相差検出回路２２ａにお
いて、信号（Ａ）のクロックの位相差情報、つまり位相
の時間ゆらぎ（進み遅れ）の状態およびその誤差量が検
出される。同様に、遅延加算手段２０から出力される信
号（Ｂ）は、データ検出回路１８ｂおよび位相差検出回
路２２ｂに与えられ、データ列およびクロックの位相差
情報が検出される。また、信号（Ｂ）は、遅延減算手段
２４に入力され、そこにおいて１ビット遅延および減算
処理が行われる。演算処理された信号（Ｃ）も上述の信
号（Ａ）および（Ｂ）と同様に、データ検出回路１８ｃ
および位相差検出回路２２ｃに入力され、データ列およ
びクロックの位相差情報が検出される。
データ列を検出する。また、位相差検出回路２２ａにお
いて、信号（Ａ）のクロックの位相差情報、つまり位相
の時間ゆらぎ（進み遅れ）の状態およびその誤差量が検
出される。同様に、遅延加算手段２０から出力される信
号（Ｂ）は、データ検出回路１８ｂおよび位相差検出回
路２２ｂに与えられ、データ列およびクロックの位相差
情報が検出される。また、信号（Ｂ）は、遅延減算手段
２４に入力され、そこにおいて１ビット遅延および減算
処理が行われる。演算処理された信号（Ｃ）も上述の信
号（Ａ）および（Ｂ）と同様に、データ検出回路１８ｃ
および位相差検出回路２２ｃに入力され、データ列およ
びクロックの位相差情報が検出される。
【００１１】ここで、位相差検出回路２２ａ，２２ｂお
よび２２ｃにおけるクロック位相差情報の検出方法につ
いて、遅延加算手段２０からの信号（Ｂ）の場合を例に
説明する。先に述べたように、信号（Ｂ）は３値波形で
あり、図２はそのデータパターンが、たとえば（１，
０，−１）である場合を示す。そしてデータ（１，０，
−１）の中からデータ（０）に着目すると、図２からも
わかるように、データ（０）の信号レベルが、たとえば
基準の信号レベル（０）の下（負）側であるときには、
位相差検出回路（２２ｂ）はクロック位相は遅れている
と判断し、その位相遅れ（誤差）量｜Δｘ｜を検出す
る。また、データ（０）の信号レベルが、上（正）側に
ある場合には、位相差検出回路においてクロック位相は
進んでいると判断される。
よび２２ｃにおけるクロック位相差情報の検出方法につ
いて、遅延加算手段２０からの信号（Ｂ）の場合を例に
説明する。先に述べたように、信号（Ｂ）は３値波形で
あり、図２はそのデータパターンが、たとえば（１，
０，−１）である場合を示す。そしてデータ（１，０，
−１）の中からデータ（０）に着目すると、図２からも
わかるように、データ（０）の信号レベルが、たとえば
基準の信号レベル（０）の下（負）側であるときには、
位相差検出回路（２２ｂ）はクロック位相は遅れている
と判断し、その位相遅れ（誤差）量｜Δｘ｜を検出す
る。また、データ（０）の信号レベルが、上（正）側に
ある場合には、位相差検出回路においてクロック位相は
進んでいると判断される。
【００１２】データパターンが（−１，０，１）である
場合も同様にして、データ（０）の信号レベルに基づい
てクロック位相差情報が検出される。すなわち、データ
（０）の信号レベルが、図２に示すように、正側にある
場合には、データ検出回路は、クロック位相は遅れてい
ると判断し、その遅れ（誤差）量｜Δｙ｜を算出する。
このようにデータ（０）における基準の信号レベルとの
差に基づいて、クロック位相の進み遅れの状態およびそ
の進み（遅れ）量が検出される。
場合も同様にして、データ（０）の信号レベルに基づい
てクロック位相差情報が検出される。すなわち、データ
（０）の信号レベルが、図２に示すように、正側にある
場合には、データ検出回路は、クロック位相は遅れてい
ると判断し、その遅れ（誤差）量｜Δｙ｜を算出する。
このようにデータ（０）における基準の信号レベルとの
差に基づいて、クロック位相の進み遅れの状態およびそ
の進み（遅れ）量が検出される。
【００１３】こうして検出されたクロックの位相差情報
は、制御回路２６によって切り換えられるスイッチ２８
によって、いずれかのデータのクロック位相差情報が選
択され、選択されたその位相差情報に基づいて電圧制御
発振器（ＶＣＯ）３０の発振周波数が制御される。すな
わち、データ検出回路１８ａ，１８ｂおよび１８ｃにお
いて抽出されたデータ列は制御回路２６に与えられ、そ
こにおいてデータパターン（１，０，−１）または（−
１，０，１）が抽出される。そして、制御回路２６は、
どちらか一方のデータパターンを抽出した際に、そのデ
ータパターンを含むデータに対応する位相差情報を選択
するようにスイッチ２８を制御する。つまり、たとえば
データ検出回路１８ａにおいて検出されたデータ列が
（１，０，−１）になったとき、同じ信号（Ａ）を入力
とする位相差検出回路２２ａを選択するようにスイッチ
２８を切り換える。スイッチ２８によって選択されたク
ロック位相差情報は、制御電圧設定回路３２に入力さ
れ、その位相差情報に基づいて制御電圧設定回路３２
は、電圧制御発振器（ＶＣＯ）３０の発振周波数の位相
を変化させる制御電圧を出力する。
は、制御回路２６によって切り換えられるスイッチ２８
によって、いずれかのデータのクロック位相差情報が選
択され、選択されたその位相差情報に基づいて電圧制御
発振器（ＶＣＯ）３０の発振周波数が制御される。すな
わち、データ検出回路１８ａ，１８ｂおよび１８ｃにお
いて抽出されたデータ列は制御回路２６に与えられ、そ
こにおいてデータパターン（１，０，−１）または（−
１，０，１）が抽出される。そして、制御回路２６は、
どちらか一方のデータパターンを抽出した際に、そのデ
ータパターンを含むデータに対応する位相差情報を選択
するようにスイッチ２８を制御する。つまり、たとえば
データ検出回路１８ａにおいて検出されたデータ列が
（１，０，−１）になったとき、同じ信号（Ａ）を入力
とする位相差検出回路２２ａを選択するようにスイッチ
２８を切り換える。スイッチ２８によって選択されたク
ロック位相差情報は、制御電圧設定回路３２に入力さ
れ、その位相差情報に基づいて制御電圧設定回路３２
は、電圧制御発振器（ＶＣＯ）３０の発振周波数の位相
を変化させる制御電圧を出力する。
【００１４】また、データ検出回路１８ａ，１８ｂおよ
び１８ｃにおいて抽出したデータ列が、いずれもデータ
パターン（１，０，−１）または（−１，０，１）に該
当しないときには、制御回路２６はスイッチ２８をオー
プン状態とし、それにより電圧制御発振器（ＶＣＯ）３
０の発振周波数が固定化される。図１に戻って、この実
施例のディジタルＰＬＬ回路１０は、さらに、中心周波
数判定回路３４を含む。この中心周波数判定回路３４
は、１ビット遅延および加算処理された信号（Ｂ）およ
びその信号（Ｂ）から抽出されたデータ列を入力とし、
それによりＰＬＬ（位相同期ループ）がかかっているか
どうか判断する。すなわち、図３を参照して、ＰＬＬが
かかっている場合には、図３（Ａ）に示すように、デー
タ検出点におけるデータの信号レベルは、３つのデータ
（１，０，−１）の信号レベルに収束する。一方、ＰＬ
Ｌがかかっていない場合には、図３（Ｂ）に示すよう
に、データ検出位置におけるデータの信号レベルは離散
的に分布し、たとえば、データ（０）と判定される信号
（●）の絶対値または自乗値を累積加算した値は大きく
なる。したがって、この累積加算した値からＰＬＬがか
かっているかどうかが判定できる。
び１８ｃにおいて抽出したデータ列が、いずれもデータ
パターン（１，０，−１）または（−１，０，１）に該
当しないときには、制御回路２６はスイッチ２８をオー
プン状態とし、それにより電圧制御発振器（ＶＣＯ）３
０の発振周波数が固定化される。図１に戻って、この実
施例のディジタルＰＬＬ回路１０は、さらに、中心周波
数判定回路３４を含む。この中心周波数判定回路３４
は、１ビット遅延および加算処理された信号（Ｂ）およ
びその信号（Ｂ）から抽出されたデータ列を入力とし、
それによりＰＬＬ（位相同期ループ）がかかっているか
どうか判断する。すなわち、図３を参照して、ＰＬＬが
かかっている場合には、図３（Ａ）に示すように、デー
タ検出点におけるデータの信号レベルは、３つのデータ
（１，０，−１）の信号レベルに収束する。一方、ＰＬ
Ｌがかかっていない場合には、図３（Ｂ）に示すよう
に、データ検出位置におけるデータの信号レベルは離散
的に分布し、たとえば、データ（０）と判定される信号
（●）の絶対値または自乗値を累積加算した値は大きく
なる。したがって、この累積加算した値からＰＬＬがか
かっているかどうかが判定できる。
【００１５】中心周波数判定回路３４において、ＰＬＬ
がかかっていないと判定されたときには、中心周波数設
定回路３６からはＰＬＬを引き込むための制御電圧が出
力される。すなわち、図４を参照して、電圧制御発振器
（ＶＣＯ）３０に与えるＶＣＯ制御電圧を最小値（また
は最大値）に設定し、徐々にその電圧値を大きく（また
は小さく）していく。そして、図３に示したＰＬＬ判定
方法に従って、中心周波数判定回路３４においてＰＬＬ
がかかっていると判断される範囲Ａ〜Ｂを検出する。次
に、ＶＣＯ制御電圧をＰＬＬがかかる範囲Ａ〜Ｂの平均
値（Ａ＋Ｂ）／２となるように設定する。そして、加算
器３８で制御電圧設定回路３２からの制御電圧にこの平
均電圧を加算し、この電圧を電圧制御発振器（ＶＣＯ）
３０を制御する制御電圧として用いる。したがって、Ｐ
ＬＬのかかる範囲を広くでき、ロックレンジが小さいた
めに、倍速再生時のように周波数が変化した際にＰＬＬ
がかからないといった問題は解消される。
がかかっていないと判定されたときには、中心周波数設
定回路３６からはＰＬＬを引き込むための制御電圧が出
力される。すなわち、図４を参照して、電圧制御発振器
（ＶＣＯ）３０に与えるＶＣＯ制御電圧を最小値（また
は最大値）に設定し、徐々にその電圧値を大きく（また
は小さく）していく。そして、図３に示したＰＬＬ判定
方法に従って、中心周波数判定回路３４においてＰＬＬ
がかかっていると判断される範囲Ａ〜Ｂを検出する。次
に、ＶＣＯ制御電圧をＰＬＬがかかる範囲Ａ〜Ｂの平均
値（Ａ＋Ｂ）／２となるように設定する。そして、加算
器３８で制御電圧設定回路３２からの制御電圧にこの平
均電圧を加算し、この電圧を電圧制御発振器（ＶＣＯ）
３０を制御する制御電圧として用いる。したがって、Ｐ
ＬＬのかかる範囲を広くでき、ロックレンジが小さいた
めに、倍速再生時のように周波数が変化した際にＰＬＬ
がかからないといった問題は解消される。
【００１６】以上のように、クロック成分に相当するデ
ータ（０）の信号レベルから位相差情報を検出し、その
検出結果に基づいて電圧制御発振器（ＶＣＯ）３０の発
振周波数を変更するようにしたので、ビットレートと同
じ周波数で良好な再生クロックが生成できる。なお、上
述の実施例では、位相差を検出するために３つの信号
（Ａ），（Ｂ）および（Ｃ）を用いたが、その信号数は
任意に変更可能である。また、その信号として、たとえ
ば等化された信号（Ａ）を１ビット遅延および減算処理
した信号を用いてもよい。なお、上述の実施例で３種類
の信号を用いるようにしたのは、１種類の信号では全デ
ータに対して約１／１０程度の位相差情報しか検出でき
ず、ジッタを小さくできないといった理由からである。
ータ（０）の信号レベルから位相差情報を検出し、その
検出結果に基づいて電圧制御発振器（ＶＣＯ）３０の発
振周波数を変更するようにしたので、ビットレートと同
じ周波数で良好な再生クロックが生成できる。なお、上
述の実施例では、位相差を検出するために３つの信号
（Ａ），（Ｂ）および（Ｃ）を用いたが、その信号数は
任意に変更可能である。また、その信号として、たとえ
ば等化された信号（Ａ）を１ビット遅延および減算処理
した信号を用いてもよい。なお、上述の実施例で３種類
の信号を用いるようにしたのは、１種類の信号では全デ
ータに対して約１／１０程度の位相差情報しか検出でき
ず、ジッタを小さくできないといった理由からである。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例におけるクロック位相差情報の検出
方法の一例を示す図解図である。
方法の一例を示す図解図である。
【図３】図１実施例におけるＰＬＬ判定方法の一例を示
す図解図である。
す図解図である。
【図４】図１実施例におけるＶＣＯ制御電圧の設定方法
の一例を示す図解図である。
の一例を示す図解図である。
１０ …ディジタルＰＬＬ回路 １４ …Ａ／Ｄ変換器 １６ …波形等化器 １８ａ，１８ｂ，１８ｃ …データ検出回路 ２２ａ，２２ｂ，２２ｃ …位相差検出回路 ２６ …制御回路 ２８ …スイッチ ３０ …電圧制御発振器（ＶＣＯ） ３２ …制御電圧設定回路 ３４ …中心周波数判定回路 ３６ …中心周波数設定回路
Claims (4)
- 【請求項１】記録再生された信号の波形歪みを補正する
等化手段、 等化された前記信号のクロック位相差情報を検出する位
相差検出手段、 等化された前記信号のデータ列を抽出するデータ列検出
手段、 前記データ列から所定のデータパターンを抽出する手
段、 前記所定のデータパターンに基づいてそのデータパター
ンに対応する前記クロック位相差情報を選択する切換手
段、および前記切換手段で選択された前記クロック位相
差情報に基づいてクロック信号を発生するクロック再生
手段を備える、ディジタルＰＬＬ回路。 - 【請求項２】さらに前記等化された信号の信号レベルの
ばらつきを検出する手段と、その検出結果に基づいて前
記クロック再生手段からの前記クロック信号の位相を変
更する手段とを備える、請求項１記載のディジタルＰＬ
Ｌ回路。 - 【請求項３】前記記録符号はＮＲＺＩ符号またはインタ
リーブドＮＲＺＩ符号である、請求項１または２記載の
ディジタルＰＬＬ回路。 - 【請求項４】前記所定のデータパターンは、（１，０，
−１）および（−１，０，１）のいずれかに相当する、
請求項１ないし３のいずれかに記載のディジタルＰＬＬ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014467A JPH09214893A (ja) | 1996-01-30 | 1996-01-30 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8014467A JPH09214893A (ja) | 1996-01-30 | 1996-01-30 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214893A true JPH09214893A (ja) | 1997-08-15 |
Family
ID=11861870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8014467A Pending JPH09214893A (ja) | 1996-01-30 | 1996-01-30 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214893A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122774A (ja) * | 2005-10-25 | 2007-05-17 | Sony Corp | 同期装置、同期方法及び同期プログラム並びにデータ再生装置 |
| CN103677028A (zh) * | 2013-12-19 | 2014-03-26 | 华为技术有限公司 | 数字均流方法和电源模块 |
| US9621146B2 (en) | 2013-12-19 | 2017-04-11 | Huawei Technologies Co., Ltd. | Digital current equalization method and power supply module |
-
1996
- 1996-01-30 JP JP8014467A patent/JPH09214893A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122774A (ja) * | 2005-10-25 | 2007-05-17 | Sony Corp | 同期装置、同期方法及び同期プログラム並びにデータ再生装置 |
| US8027423B2 (en) | 2005-10-25 | 2011-09-27 | Sony Corporation | Synchronizing apparatus, synchronizing method, synchronizing program and data reproduction apparatus |
| CN103677028A (zh) * | 2013-12-19 | 2014-03-26 | 华为技术有限公司 | 数字均流方法和电源模块 |
| US9621146B2 (en) | 2013-12-19 | 2017-04-11 | Huawei Technologies Co., Ltd. | Digital current equalization method and power supply module |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030909 |