JPH09298285A - 受光素子内蔵集積回路装置及びその製造方法 - Google Patents
受光素子内蔵集積回路装置及びその製造方法Info
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- JPH09298285A JPH09298285A JP8109274A JP10927496A JPH09298285A JP H09298285 A JPH09298285 A JP H09298285A JP 8109274 A JP8109274 A JP 8109274A JP 10927496 A JP10927496 A JP 10927496A JP H09298285 A JPH09298285 A JP H09298285A
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Abstract
(57)【要約】
【課題】 半導体基板上に集積回路と複数個の受光素子
とを隣接して形成する受光素子内蔵集積回路装置及びそ
の製造方法において、複数の受光素子間のクロスト−ク
を防ぎ、小型化，低消費電力化，生産性の向上，低価格
化を意図する受光素子内蔵集積回路装置及びその製造方
法を提供すること。 【解決手段】 ３つの受光部(Ｎ-型エピタキシャル層
３)が半導体基板１上にＰ+型素子分離拡散領域２ｂとＰ
+埋込領域２ａとにより囲まれるように分割されてい
る。このように半導体基板１と同一導電型の高濃度領域
をトランジスタ形成時の埋込と拡散を用いて受光領域の
素子分離を行い、受光部を形成する。これにより、受光
領域以外に照射された光で発生した少数キャリアを捕獲
でき、クロスト−クを防ぎ、集積回路と同一プロセス中
に形成するため付加工程がないので生産性が向上し、ま
た、微細加工ができるため小型化が可能であり、集積回
路対応のため低消費電力化が達成できる。
とを隣接して形成する受光素子内蔵集積回路装置及びそ
の製造方法において、複数の受光素子間のクロスト−ク
を防ぎ、小型化，低消費電力化，生産性の向上，低価格
化を意図する受光素子内蔵集積回路装置及びその製造方
法を提供すること。 【解決手段】 ３つの受光部(Ｎ-型エピタキシャル層
３)が半導体基板１上にＰ+型素子分離拡散領域２ｂとＰ
+埋込領域２ａとにより囲まれるように分割されてい
る。このように半導体基板１と同一導電型の高濃度領域
をトランジスタ形成時の埋込と拡散を用いて受光領域の
素子分離を行い、受光部を形成する。これにより、受光
領域以外に照射された光で発生した少数キャリアを捕獲
でき、クロスト−クを防ぎ、集積回路と同一プロセス中
に形成するため付加工程がないので生産性が向上し、ま
た、微細加工ができるため小型化が可能であり、集積回
路対応のため低消費電力化が達成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個の受光素子
を集積回路と同一基板上に形成した受光素子内蔵集積回
路装置及びその製造方法に関し、特に、コンパクトディ
スク(以下“ＣＤ”と略記する)等の光ディスクピックア
ップ装置に係る素子内蔵集積回路装置及びその製造方法
に関する。
を集積回路と同一基板上に形成した受光素子内蔵集積回
路装置及びその製造方法に関し、特に、コンパクトディ
スク(以下“ＣＤ”と略記する)等の光ディスクピックア
ップ装置に係る素子内蔵集積回路装置及びその製造方法
に関する。
【０００２】
【従来の技術】マルチメディア化が進むなか、光半導体
素子と集積回路の融合技術が普及しつつある。特に、受
光部が半導体受光素子を複数個配列してなる受光素子内
蔵集積回路装置，ＣＤ等に用いられるピックアップ信号
読取等各分野で実用化がなされている。
素子と集積回路の融合技術が普及しつつある。特に、受
光部が半導体受光素子を複数個配列してなる受光素子内
蔵集積回路装置，ＣＤ等に用いられるピックアップ信号
読取等各分野で実用化がなされている。
【０００３】このような半導体受光素子として、例えば
特開平3−156980号公報に記載されているような受光素
子、即ち、「半導体結晶の光吸収領域に受光領域が複数
個形成された受光素子において、隣接する前記受光領域
間の光吸収領域の一部が空乏化されている受光素子。」
が知られている。
特開平3−156980号公報に記載されているような受光素
子、即ち、「半導体結晶の光吸収領域に受光領域が複数
個形成された受光素子において、隣接する前記受光領域
間の光吸収領域の一部が空乏化されている受光素子。」
が知られている。
【０００４】上記従来の半導体受光素子について、図５
を参照して具体的に説明する。なお、図５は、従来の半
導体受光素子を説明する図であって、(Ａ)はその平面図
であり、(Ｂ)は(Ａ)のＸ−Ｘ線断面図である。
を参照して具体的に説明する。なお、図５は、従来の半
導体受光素子を説明する図であって、(Ａ)はその平面図
であり、(Ｂ)は(Ａ)のＸ−Ｘ線断面図である。
【０００５】従来の半導体受光素子は、図５(Ａ)に示す
ように、受光素子部12，受光素子のｐ側電極13，ノンド
−プＩｎＧａＡｓ受光層(光吸収領域)18，その周辺部分
を含め空乏化する部分を形成する拡散領域15，電荷を外
部に取り出すための電極13ａより構成されている。そし
て、図５(Ｂ)に示すように、ｎ+型ＩｎＰ基板19上にノ
ンド−プＩｎＧａＡｓ受光層(光吸収領域)18を５μｍ成
長させた後、Ｚｎの選択拡散を行い、受光部を形成する
拡散領域(受光領域)14及びその周辺部分を含め空乏化す
る部分を形成する拡散領域(Ｐ+領域)15が形成されてい
る。また、各受光領域14間は、境界から150μｍ離して
形成されている。なお、図５(Ｂ)において、16は反射防
止膜，17はｎ側電極である。
ように、受光素子部12，受光素子のｐ側電極13，ノンド
−プＩｎＧａＡｓ受光層(光吸収領域)18，その周辺部分
を含め空乏化する部分を形成する拡散領域15，電荷を外
部に取り出すための電極13ａより構成されている。そし
て、図５(Ｂ)に示すように、ｎ+型ＩｎＰ基板19上にノ
ンド−プＩｎＧａＡｓ受光層(光吸収領域)18を５μｍ成
長させた後、Ｚｎの選択拡散を行い、受光部を形成する
拡散領域(受光領域)14及びその周辺部分を含め空乏化す
る部分を形成する拡散領域(Ｐ+領域)15が形成されてい
る。また、各受光領域14間は、境界から150μｍ離して
形成されている。なお、図５(Ｂ)において、16は反射防
止膜，17はｎ側電極である。
【０００６】
【発明が解決しようとする課題】ところで、前記従来の
半導体受光素子においては、次の第１〜第３の問題点を
有している。
半導体受光素子においては、次の第１〜第３の問題点を
有している。
【０００７】（第１の問題点）従来の半導体受光素子で
は、クロスト−ク防止を行うために素子サイズを大きく
する必要があり、素子の小型化が困難となっていた。即
ち、第１の問題点は、従来の技術において、受光部間の
クロスト−クを防止するために数100μｍ離す必要があ
り、このため、素子の小型化ができないことである。そ
の理由は、受光部間に発生した少数キャリアをＰ+領域
下の空乏層領域で捕獲する必要があるからである。
は、クロスト−ク防止を行うために素子サイズを大きく
する必要があり、素子の小型化が困難となっていた。即
ち、第１の問題点は、従来の技術において、受光部間の
クロスト−クを防止するために数100μｍ離す必要があ
り、このため、素子の小型化ができないことである。そ
の理由は、受光部間に発生した少数キャリアをＰ+領域
下の空乏層領域で捕獲する必要があるからである。
【０００８】（第２の問題点）また、集積回路の製造プ
ロセスを用いて半導体受光素子を形成することができな
いため、製造工程数を増加させることになり、生産性及
び低価格化も困難となっていた。即ち、第２の問題点
は、従来の技術において、ＰＩＮ-ＰＤ構造及びＰ+領域
等を形成するためには、集積回路の標準製造プロセスに
よって製造できないことである。その理由は、集積回路
の特性を追求したプロセスのなかに“受光素子を考慮し
たトランジスタ，抵抗等”が存在しないからである。
ロセスを用いて半導体受光素子を形成することができな
いため、製造工程数を増加させることになり、生産性及
び低価格化も困難となっていた。即ち、第２の問題点
は、従来の技術において、ＰＩＮ-ＰＤ構造及びＰ+領域
等を形成するためには、集積回路の標準製造プロセスに
よって製造できないことである。その理由は、集積回路
の特性を追求したプロセスのなかに“受光素子を考慮し
たトランジスタ，抵抗等”が存在しないからである。
【０００９】（第３の問題点）さらに、クロスト−ク効
果を上げるためには、一般的にＰ+領域の空乏層を広げ
なければならないが、このためには、高逆バイアス印加
が必要となり、その結果として、低消費電力化が困難と
なっていた。即ち、第３の問題点は、従来の技術におい
て、クロスト−ク効果を上げるためには、Ｐ+領域の空
乏層を広げなければならない。このため、数10Ｖの逆バ
イアス印加が必要であり、低消費電力化ができないこと
である。その理由は、集積回路の基準電圧５Ｖ程度では
空乏層の広がりが少なく、深く入射した光より発生した
少数キャリアが捕獲できないからである。
果を上げるためには、一般的にＰ+領域の空乏層を広げ
なければならないが、このためには、高逆バイアス印加
が必要となり、その結果として、低消費電力化が困難と
なっていた。即ち、第３の問題点は、従来の技術におい
て、クロスト−ク効果を上げるためには、Ｐ+領域の空
乏層を広げなければならない。このため、数10Ｖの逆バ
イアス印加が必要であり、低消費電力化ができないこと
である。その理由は、集積回路の基準電圧５Ｖ程度では
空乏層の広がりが少なく、深く入射した光より発生した
少数キャリアが捕獲できないからである。
【００１０】（本発明の目的）本発明は、従来技術にお
ける上記第１〜３の問題点に鑑み成されたものであっ
て、その目的(技術的課題)とするところは、半導体基板
上に集積回路と複数個の受光素子とを隣接して形成する
受光素子内蔵集積回路装置及びその製造方法において、
複数の受光素子間のクロスト−クを防ぎ、小型化，生産
性の改善化，低価格化，低消費電力化を実現する受光素
子内蔵集積回路装置及びその製造方法を提供することに
ある。
ける上記第１〜３の問題点に鑑み成されたものであっ
て、その目的(技術的課題)とするところは、半導体基板
上に集積回路と複数個の受光素子とを隣接して形成する
受光素子内蔵集積回路装置及びその製造方法において、
複数の受光素子間のクロスト−クを防ぎ、小型化，生産
性の改善化，低価格化，低消費電力化を実現する受光素
子内蔵集積回路装置及びその製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】そして、本発明は、上記
目的を達成する手段として、特に、半導体基板上に集積
回路と複数個の受光素子とを隣接して形成する際に、各
受光部間及び隣接する集積回路と受光部との間を、全方
向に拡散する少数キャリアを集積回路の標準製造プロセ
スを用いて抑制しうるようにしたことを特徴とする。
目的を達成する手段として、特に、半導体基板上に集積
回路と複数個の受光素子とを隣接して形成する際に、各
受光部間及び隣接する集積回路と受光部との間を、全方
向に拡散する少数キャリアを集積回路の標準製造プロセ
スを用いて抑制しうるようにしたことを特徴とする。
【００１２】即ち、本発明に係る受光素子内蔵集積回路
装置は、「集積回路を形成する第１の導電型の半導体基
板に形成された第１の導電型の高濃度領域上に、第２の
導電型の領域を形成し、該第２の導電型の領域を前記第
１の導電型の高濃度領域により複数に分割し、この際、
前記第２の導電型領域を前記第１の導電型の高濃度領域
で囲むように形成してなることを特徴とする受光素子内
蔵集積回路装置。」(請求項１)を要旨とする。
装置は、「集積回路を形成する第１の導電型の半導体基
板に形成された第１の導電型の高濃度領域上に、第２の
導電型の領域を形成し、該第２の導電型の領域を前記第
１の導電型の高濃度領域により複数に分割し、この際、
前記第２の導電型領域を前記第１の導電型の高濃度領域
で囲むように形成してなることを特徴とする受光素子内
蔵集積回路装置。」(請求項１)を要旨とする。
【００１３】また、本発明に係る受光素子内蔵集積回路
装置は、「集積回路を形成する第１の導電型の半導体基
板に形成された第１の導電型の高濃度領域上に、第２の
導電型の領域を形成し、受光領域を前記第２の導電型の
高濃度領域で分割し、前記受光領域を前記第１の導電型
の高濃度領域で形成してなることを特徴とする受光素子
内蔵集積回路装置。」(請求項２)を要旨とする。
装置は、「集積回路を形成する第１の導電型の半導体基
板に形成された第１の導電型の高濃度領域上に、第２の
導電型の領域を形成し、受光領域を前記第２の導電型の
高濃度領域で分割し、前記受光領域を前記第１の導電型
の高濃度領域で形成してなることを特徴とする受光素子
内蔵集積回路装置。」(請求項２)を要旨とする。
【００１４】さらに、本発明に係る受光素子内蔵集積回
路装置の製造方法は、「半導体基板上に集積回路と複数
個の受光素子とを隣接して形成する受光素子内蔵集積回
路装置の製造方法において、各受光部間及び隣接する集
積回路と受光部との間を、全方向に拡散する少数キャリ
アを集積回路の標準製造プロセスを用いて抑制すること
を特徴とする受光素子内蔵集積回路装置の製造方法。」
(請求項３)を要旨とする。
路装置の製造方法は、「半導体基板上に集積回路と複数
個の受光素子とを隣接して形成する受光素子内蔵集積回
路装置の製造方法において、各受光部間及び隣接する集
積回路と受光部との間を、全方向に拡散する少数キャリ
アを集積回路の標準製造プロセスを用いて抑制すること
を特徴とする受光素子内蔵集積回路装置の製造方法。」
(請求項３)を要旨とする。
【００１５】
【発明の実施の形態】以下、本発明について詳細に説明
すると、本発明は、前記したとおり、集積回路の標準製
造プロセスを用いることにより、従来の複数の受光領域
を形成したクロスト−クを容易に解決し、小型化，低消
費電力化，生産性の向上，低価格化を意図するために成
されたものである。
すると、本発明は、前記したとおり、集積回路の標準製
造プロセスを用いることにより、従来の複数の受光領域
を形成したクロスト−クを容易に解決し、小型化，低消
費電力化，生産性の向上，低価格化を意図するために成
されたものである。
【００１６】そして、本発明に係る受光素子内蔵集積回
路装置は、具体的には、後に詳記するが、図１に示すよ
うに、半導体基板１上に、Ｐ+型埋込領域２ａとＮ-型エ
ピタキシャル層３とＰ+型素子分離拡散領域２ｂとを有
するものである。また、同じく図２に示すように、Ｎ-
型エピタキシャル層３を素子分離するＮ+型素子分離拡
散領域７と受光部を形成するＰ+型光吸収拡散領域８と
を有するものである。
路装置は、具体的には、後に詳記するが、図１に示すよ
うに、半導体基板１上に、Ｐ+型埋込領域２ａとＮ-型エ
ピタキシャル層３とＰ+型素子分離拡散領域２ｂとを有
するものである。また、同じく図２に示すように、Ｎ-
型エピタキシャル層３を素子分離するＮ+型素子分離拡
散領域７と受光部を形成するＰ+型光吸収拡散領域８と
を有するものである。
【００１７】
【作用】本発明の生じる作用について、上記した図１に
示す具体例により説明する。図１は、後に詳記するが、
本発明に係る“複数配列された受光部”の断面構造を示
す図であって、Ｎ-型エピタキシャル層３は、半導体基
板１上に形成され、Ｐ+型埋込領域２ａ及びＰ+型素子分
離領域２ｂにより囲まれるように分割して形成されてい
る。
示す具体例により説明する。図１は、後に詳記するが、
本発明に係る“複数配列された受光部”の断面構造を示
す図であって、Ｎ-型エピタキシャル層３は、半導体基
板１上に形成され、Ｐ+型埋込領域２ａ及びＰ+型素子分
離領域２ｂにより囲まれるように分割して形成されてい
る。
【００１８】そして、このＮ-型エピタキシャル層３を
カソ−ド領域とし、一方、Ｐ+埋込領域２ａ及び接地さ
れたＰ+型素子分離拡散領域２ｂをアノ−ド領域とし、
かつＰ+型素子分離拡散領域２ｂの各幅を数μｍと隣接
するように受光領域を形成することで、受光領域以外に
生成した少数キャリアの大半をＰ+型素子分離拡散領域
２ｂでホ−ルと再結合でき、受光部間におけるクロスト
−クを大幅に低減でき、しかも受光領域形成は、集積回
路の標準プロセスを利用するため、付加工程なく、低消
費電圧化ができるという作用が生じる。
カソ−ド領域とし、一方、Ｐ+埋込領域２ａ及び接地さ
れたＰ+型素子分離拡散領域２ｂをアノ−ド領域とし、
かつＰ+型素子分離拡散領域２ｂの各幅を数μｍと隣接
するように受光領域を形成することで、受光領域以外に
生成した少数キャリアの大半をＰ+型素子分離拡散領域
２ｂでホ−ルと再結合でき、受光部間におけるクロスト
−クを大幅に低減でき、しかも受光領域形成は、集積回
路の標準プロセスを利用するため、付加工程なく、低消
費電圧化ができるという作用が生じる。
【００１９】
【実施例】次に、本発明の実施例について図面を参照し
て説明するが、本発明は、以下の実施例によって限定さ
れるものではなく、前記した本発明の要旨を逸脱しない
範囲で変形，変更をすることができるものである。
て説明するが、本発明は、以下の実施例によって限定さ
れるものではなく、前記した本発明の要旨を逸脱しない
範囲で変形，変更をすることができるものである。
【００２０】（実施例１）図１は、本発明に係る受光素
子内蔵集積回路装置の一実施例(実施例１)を示す半導体
受光素子の断面図である。
子内蔵集積回路装置の一実施例(実施例１)を示す半導体
受光素子の断面図である。
【００２１】本実施例１に係る受光素子内蔵集積回路装
置の半導体受光素子は、３つの受光部(Ｎ-型エピタキシ
ャル層３)が半導体基板１上に形成されている。この３
つの受光部(Ｎ-型エピタキシャル層３)は、図１に示す
ように、半導体基板１上にＰ+型素子分離拡散領域２ｂ
とＰ+埋込領域２ａとにより囲まれるように分割されて
いる。そして、正の電圧が印加されたＮ-型エピタキシ
ャル層３をカソ−ド領域とし、一方、Ｐ+埋込領域２ａ
及び接地されたＰ+型素子分離拡散領域２ｂをアノ−ド
領域とし、また、Ｐ+型素子分離拡散領域２ｂの幅を数
μｍと隣接するように形成されている。
置の半導体受光素子は、３つの受光部(Ｎ-型エピタキシ
ャル層３)が半導体基板１上に形成されている。この３
つの受光部(Ｎ-型エピタキシャル層３)は、図１に示す
ように、半導体基板１上にＰ+型素子分離拡散領域２ｂ
とＰ+埋込領域２ａとにより囲まれるように分割されて
いる。そして、正の電圧が印加されたＮ-型エピタキシ
ャル層３をカソ−ド領域とし、一方、Ｐ+埋込領域２ａ
及び接地されたＰ+型素子分離拡散領域２ｂをアノ−ド
領域とし、また、Ｐ+型素子分離拡散領域２ｂの幅を数
μｍと隣接するように形成されている。
【００２２】このように形成された受光部を用い、受光
面に照射された光を光電流として各々のカソ−ド電極５
から取り出し、この半導体受光素子と同一基板上に形成
しているアンプ回路６を通して光強度を検出する。な
お、図１中の４は、Ｎ+型電極引出拡散領域であり、９
は反射防止膜である。
面に照射された光を光電流として各々のカソ−ド電極５
から取り出し、この半導体受光素子と同一基板上に形成
しているアンプ回路６を通して光強度を検出する。な
お、図１中の４は、Ｎ+型電極引出拡散領域であり、９
は反射防止膜である。
【００２３】ＣＤ用ピックアップでは、後段の制御回路
に電圧入力する必要があり、電流−電圧変換アンプ回路
を用いる。
に電圧入力する必要があり、電流−電圧変換アンプ回路
を用いる。
【００２４】この実施例１の受光素子内蔵集積回路装置
の特徴点は、集積回路に用いられているトランジスタ形
成の標準プロセスを利用し、Ｎ-型エピタキシャル層３
を分割すると共に、 各々の受光部のアノ−ド領域とな
る各々のＰ+型素子分離拡散領域２ｂ及び２μｍ程度の
Ｐ+型埋込領域２ａを拡散により、他のトランジスタを
形成した時に同時に形成できる点にある。即ち、集積回
路に用いられている標準プロセスに付加工程を追加する
ことなく、半導体受光素子を同一基板の集積回路内に形
成することができる。
の特徴点は、集積回路に用いられているトランジスタ形
成の標準プロセスを利用し、Ｎ-型エピタキシャル層３
を分割すると共に、 各々の受光部のアノ−ド領域とな
る各々のＰ+型素子分離拡散領域２ｂ及び２μｍ程度の
Ｐ+型埋込領域２ａを拡散により、他のトランジスタを
形成した時に同時に形成できる点にある。即ち、集積回
路に用いられている標準プロセスに付加工程を追加する
ことなく、半導体受光素子を同一基板の集積回路内に形
成することができる。
【００２５】ここで、本実施例１の上記半導体受光素子
の製造方法について説明すると、まず、各々のＰ+型埋
込領域２ａを半導体基板１中に形成した後、Ｎ-型エピ
タキシャル層３を成長させ、次に、Ｐ+型素子分離領域
２ｂを拡散し、これによりＮ-型エピタキシャル層３を
分割する。
の製造方法について説明すると、まず、各々のＰ+型埋
込領域２ａを半導体基板１中に形成した後、Ｎ-型エピ
タキシャル層３を成長させ、次に、Ｐ+型素子分離領域
２ｂを拡散し、これによりＮ-型エピタキシャル層３を
分割する。
【００２６】そして、各々分割されたＮ-型エピタキシ
ャル層３にカソ−ド電極(配線)５を接続するため、Ｎ+
型電極引出拡散領域４を形成した後、反射防止膜９を形
成し、次に、この反射防止膜９にカソ−ド電極５結線用
のコンタクト・ホ−ルを形成し、カソ−ド電極(配線)５
を形成して、図１に示す受光素子内蔵集積回路装置の半
導体受光素子を製造する。
ャル層３にカソ−ド電極(配線)５を接続するため、Ｎ+
型電極引出拡散領域４を形成した後、反射防止膜９を形
成し、次に、この反射防止膜９にカソ−ド電極５結線用
のコンタクト・ホ−ルを形成し、カソ−ド電極(配線)５
を形成して、図１に示す受光素子内蔵集積回路装置の半
導体受光素子を製造する。
【００２７】以上説明した本実施例１の受光素子内蔵集
積回路装置において、受光部に光が照射され、光吸収に
よるキャリアホ−ル対の生成箇所がＰ+埋込領域２ａの
下部でおこる際、少数キャリアは、拡散により全方向へ
移動することになる。この全方向に移動した電子は、Ｐ
+型埋込領域２ａ及びＰ+型素子分離拡散領域２ｂに達
し、その大半のキャリアはホ−ルと再結合することにな
る。
積回路装置において、受光部に光が照射され、光吸収に
よるキャリアホ−ル対の生成箇所がＰ+埋込領域２ａの
下部でおこる際、少数キャリアは、拡散により全方向へ
移動することになる。この全方向に移動した電子は、Ｐ
+型埋込領域２ａ及びＰ+型素子分離拡散領域２ｂに達
し、その大半のキャリアはホ−ルと再結合することにな
る。
【００２８】この光吸収によるキャリアホ−ル対の生成
箇所は、半導体素子の材質及び照射される光の波長によ
っても異なる。このため、半導体受光素子は、Ｐ+埋込
領域２ａの下部で生成されたキャリアによる光電流を発
生することはない。従って、本実施例１の受光素子内蔵
集積回路装置では、受光部間におけるクロスト−クが大
幅に低減できることとなる。
箇所は、半導体素子の材質及び照射される光の波長によ
っても異なる。このため、半導体受光素子は、Ｐ+埋込
領域２ａの下部で生成されたキャリアによる光電流を発
生することはない。従って、本実施例１の受光素子内蔵
集積回路装置では、受光部間におけるクロスト−クが大
幅に低減できることとなる。
【００２９】（実施例２）図２は、本発明に係る受光素
子内蔵集積回路装置の他の実施例(実施例２)を示す半導
体受光素子の断面図である。図２において、７はＮ+型
素子分離拡散領域であり、８はＰ+型光吸収拡散領域で
ある。その他の符号１，３，５，６は、前掲の図１と同
一である。
子内蔵集積回路装置の他の実施例(実施例２)を示す半導
体受光素子の断面図である。図２において、７はＮ+型
素子分離拡散領域であり、８はＰ+型光吸収拡散領域で
ある。その他の符号１，３，５，６は、前掲の図１と同
一である。
【００３０】本実施例２に係る受光素子内蔵集積回路装
置の半導体受光素子では、ＣＤからＤＶＤへの記録密度
増加に伴い、発光源の波長も短波長側に向かっている。
光吸収によるキャリアホ−ルの生成箇所は、照射される
光の波長が短くなると狭くなる。本実施例２は、この作
用を利用した半導体受光素子であり、図２に示す「ＣＤ
等に用いる受光素子内蔵集積回路装置の半導体受光素
子」である。
置の半導体受光素子では、ＣＤからＤＶＤへの記録密度
増加に伴い、発光源の波長も短波長側に向かっている。
光吸収によるキャリアホ−ルの生成箇所は、照射される
光の波長が短くなると狭くなる。本実施例２は、この作
用を利用した半導体受光素子であり、図２に示す「ＣＤ
等に用いる受光素子内蔵集積回路装置の半導体受光素
子」である。
【００３１】この実施例２の特徴点は、前記実施例１と
同様、集積回路に用いられるトランジスタ形成の標準プ
ロセスを利用する点にあり、これにより、集積回路に用
いられている標準プロセスに付加工程を追加することな
く、半導体受光素子を同一基板の集積回路内に形成する
ことができる。
同様、集積回路に用いられるトランジスタ形成の標準プ
ロセスを利用する点にあり、これにより、集積回路に用
いられている標準プロセスに付加工程を追加することな
く、半導体受光素子を同一基板の集積回路内に形成する
ことができる。
【００３２】本実施例２の図２に示す半導体受光素子の
製造方法について説明すると、まず、半導体基板１の上
部にＮ-型エピタキシャル層３を薄く形成し、続いて、
受光領域以外に生成される少数キャリアを捕獲するた
め、かつカソ−ド電極５を接続するため、Ｎ+型素子分
離拡散領域７を形成する。次に、受光領域及びアノ−ド
電極を接続するためのＰ+型光吸収拡散領域８を形成
し、反射防止膜９を形成した後、この反射防止膜９にア
ノ−ド電極用のコンタクトホールを形成し、アノ−ド電
極用の配線５ａを形成して、図２に示す受光素子内蔵集
積回路装置の半導体受光素子を製造する。
製造方法について説明すると、まず、半導体基板１の上
部にＮ-型エピタキシャル層３を薄く形成し、続いて、
受光領域以外に生成される少数キャリアを捕獲するた
め、かつカソ−ド電極５を接続するため、Ｎ+型素子分
離拡散領域７を形成する。次に、受光領域及びアノ−ド
電極を接続するためのＰ+型光吸収拡散領域８を形成
し、反射防止膜９を形成した後、この反射防止膜９にア
ノ−ド電極用のコンタクトホールを形成し、アノ−ド電
極用の配線５ａを形成して、図２に示す受光素子内蔵集
積回路装置の半導体受光素子を製造する。
【００３３】（実施例３）図３は、本発明に係る受光素
子内蔵集積回路装置をＣＤ等に用いた一実施例(実施例
３)を示す平面図である。
子内蔵集積回路装置をＣＤ等に用いた一実施例(実施例
３)を示す平面図である。
【００３４】本実施例３では、図３に示すような構成か
らなり、各受光素子部11と集積回路部６ａは、アルミ配
線等で結線されている。また、集積回路部６ａと受光素
子部11とは、素子分離領域(受光素子部と回路部の分離
拡散領域)10で分離され、また、受光素子部11以外はア
ルミ等により遮光されている。このため、受光素子部11
に照射された光は、集積回路部６ａに影響することはな
い利点を有する。なお、図４は、図３に示す実施例３の
受光素子内蔵集積回路装置において、その図３のＡ−Ａ
間を測定した出力電圧の素子表面内分布図である。
らなり、各受光素子部11と集積回路部６ａは、アルミ配
線等で結線されている。また、集積回路部６ａと受光素
子部11とは、素子分離領域(受光素子部と回路部の分離
拡散領域)10で分離され、また、受光素子部11以外はア
ルミ等により遮光されている。このため、受光素子部11
に照射された光は、集積回路部６ａに影響することはな
い利点を有する。なお、図４は、図３に示す実施例３の
受光素子内蔵集積回路装置において、その図３のＡ−Ａ
間を測定した出力電圧の素子表面内分布図である。
【００３５】
【発明の効果】本発明は、以上詳記したとおり、集積回
路の標準製造プロセスを用いるため、受光素子の素子分
離が容易にでき、素子の小型化ができる効果が生じる。
また、付加工程もなく、生産性の向上を図ることができ
る。その理由は、半導体基板に同一の導電型の高濃度領
域を埋め込み、受光素子の分離を同一導電型の高濃度領
域を拡散することで、トランジスタ形成と同時に形成で
きるからである。
路の標準製造プロセスを用いるため、受光素子の素子分
離が容易にでき、素子の小型化ができる効果が生じる。
また、付加工程もなく、生産性の向上を図ることができ
る。その理由は、半導体基板に同一の導電型の高濃度領
域を埋め込み、受光素子の分離を同一導電型の高濃度領
域を拡散することで、トランジスタ形成と同時に形成で
きるからである。
【００３６】また、本発明は、受光領域での空乏層領域
を広くしなくても感度が取れ、低電圧化(即ち低消費電
圧化)ができる効果が生じる。その理由は、受光領域を
薄いエピタキシャル成長で形成するからである。
を広くしなくても感度が取れ、低電圧化(即ち低消費電
圧化)ができる効果が生じる。その理由は、受光領域を
薄いエピタキシャル成長で形成するからである。
【図１】本発明に係る受光素子内蔵集積回路装置の一実
施例(実施例１)を示す半導体受光素子の断面図。
施例(実施例１)を示す半導体受光素子の断面図。
【図２】本発明に係る受光素子内蔵集積回路装置の他の
実施例(実施例２)を示す半導体受光素子の断面図。
実施例(実施例２)を示す半導体受光素子の断面図。
【図３】本発明に係る受光素子内蔵集積回路装置をＣＤ
等に用いた一実施例(実施例３)を示す平面図。
等に用いた一実施例(実施例３)を示す平面図。
【図４】図３に示す実施例３の受光素子内蔵集積回路装
置において、図３のＡ−Ａ間を測定した出力電圧の素子
表面内分布図。
置において、図３のＡ−Ａ間を測定した出力電圧の素子
表面内分布図。
【図５】従来の半導体受光素子を説明する図であって、
(Ａ)はその平面図であり、(Ｂ)は(Ａ)のＸ−Ｘ線断面
図。
(Ａ)はその平面図であり、(Ｂ)は(Ａ)のＸ−Ｘ線断面
図。
１ 半導体基板 ２ａ Ｐ+型埋込領域 ２ｂ Ｐ+型素子分離拡散領域 ３ Ｎ-型エピタキシャル層 ４ Ｎ+型電極引出拡散領域 ５ カソ−ド電極 ５ａ 配線 ６ アンプ回路 ６ａ 集積回路部 ７ Ｎ+型素子分離拡散領域 ８ Ｐ+型光吸収拡散領域 ９ 反射防止膜 １０ 受光素子部と回路部の分離拡散領域 １１ 受光素子部 １２ 受光素子部 １３ 受光素子のｐ側電極 １３ａ 電極 １４ 受光部を形成する拡散領域 １５ 周辺部分を含め空乏化する部分を形成する拡散領
域 １６ 反射防止膜 １７ ｎ側電極 １８ ノンド−プＩｎＧａＡｓ受光層(光吸収領域) １９ ｎ+型ＩｎＰ基板
域 １６ 反射防止膜 １７ ｎ側電極 １８ ノンド−プＩｎＧａＡｓ受光層(光吸収領域) １９ ｎ+型ＩｎＰ基板
Claims (3)
- 【請求項１】 集積回路を形成する第１の導電型の半導
体基板に形成された第１の導電型の高濃度領域上に、第
２の導電型の領域を形成し、該第２の導電型の領域を前
記第１の導電型の高濃度領域により複数に分割し、この
際、前記第２の導電型領域を前記第１の導電型の高濃度
領域で囲むように形成してなることを特徴とする受光素
子内蔵集積回路装置。 - 【請求項２】 集積回路を形成する第１の導電型の半導
体基板に形成された第１の導電型の高濃度領域上に、第
２の導電型の領域を形成し、受光領域を前記第２の導電
型の高濃度領域で分割し、前記受光領域を前記第１の導
電型の高濃度領域で形成してなることを特徴とする受光
素子内蔵集積回路装置。 - 【請求項３】 半導体基板上に集積回路と複数個の受光
素子とを隣接して形成する受光素子内蔵集積回路装置の
製造方法において、各受光部間及び隣接する集積回路と
受光部との間を、全方向に拡散する少数キャリアを集積
回路の標準製造プロセスを用いて抑制することを特徴と
する受光素子内蔵集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109274A JP2882354B2 (ja) | 1996-04-30 | 1996-04-30 | 受光素子内蔵集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109274A JP2882354B2 (ja) | 1996-04-30 | 1996-04-30 | 受光素子内蔵集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298285A true JPH09298285A (ja) | 1997-11-18 |
| JP2882354B2 JP2882354B2 (ja) | 1999-04-12 |
Family
ID=14506021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8109274A Expired - Fee Related JP2882354B2 (ja) | 1996-04-30 | 1996-04-30 | 受光素子内蔵集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882354B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462328B2 (en) | 2000-08-08 | 2002-10-08 | Denso Corporation | Photo-detection sensor and method of manufacturing the same |
| JP2007521657A (ja) * | 2003-06-25 | 2007-08-02 | セミコア | 超薄型裏面照射フォトダイオード・アレイの構造と製造方法 |
| JPWO2011089949A1 (ja) * | 2010-01-25 | 2013-05-23 | アイアールスペック株式会社 | 化合物半導体受光素子アレイ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160270A (ja) * | 1986-12-23 | 1988-07-04 | Nikon Corp | フオトセンサと信号処理用素子を有する半導体装置 |
| JPS6439658U (ja) * | 1987-09-02 | 1989-03-09 | ||
| JPH07183563A (ja) * | 1993-12-21 | 1995-07-21 | Sony Corp | 半導体装置 |
| JPH0818093A (ja) * | 1994-06-30 | 1996-01-19 | Sony Corp | 半導体受光素子及び半導体装置並びにそれらの作製方法 |
-
1996
- 1996-04-30 JP JP8109274A patent/JP2882354B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160270A (ja) * | 1986-12-23 | 1988-07-04 | Nikon Corp | フオトセンサと信号処理用素子を有する半導体装置 |
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| JPH0818093A (ja) * | 1994-06-30 | 1996-01-19 | Sony Corp | 半導体受光素子及び半導体装置並びにそれらの作製方法 |
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| US6462328B2 (en) | 2000-08-08 | 2002-10-08 | Denso Corporation | Photo-detection sensor and method of manufacturing the same |
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| JPWO2011089949A1 (ja) * | 2010-01-25 | 2013-05-23 | アイアールスペック株式会社 | 化合物半導体受光素子アレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2882354B2 (ja) | 1999-04-12 |
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