JPH09298429A - アンプ - Google Patents
アンプInfo
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- JPH09298429A JPH09298429A JP11163696A JP11163696A JPH09298429A JP H09298429 A JPH09298429 A JP H09298429A JP 11163696 A JP11163696 A JP 11163696A JP 11163696 A JP11163696 A JP 11163696A JP H09298429 A JPH09298429 A JP H09298429A
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Abstract
(57)【要約】
【課題】入力ダイナミックレンジを維持しつつ、電流誤
差を削減でき、出力電流のリニアリティを改善できるア
ンプを実現する。 【解決手段】Ｑ１，Ｑ２のベースが入力端子ＴIN1 ，Ｔ
IN2 に接続され、コレクタがＶCCの供給ラインに接続さ
れ、エミッタがＰ１，Ｐ２のベースおよびＱ３，Ｑ６の
コレクタに接続され、Ｑ３，Ｑ６のエミッタが抵抗素子
Ｒ３，Ｒ５を介して接地ラインＧＮＤに接続され、ベー
スがＱ４，Ｑ５のベースおよびＱ１０，Ｑ１１のエミッ
タに接続され，Ｑ４，Ｑ５のコレクタがＰ１，Ｐ２のコ
レクタおよびＰ１０，Ｐ１１のベースに接続され、Ｑ
４，Ｑ５のエミッタが抵抗素子Ｒ２，Ｒ４を介してＧＮ
Ｄに接続され、Ｑ１０，Ｑ１１のコレクタがＶCCの供給
ラインに接続され、ベースがＰ１０，Ｐ１１のエミッタ
および定電流源Ｉ５，Ｉ６に接続されてなる補償回路Ｃ
Ｐ１０，ＣＰ１１を設ける。
差を削減でき、出力電流のリニアリティを改善できるア
ンプを実現する。 【解決手段】Ｑ１，Ｑ２のベースが入力端子ＴIN1 ，Ｔ
IN2 に接続され、コレクタがＶCCの供給ラインに接続さ
れ、エミッタがＰ１，Ｐ２のベースおよびＱ３，Ｑ６の
コレクタに接続され、Ｑ３，Ｑ６のエミッタが抵抗素子
Ｒ３，Ｒ５を介して接地ラインＧＮＤに接続され、ベー
スがＱ４，Ｑ５のベースおよびＱ１０，Ｑ１１のエミッ
タに接続され，Ｑ４，Ｑ５のコレクタがＰ１，Ｐ２のコ
レクタおよびＰ１０，Ｐ１１のベースに接続され、Ｑ
４，Ｑ５のエミッタが抵抗素子Ｒ２，Ｒ４を介してＧＮ
Ｄに接続され、Ｑ１０，Ｑ１１のコレクタがＶCCの供給
ラインに接続され、ベースがＰ１０，Ｐ１１のエミッタ
および定電流源Ｉ５，Ｉ６に接続されてなる補償回路Ｃ
Ｐ１０，ＣＰ１１を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの入力電圧差
に応じた出力電流を得るアンプ（Ｇｍアンプという）に
関するものである。
に応じた出力電流を得るアンプ（Ｇｍアンプという）に
関するものである。
【０００２】
【従来の技術】図３は、一般的なＧｍアンプの基本構成
を示す回路図である。このＧｍアンプ１は、平衡型のも
ので、ｐｎｐ型トランジスタＰ１，Ｐ２、抵抗素子Ｒ
１、定電流源Ｉ１，Ｉ２により構成されている。トラン
ジスタＰ１およびＰ２のエミッタ間に抵抗素子Ｒ１が接
続され、トランジスタＰ１のベースが入力端子ＴIN1 に
接続され、トランジスタＰ２のベースが入力端子ＴIN2
に接続されている。そして、各トランジスタＰ１，Ｐ２
のエミッタと抵抗素子Ｒ１との接続点が電源電圧ＶCCの
供給ラインに接続された定電流源Ｉ１，Ｉ２にそれぞれ
接続されている。
を示す回路図である。このＧｍアンプ１は、平衡型のも
ので、ｐｎｐ型トランジスタＰ１，Ｐ２、抵抗素子Ｒ
１、定電流源Ｉ１，Ｉ２により構成されている。トラン
ジスタＰ１およびＰ２のエミッタ間に抵抗素子Ｒ１が接
続され、トランジスタＰ１のベースが入力端子ＴIN1 に
接続され、トランジスタＰ２のベースが入力端子ＴIN2
に接続されている。そして、各トランジスタＰ１，Ｐ２
のエミッタと抵抗素子Ｒ１との接続点が電源電圧ＶCCの
供給ラインに接続された定電流源Ｉ１，Ｉ２にそれぞれ
接続されている。
【０００３】このＧｍアンプ１では、入力端子ＴIN1 ，
ＴIN2 に入力される入力電圧ＶIN1、ＶIN2 の電圧差に
応じた電流ＩOUT がトランジスタＰ１，Ｐ２のコレクタ
から出力される。
ＴIN2 に入力される入力電圧ＶIN1、ＶIN2 の電圧差に
応じた電流ＩOUT がトランジスタＰ１，Ｐ２のコレクタ
から出力される。
【０００４】ところで、図３に示すＧｍアンプ１では、
入力電圧によりトランジスタＰ１，Ｐ２のベース・エミ
ッタ間電圧ＶBEが変化するため、エミッタ間抵抗素子Ｒ
１にかかる電圧が入力電圧と異なる。よって、入力電圧
と出力電流の関係がリニアでなく、入力電圧の振幅が大
きくなるにつれて、ひずみが増加するという問題があ
る。
入力電圧によりトランジスタＰ１，Ｐ２のベース・エミ
ッタ間電圧ＶBEが変化するため、エミッタ間抵抗素子Ｒ
１にかかる電圧が入力電圧と異なる。よって、入力電圧
と出力電流の関係がリニアでなく、入力電圧の振幅が大
きくなるにつれて、ひずみが増加するという問題があ
る。
【０００５】そこで、従来、入力電圧と出力電流との関
係を直線的（リニア）にするために、ＶBEの変化を補償
した低ひずみＧｍアンプが提案されている。
係を直線的（リニア）にするために、ＶBEの変化を補償
した低ひずみＧｍアンプが提案されている。
【０００６】図４は、この低ひずみＧｍアンプの構成例
を示す回路図である。このＧｍアンプ１ａでは、入力端
子ＴIN1 とトランジスタＰ１のベースとの間、並びに入
力端子ＴIN2 とトランジスタＰ２のベースとの間にそれ
ぞれ補償回路ＣＰ１，ＣＰ２がそれぞれ設けられてい
る。
を示す回路図である。このＧｍアンプ１ａでは、入力端
子ＴIN1 とトランジスタＰ１のベースとの間、並びに入
力端子ＴIN2 とトランジスタＰ２のベースとの間にそれ
ぞれ補償回路ＣＰ１，ＣＰ２がそれぞれ設けられてい
る。
【０００７】補償回路ＣＰ１は、ｎｐｎ型トランジスタ
Ｑ１，Ｑ３，Ｑ４、定電流源Ｉ３、および抵抗素子Ｒ
２，Ｒ３により構成されている。また、補償回路ＣＰ２
は、ｎｐｎ型トランジスタＱ２，Ｑ５，Ｑ６、定電流源
Ｉ４、および抵抗素子Ｒ４，Ｒ５により構成されてい
る。
Ｑ１，Ｑ３，Ｑ４、定電流源Ｉ３、および抵抗素子Ｒ
２，Ｒ３により構成されている。また、補償回路ＣＰ２
は、ｎｐｎ型トランジスタＱ２，Ｑ５，Ｑ６、定電流源
Ｉ４、および抵抗素子Ｒ４，Ｒ５により構成されてい
る。
【０００８】補償回路ＣＰ１においては、トランジスタ
Ｑ１のベースが入力端子ＴIN1 に接続され、コレクタが
電源電圧ＶCCの供給ラインに接続され、エミッタがトラ
ンジスタＰ１のベース、トランジスタＱ３のコレクタお
よび定電流源Ｉ３に接続されている。トランジスタＱ３
のエミッタは抵抗素子Ｒ３を介して接地ラインＧＮＤに
接続され、ベースはトランジスタＱ４のベースおよびコ
レクタに接続され、トランジスタＱ４のコレクタとベー
スとの接続点がトランジスタＰ１のコレクタに接続さ
れ、トランジスタＱ４のエミッタが抵抗素子Ｒ２を介し
て接地ラインＧＮＤに接続されている。
Ｑ１のベースが入力端子ＴIN1 に接続され、コレクタが
電源電圧ＶCCの供給ラインに接続され、エミッタがトラ
ンジスタＰ１のベース、トランジスタＱ３のコレクタお
よび定電流源Ｉ３に接続されている。トランジスタＱ３
のエミッタは抵抗素子Ｒ３を介して接地ラインＧＮＤに
接続され、ベースはトランジスタＱ４のベースおよびコ
レクタに接続され、トランジスタＱ４のコレクタとベー
スとの接続点がトランジスタＰ１のコレクタに接続さ
れ、トランジスタＱ４のエミッタが抵抗素子Ｒ２を介し
て接地ラインＧＮＤに接続されている。
【０００９】同様に、補償回路ＣＰ２においては、トラ
ンジスタＱ２のベースが入力端子Ｔ IN2 に接続され、コ
レクタが電源電圧ＶCCの供給ラインに接続され、エミッ
タがトランジスタＰ２のベース、トランジスタＱ６のコ
レクタおよび定電流源Ｉ４に接続されている。トランジ
スタＱ６のエミッタは抵抗素子Ｒ５を介して接地ライン
ＧＮＤに接続され、ベースはトランジスタＱ５のベース
およびコレクタに接続され、トランジスタＱ５のコレク
タとベースとの接続点がトランジスタＰ２のコレクタに
接続され、トランジスタＱ５のエミッタが抵抗素子Ｒ４
を介して接地ラインＧＮＤに接続されている。
ンジスタＱ２のベースが入力端子Ｔ IN2 に接続され、コ
レクタが電源電圧ＶCCの供給ラインに接続され、エミッ
タがトランジスタＰ２のベース、トランジスタＱ６のコ
レクタおよび定電流源Ｉ４に接続されている。トランジ
スタＱ６のエミッタは抵抗素子Ｒ５を介して接地ライン
ＧＮＤに接続され、ベースはトランジスタＱ５のベース
およびコレクタに接続され、トランジスタＱ５のコレク
タとベースとの接続点がトランジスタＰ２のコレクタに
接続され、トランジスタＱ５のエミッタが抵抗素子Ｒ４
を介して接地ラインＧＮＤに接続されている。
【００１０】これら補償回路ＣＰ１，ＣＰ２は抵抗素子
Ｒ１を挟んでいわゆる線対称構造をなし、同様の機能を
有している。ここで、エミッタ抵抗素子Ｒ１にかかる電
圧ＶR1について考察する。
Ｒ１を挟んでいわゆる線対称構造をなし、同様の機能を
有している。ここで、エミッタ抵抗素子Ｒ１にかかる電
圧ＶR1について考察する。
【００１１】補償回路ＣＰ１側では、トランジスタＰ１
のコレクタに流れる電流ＩC(P1) はトランジスタＱ４，
Ｑ３からなるカレントミラー回路により折り返されて、
入力段のトランジスタＱ１のエミッタ側に流れることか
ら、トランジスタの電流増幅率ｈfeが十分に大きいとし
てベース電流を無視すると、トランジスタＰ１とＱ１の
コレクタ電流ＩC(P1) ，ＩC(Q1) は等しくなる。コレク
タ電流が等しいということは、すなわちベース・エミッ
タ間電圧ＶBEが等しいので、次の関係が成り立つ。
のコレクタに流れる電流ＩC(P1) はトランジスタＱ４，
Ｑ３からなるカレントミラー回路により折り返されて、
入力段のトランジスタＱ１のエミッタ側に流れることか
ら、トランジスタの電流増幅率ｈfeが十分に大きいとし
てベース電流を無視すると、トランジスタＰ１とＱ１の
コレクタ電流ＩC(P1) ，ＩC(Q1) は等しくなる。コレク
タ電流が等しいということは、すなわちベース・エミッ
タ間電圧ＶBEが等しいので、次の関係が成り立つ。
【００１２】
【数１】 ＶBE(P1)＝ＶBE(Q1) …（１） ここで、ＶBE(P1)はトランジスタＰ１のベース・エミッ
タ間電圧、ＶBE(Q1)はトランジスタＱ１のベース・エミ
ッタ間電圧である。
タ間電圧、ＶBE(Q1)はトランジスタＱ１のベース・エミ
ッタ間電圧である。
【００１３】同様にして、補償回路ＣＰ２におけるトラ
ンジスタＰ２のベース・エミッタ間電圧ＶBE(P2)とトラ
ンジスタＱ２のベース・エミッタ間電圧ＶBE(Q2)との間
にも次の関係が成り立つ。
ンジスタＰ２のベース・エミッタ間電圧ＶBE(P2)とトラ
ンジスタＱ２のベース・エミッタ間電圧ＶBE(Q2)との間
にも次の関係が成り立つ。
【００１４】
【数２】 ＶBE(P2)＝ＶBE(Q2) …（２）
【００１５】ここで、入力端子ＴIN1 への入力電圧をＶ
IN1 、入力端子ＴIN2 への入力電圧をＶIN2 とし、上記
（１），（２）式をふまえてエミッタ抵抗素子Ｒ１にか
かる電圧ＶR1を求めると、次のようになる。
IN1 、入力端子ＴIN2 への入力電圧をＶIN2 とし、上記
（１），（２）式をふまえてエミッタ抵抗素子Ｒ１にか
かる電圧ＶR1を求めると、次のようになる。
【００１６】
【数３】 ＶR1＝（ＶIN1 −ＶBE(Q1)＋ＶBE(P1)）−（ＶIN2 −ＶBE(Q2)＋ＶBE(P2)） ＝ＶIN1 −ＶIN2 ＝ΔＶIN …（３）
【００１７】すなわち、図４の回路では、入力端子Ｔ
IN1 と入力端子ＴIN2 への入力電圧の差ΔＶINがそのま
ま抵抗素子Ｒ１の両端にかかることになる。このため、
入力電圧と出力電流の関係がリニアになる。
IN1 と入力端子ＴIN2 への入力電圧の差ΔＶINがそのま
ま抵抗素子Ｒ１の両端にかかることになる。このため、
入力電圧と出力電流の関係がリニアになる。
【００１８】
【発明が解決しようとする課題】ところで、図４の回路
においては、補償回路ＣＰ１，ＣＰ２の入力段のトラン
ジスタＱ１，Ｑ２のベース電位が電源電圧ＶCCレベルに
固定した場合、いずれのトランジスタもオンにならない
状態で安定してしまうことから、各補償回路ＣＰ１，Ｃ
Ｐ２にはそれぞれ、初期状態時にトランジスタＱ１，Ｑ
２のエミッタ側に電流を流すスタータとしての定電流源
Ｉ３，Ｉ４が設けられている。
においては、補償回路ＣＰ１，ＣＰ２の入力段のトラン
ジスタＱ１，Ｑ２のベース電位が電源電圧ＶCCレベルに
固定した場合、いずれのトランジスタもオンにならない
状態で安定してしまうことから、各補償回路ＣＰ１，Ｃ
Ｐ２にはそれぞれ、初期状態時にトランジスタＱ１，Ｑ
２のエミッタ側に電流を流すスタータとしての定電流源
Ｉ３，Ｉ４が設けられている。
【００１９】ところが、このスタータとしての定電流源
Ｉ３，Ｉ４による電流の影響で、上述したように、等し
くなければならないトランジスタＱ１，Ｐ１のコレクタ
電流ＩC(Q1) ，ＩC(P1) 、並びにトランジスタＱ２，Ｐ
２のコレクタ電流ＩC(Q2) ，ＩC(P2) 間に誤差が生じ、
また、カレントミラー回路を構成するトランジスタＱ
３，Ｑ４のベース電流ＩB(Q3) ，ＩB(Q4) 、およびトラ
ンジスタＱ５，Ｑ６のベース電流ＩB(Q3) ，ＩB(Q4) も
トランジスタＱ１，Ｐ１のコレクタ電流ＩC(Q1)，Ｉ
C(P1) 、並びにトランジスタＱ２，Ｐ２のコレクタ電流
ＩC(Q2) ，ＩC(P2)に誤差を生じさせる。その結果、出
力電流の十分なリニアリティが得られないという問題が
ある。
Ｉ３，Ｉ４による電流の影響で、上述したように、等し
くなければならないトランジスタＱ１，Ｐ１のコレクタ
電流ＩC(Q1) ，ＩC(P1) 、並びにトランジスタＱ２，Ｐ
２のコレクタ電流ＩC(Q2) ，ＩC(P2) 間に誤差が生じ、
また、カレントミラー回路を構成するトランジスタＱ
３，Ｑ４のベース電流ＩB(Q3) ，ＩB(Q4) 、およびトラ
ンジスタＱ５，Ｑ６のベース電流ＩB(Q3) ，ＩB(Q4) も
トランジスタＱ１，Ｐ１のコレクタ電流ＩC(Q1)，Ｉ
C(P1) 、並びにトランジスタＱ２，Ｐ２のコレクタ電流
ＩC(Q2) ，ＩC(P2)に誤差を生じさせる。その結果、出
力電流の十分なリニアリティが得られないという問題が
ある。
【００２０】以下、この電流誤差について、さらに詳細
に考察する。なお、ここでは、補償回路ＣＰ１側を例に
説明する。カレントミラー回路を構成するトランジスタ
Ｑ３，Ｑ４のベース電位は等しいことから、トランジス
タＱ３，Ｑ４のベース電流ＩB(Q3) ，ＩB(Q4) 、並びに
コレクタ電流ＩC(Q3) ，ＩC(Q4) は、次の関係を満足す
る。
に考察する。なお、ここでは、補償回路ＣＰ１側を例に
説明する。カレントミラー回路を構成するトランジスタ
Ｑ３，Ｑ４のベース電位は等しいことから、トランジス
タＱ３，Ｑ４のベース電流ＩB(Q3) ，ＩB(Q4) 、並びに
コレクタ電流ＩC(Q3) ，ＩC(Q4) は、次の関係を満足す
る。
【００２１】
【数４】 ＩB(Q3) ＝ＩB(Q4) ＝ＩB ＩC(Q3) ＝ＩC(Q4) ＝Ｉc …（４）
【００２２】そして、トランジスタＰ１のコレクタ電流
ＩC(P1) は、キルヒホッフの法則により次式で与えられ
る。
ＩC(P1) は、キルヒホッフの法則により次式で与えられ
る。
【００２３】
【数５】 ＩC(P1) ＝ＩC(Q4) ＋ＩB(Q3) ＋ＩB(Q4) …（５） ＝ＩC ＋２ＩB
【００２４】また、トランジスタＱ１のコレクタ電流Ｉ
C(Q1) は、定電流源Ｉ３による電流をＩe3とすると、次
式で与えられる。
C(Q1) は、定電流源Ｉ３による電流をＩe3とすると、次
式で与えられる。
【００２５】
【数６】 ＩC(Q1) ＝ＩE(Q1) −ＩB(Q1) ＝ＩC(Q3) ＋Ｉe3−ＩB(P1) −ＩB(Q1) ＝ＩC ＋Ｉe3−ＩB(P1) −ＩB(Q1) …（６）
【００２６】上記（５）式および（６）式に基づき、ト
ランジスタＰ１とＱ１とのコレクタ電流の差ΔＩC1を求
めると次のようになる。
ランジスタＰ１とＱ１とのコレクタ電流の差ΔＩC1を求
めると次のようになる。
【００２７】
【数７】 ΔＩC1＝ＩC(P1) −ＩC(Q1) ＝（ＩC ＋２ＩB ）−（ＩC ＋Ｉe3−ＩB(P1) −ＩB(Q1) ） ＝２ＩB −Ｉe3＋ＩB(P1) ＋ＩB(Q1) …（７）
【００２８】（７）式に示すように、スタータとしての
定電流源Ｉ３による電流Ｉe3は、トランジスタＱ１，Ｐ
１のコレクタ電流ＩC(Q1) ，ＩC(P1) の電流誤差として
現れる。同様に、補償回路ＣＰ２側においても同じ原理
により、スタータとしての定電流源Ｉ４による電流Ｉe4
は、トランジスタＱ２，Ｐ２のコレクタ電流ＩC(Q2) ，
ＩC(P2) の電流誤差として現れる。
定電流源Ｉ３による電流Ｉe3は、トランジスタＱ１，Ｐ
１のコレクタ電流ＩC(Q1) ，ＩC(P1) の電流誤差として
現れる。同様に、補償回路ＣＰ２側においても同じ原理
により、スタータとしての定電流源Ｉ４による電流Ｉe4
は、トランジスタＱ２，Ｐ２のコレクタ電流ＩC(Q2) ，
ＩC(P2) の電流誤差として現れる。
【００２９】その結果、図４の回路では、図５に示すよ
うに、出力電流のリニアリティの十分な確保が困難であ
る。
うに、出力電流のリニアリティの十分な確保が困難であ
る。
【００３０】なお、ベース電流を補償するためにいわゆ
るウィルソンのカレントミラー回路を適用することも考
えられるが、入力ダイナミックレンジが狭くなるため、
効果的な解決策とはいえない。
るウィルソンのカレントミラー回路を適用することも考
えられるが、入力ダイナミックレンジが狭くなるため、
効果的な解決策とはいえない。
【００３１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、入力ダイナミックレンジを維持
しつつ、電流誤差を削減でき、出力電流のリニアリティ
を改善できるアンプを提供することにある。
のであり、その目的は、入力ダイナミックレンジを維持
しつつ、電流誤差を削減でき、出力電流のリニアリティ
を改善できるアンプを提供することにある。
【００３２】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、エミッタ同士が第１の抵抗素子を介し
て接続され、それらの接続点が第１の電流源に接続され
た第１導電型の第１および第２のトランジスタを有し、
第１および第２のトランジスタのコレクタ側から第１お
よび第２の入力端子への入力電圧差に応じた電流出力を
得るアンプであって、ベースが上記第１の入力端子に接
続され、コレクタが第１の電源に接続され、エミッタが
上記第１のトランジスタのベースに接続された第２導電
型の第３のトランジスタと、コレクタが上記第３のトラ
ンジスタのエミッタに接続され、エミッタが第２の抵抗
素子を介して第２の電源に接続された第２導電型の第４
のトランジスタと、コレクタが上記第１のトランジスタ
のコレクタに接続され、エミッタが第３の抵抗素子を介
して第２の電源に接続された第２導電型の第５のトラン
ジスタと、ベースが第２の電流源に接続され、コレクタ
が第１の電源に接続され、エミッタが上記第４および第
５のトランジスタのベースに共通に接続された第２導電
型の第６のトランジスタと、ベースが上記第１のトラン
ジスタのコレクタと上記第５のトランジスタのコレクタ
との接続点に接続され、エミッタが上記第２の電流源に
接続され、コレクタが第２の電源に接続された第１導電
型の第７のトランジスタとを有する第１の補償回路と、
ベースが上記第２の入力端子に接続され、コレクタが第
１の電源に接続され、エミッタが上記第２のトランジス
タのベースに接続された第２導電型の第８のトランジス
タと、コレクタが上記第８のトランジスタのエミッタに
接続され、エミッタが第４の抵抗素子を介して第２の電
源に接続された第２導電型の第９のトランジスタと、コ
レクタが上記第２のトランジスタのコレクタに接続さ
れ、エミッタが第５の抵抗素子を介して第２の電源に接
続された第２導電型の第１０のトランジスタと、ベース
が第３の電流源に接続され、コレクタが第１の電源に接
続され、エミッタが上記第９および第１０のトランジス
タのベースに共通に接続された第２導電型の第１１のト
ランジスタと、ベースが上記第２のトランジスタのコレ
クタと上記第１０のトランジスタのコレクタとの接続点
に接続され、エミッタが上記第２の電流源に接続され、
コレクタが第２の電源に接続された第１導電型の第１２
のトランジスタとを有する第２の補償回路とを備えた。
め、本発明では、エミッタ同士が第１の抵抗素子を介し
て接続され、それらの接続点が第１の電流源に接続され
た第１導電型の第１および第２のトランジスタを有し、
第１および第２のトランジスタのコレクタ側から第１お
よび第２の入力端子への入力電圧差に応じた電流出力を
得るアンプであって、ベースが上記第１の入力端子に接
続され、コレクタが第１の電源に接続され、エミッタが
上記第１のトランジスタのベースに接続された第２導電
型の第３のトランジスタと、コレクタが上記第３のトラ
ンジスタのエミッタに接続され、エミッタが第２の抵抗
素子を介して第２の電源に接続された第２導電型の第４
のトランジスタと、コレクタが上記第１のトランジスタ
のコレクタに接続され、エミッタが第３の抵抗素子を介
して第２の電源に接続された第２導電型の第５のトラン
ジスタと、ベースが第２の電流源に接続され、コレクタ
が第１の電源に接続され、エミッタが上記第４および第
５のトランジスタのベースに共通に接続された第２導電
型の第６のトランジスタと、ベースが上記第１のトラン
ジスタのコレクタと上記第５のトランジスタのコレクタ
との接続点に接続され、エミッタが上記第２の電流源に
接続され、コレクタが第２の電源に接続された第１導電
型の第７のトランジスタとを有する第１の補償回路と、
ベースが上記第２の入力端子に接続され、コレクタが第
１の電源に接続され、エミッタが上記第２のトランジス
タのベースに接続された第２導電型の第８のトランジス
タと、コレクタが上記第８のトランジスタのエミッタに
接続され、エミッタが第４の抵抗素子を介して第２の電
源に接続された第２導電型の第９のトランジスタと、コ
レクタが上記第２のトランジスタのコレクタに接続さ
れ、エミッタが第５の抵抗素子を介して第２の電源に接
続された第２導電型の第１０のトランジスタと、ベース
が第３の電流源に接続され、コレクタが第１の電源に接
続され、エミッタが上記第９および第１０のトランジス
タのベースに共通に接続された第２導電型の第１１のト
ランジスタと、ベースが上記第２のトランジスタのコレ
クタと上記第１０のトランジスタのコレクタとの接続点
に接続され、エミッタが上記第２の電流源に接続され、
コレクタが第２の電源に接続された第１導電型の第１２
のトランジスタとを有する第２の補償回路とを備えた。
【００３３】また、上記アンプにおいて、上記第３のト
ランジスタのサイズが上記第１のトランジスタのサイズ
より大きく設定され、上記第８のトランジスタのサイズ
が上記第２のトランジスタのサイズより大きく設定され
ている。
ランジスタのサイズが上記第１のトランジスタのサイズ
より大きく設定され、上記第８のトランジスタのサイズ
が上記第２のトランジスタのサイズより大きく設定され
ている。
【００３４】本発明のアンプによれば、第１および第２
の補償回路でカレントミラー回路を構成する第４およ第
５のトランジスタ、並びに第９および第１０のトランジ
スタのベース電流誤差が低減される。また、第６および
第７のトランジスタと第２の電流源、並びに第１１およ
び１２のトランジスタと第３の電流源がスタータの役目
を果たし、ラッチアップを起こすことがない。たとえ
ば、第３および第８のトランジスタのベース電位が第１
の電源電圧（Ｖ CC）に固定した場合でも、第６のトラン
ジスタおよび第１１のトランジスタのエミッタ電流が第
４および第５のトランジスタ、並びに第９および第１０
のトランジスタのベースに流れ、第４および第５のトラ
ンジスタ、並びに第９および第１０のトランジスタがオ
ン状態となる。そして、第４および第５のトランジスタ
が第１および第３のトランジスタから、第９および第１
０のトランジスタが第２および第８のトランジスタから
電流を引っ張り、その結果、第１および第３のトランジ
スタ、並びに第２および第８のトランジスタもオン状態
に遷移する。このように、スタータが要らなくなったた
め、スタータの電流誤差もないことから、入力ダイナミ
ックレンジは従来回路と同じで、出力電流のリニアリテ
ィを十分に確保できる。
の補償回路でカレントミラー回路を構成する第４およ第
５のトランジスタ、並びに第９および第１０のトランジ
スタのベース電流誤差が低減される。また、第６および
第７のトランジスタと第２の電流源、並びに第１１およ
び１２のトランジスタと第３の電流源がスタータの役目
を果たし、ラッチアップを起こすことがない。たとえ
ば、第３および第８のトランジスタのベース電位が第１
の電源電圧（Ｖ CC）に固定した場合でも、第６のトラン
ジスタおよび第１１のトランジスタのエミッタ電流が第
４および第５のトランジスタ、並びに第９および第１０
のトランジスタのベースに流れ、第４および第５のトラ
ンジスタ、並びに第９および第１０のトランジスタがオ
ン状態となる。そして、第４および第５のトランジスタ
が第１および第３のトランジスタから、第９および第１
０のトランジスタが第２および第８のトランジスタから
電流を引っ張り、その結果、第１および第３のトランジ
スタ、並びに第２および第８のトランジスタもオン状態
に遷移する。このように、スタータが要らなくなったた
め、スタータの電流誤差もないことから、入力ダイナミ
ックレンジは従来回路と同じで、出力電流のリニアリテ
ィを十分に確保できる。
【００３５】また、本発明によれば、入力段の第３およ
び第８のトランジスタサイズを、出力段を構成する第１
および第２のトランジスタのトランジスタサイズより小
さく設定することにより、消費電力の低減を図れる。
び第８のトランジスタサイズを、出力段を構成する第１
および第２のトランジスタのトランジスタサイズより小
さく設定することにより、消費電力の低減を図れる。
【００３６】
【発明の実施の形態】図１は、本発明に係るＧｍアンプ
の一実施形態を示す回路図であって、従来例を示す図４
と同一構成部分は同一符号をもって表している。すなわ
ち、本Ｇｍアンプ１０は、入力端子ＴIN1 ，ＴIN2 、出
力段を構成する第１および第２のトランジスタとしての
ｐｎｐ型トランジスタＰ１，Ｐ２、第１の抵抗素子Ｒ
１、定電流源Ｉ１，Ｉ２、および第１および第２の補償
回路ＣＰ１０，ＣＰ１１により構成されている。
の一実施形態を示す回路図であって、従来例を示す図４
と同一構成部分は同一符号をもって表している。すなわ
ち、本Ｇｍアンプ１０は、入力端子ＴIN1 ，ＴIN2 、出
力段を構成する第１および第２のトランジスタとしての
ｐｎｐ型トランジスタＰ１，Ｐ２、第１の抵抗素子Ｒ
１、定電流源Ｉ１，Ｉ２、および第１および第２の補償
回路ＣＰ１０，ＣＰ１１により構成されている。
【００３７】トランジスタＰ１およびＰ２のエミッタ間
に抵抗素子Ｒ１が接続され、トランジスタＰ１のベース
が入力端子ＴIN1 に接続され、トランジスタＰ２のベー
スが入力端子ＴIN2 に接続されている。そして、各トラ
ンジスタＰ１，Ｐ２のエミッタと抵抗素子Ｒ１との接続
点が電源電圧ＶCCの供給ラインに接続された定電流源Ｉ
１，Ｉ２にそれぞれ接続されている。
に抵抗素子Ｒ１が接続され、トランジスタＰ１のベース
が入力端子ＴIN1 に接続され、トランジスタＰ２のベー
スが入力端子ＴIN2 に接続されている。そして、各トラ
ンジスタＰ１，Ｐ２のエミッタと抵抗素子Ｒ１との接続
点が電源電圧ＶCCの供給ラインに接続された定電流源Ｉ
１，Ｉ２にそれぞれ接続されている。
【００３８】補償回路ＣＰ１０は、ｎｐｎ型トランジス
タＱ１（第３のトランジスタ），Ｑ３（第４のトランジ
スタ），Ｑ４（第５のトランジスタ），Ｑ１０（第６の
トランジスタ）、ｐｎｐ型トランジスタＰ１０（第７の
トランジスタ）、定電流源Ｉ５、第２の抵抗素子Ｒ３、
および第３の抵抗素子Ｒ２により構成されている。
タＱ１（第３のトランジスタ），Ｑ３（第４のトランジ
スタ），Ｑ４（第５のトランジスタ），Ｑ１０（第６の
トランジスタ）、ｐｎｐ型トランジスタＰ１０（第７の
トランジスタ）、定電流源Ｉ５、第２の抵抗素子Ｒ３、
および第３の抵抗素子Ｒ２により構成されている。
【００３９】補償回路ＣＰ１０においては、トランジス
タＱ１のベースが入力端子ＴIN1 に接続され、コレクタ
が電源電圧ＶCCの供給ラインに接続され、エミッタがト
ランジスタＰ１のベースおよびトランジスタＱ３のコレ
クタに接続されている。トランジスタＱ３のエミッタは
抵抗素子Ｒ３を介して接地ラインＧＮＤに接続され、ベ
ースはトランジスタＱ４のベースおよびトランジスタＱ
１０のエミッタに接続されている。トランジスタＱ４の
コレクタがトランジスタＰ１のコレクタおよびトランジ
スタＰ１０のベースに接続され、トランジスタＱ４のエ
ミッタが抵抗素子Ｒ２を介して接地ラインＧＮＤに接続
されている。そして、トランジスタＱ１０のコレクタが
電源電圧ＶCCの供給ラインに接続され、ベースがトラン
ジスタＰ１０のエミッタおよび定電流源Ｉ５に接続され
ている。トランジスタＰ１０のコレクタは接地されてい
る。
タＱ１のベースが入力端子ＴIN1 に接続され、コレクタ
が電源電圧ＶCCの供給ラインに接続され、エミッタがト
ランジスタＰ１のベースおよびトランジスタＱ３のコレ
クタに接続されている。トランジスタＱ３のエミッタは
抵抗素子Ｒ３を介して接地ラインＧＮＤに接続され、ベ
ースはトランジスタＱ４のベースおよびトランジスタＱ
１０のエミッタに接続されている。トランジスタＱ４の
コレクタがトランジスタＰ１のコレクタおよびトランジ
スタＰ１０のベースに接続され、トランジスタＱ４のエ
ミッタが抵抗素子Ｒ２を介して接地ラインＧＮＤに接続
されている。そして、トランジスタＱ１０のコレクタが
電源電圧ＶCCの供給ラインに接続され、ベースがトラン
ジスタＰ１０のエミッタおよび定電流源Ｉ５に接続され
ている。トランジスタＰ１０のコレクタは接地されてい
る。
【００４０】補償回路ＣＰ１１は、ｎｐｎ型トランジス
タＱ２（第８のトランジスタ），Ｑ５（第１０のトラン
ジスタ），Ｑ６（第９のトランジスタ），Ｑ１１（第１
１のトランジスタ）、ｐｎｐ型トランジスタＰ１１（第
１２のトランジスタ）、定電流源Ｉ６、第４の抵抗素子
Ｒ４、および第５の抵抗素子Ｒ５により構成されてい
る。
タＱ２（第８のトランジスタ），Ｑ５（第１０のトラン
ジスタ），Ｑ６（第９のトランジスタ），Ｑ１１（第１
１のトランジスタ）、ｐｎｐ型トランジスタＰ１１（第
１２のトランジスタ）、定電流源Ｉ６、第４の抵抗素子
Ｒ４、および第５の抵抗素子Ｒ５により構成されてい
る。
【００４１】補償回路ＣＰ１１においては、トランジス
タＱ２のベースが入力端子ＴIN2 に接続され、コレクタ
が電源電圧ＶCCの供給ラインに接続され、エミッタがト
ランジスタＰ２のベースおよびトランジスタＱ６のコレ
クタに接続されている。トランジスタＱ６のエミッタは
抵抗素子Ｒ５を介して接地ラインＧＮＤに接続され、ベ
ースはトランジスタＱ５のベースおよびトランジスタＱ
１１のエミッタに接続されている。トランジスタＱ５の
コレクタがトランジスタＰ２のコレクタおよびトランジ
スタＰ１１のベースに接続され、トランジスタＱ５のエ
ミッタが抵抗素子Ｒ４を介して接地ラインＧＮＤに接続
されている。そして、トランジスタＱ１１のコレクタが
電源電圧ＶCCの供給ラインに接続され、ベースがトラン
ジスタＰ１１のエミッタおよび定電流源Ｉ６に接続され
ている。トランジスタＰ１１のコレクタは接地されてい
る。
タＱ２のベースが入力端子ＴIN2 に接続され、コレクタ
が電源電圧ＶCCの供給ラインに接続され、エミッタがト
ランジスタＰ２のベースおよびトランジスタＱ６のコレ
クタに接続されている。トランジスタＱ６のエミッタは
抵抗素子Ｒ５を介して接地ラインＧＮＤに接続され、ベ
ースはトランジスタＱ５のベースおよびトランジスタＱ
１１のエミッタに接続されている。トランジスタＱ５の
コレクタがトランジスタＰ２のコレクタおよびトランジ
スタＰ１１のベースに接続され、トランジスタＱ５のエ
ミッタが抵抗素子Ｒ４を介して接地ラインＧＮＤに接続
されている。そして、トランジスタＱ１１のコレクタが
電源電圧ＶCCの供給ラインに接続され、ベースがトラン
ジスタＰ１１のエミッタおよび定電流源Ｉ６に接続され
ている。トランジスタＰ１１のコレクタは接地されてい
る。
【００４２】これら補償回路ＣＰ１０，ＣＰ１１は抵抗
素子Ｒ１を挟んでいわゆる線対称構造をなし、同様の機
能を有している。
素子Ｒ１を挟んでいわゆる線対称構造をなし、同様の機
能を有している。
【００４３】次に、本Ｇｍアンプ１０におけるエミッタ
間抵抗素子Ｒ１にかかる電圧ＶR1およびトランジスタＱ
１とＰ１（Ｑ２とＰ２）のコレクタ電流誤差について考
察する。
間抵抗素子Ｒ１にかかる電圧ＶR1およびトランジスタＱ
１とＰ１（Ｑ２とＰ２）のコレクタ電流誤差について考
察する。
【００４４】まず、エミッタ抵抗素子Ｒ１にかかる電圧
ＶR1について考察する。補償回路ＣＰ１０においては、
トランジスタＰ１のコレクタに流れる電流ＩC( P1) はト
ランジスタＱ４のコレクタ電流ＩC(Q3) として流れると
ともに、トランジスタＱ１のエミッタに接続されたトラ
ンジスタＱ３のコレクタにも同様の電流ＩC(Q4) （＝Ｉ
C(Q3) ）が流れることから、トランジスタの電流増幅率
ｈfeが十分に大きいとしてベース電流を無視すると、ト
ランジスタＰ１とＱ１のコレクタ電流ＩC(P1) ，Ｉ
C(Q1) は等しくなる。コレクタ電流が等しいということ
は、すなわちベースエミッタ間電圧ＶBEが等しいので、
前述した（１）式と同様に次の関係式が成り立つ。
ＶR1について考察する。補償回路ＣＰ１０においては、
トランジスタＰ１のコレクタに流れる電流ＩC( P1) はト
ランジスタＱ４のコレクタ電流ＩC(Q3) として流れると
ともに、トランジスタＱ１のエミッタに接続されたトラ
ンジスタＱ３のコレクタにも同様の電流ＩC(Q4) （＝Ｉ
C(Q3) ）が流れることから、トランジスタの電流増幅率
ｈfeが十分に大きいとしてベース電流を無視すると、ト
ランジスタＰ１とＱ１のコレクタ電流ＩC(P1) ，Ｉ
C(Q1) は等しくなる。コレクタ電流が等しいということ
は、すなわちベースエミッタ間電圧ＶBEが等しいので、
前述した（１）式と同様に次の関係式が成り立つ。
【００４５】
【数８】 ＶBE(P1)＝ＶBE(Q1) …（８） ここで、ＶBE(P1)はトランジスタＰ１のベース・エミッ
タ間電圧、ＶBE(Q1)はトランジスタＱ１のベース・エミ
ッタ間電圧である。
タ間電圧、ＶBE(Q1)はトランジスタＱ１のベース・エミ
ッタ間電圧である。
【００４６】同様にして、補償回路ＣＰ１１におけるト
ランジスタＰ２のベース・エミッタ間電圧ＶBE(P2)とト
ランジスタＱ２のベース・エミッタ間電圧ＶBE(Q2)との
間にも前述した（２）式と同様に次の関係式が成り立
つ。
ランジスタＰ２のベース・エミッタ間電圧ＶBE(P2)とト
ランジスタＱ２のベース・エミッタ間電圧ＶBE(Q2)との
間にも前述した（２）式と同様に次の関係式が成り立
つ。
【００４７】
【数９】 ＶBE(P2)＝ＶBE(Q2) …（９）
【００４８】ここで、入力端子ＴIN1 への入力電圧をＶ
IN1 、入力端子ＴIN2 への入力電圧をＶIN2 とし、上記
（８），（９）式をふまえてエミッタ抵抗素子Ｒ１にか
かる電圧ＶR1を求めると、前述した（３）式と同様に、
次の関係式が成り立つ。
IN1 、入力端子ＴIN2 への入力電圧をＶIN2 とし、上記
（８），（９）式をふまえてエミッタ抵抗素子Ｒ１にか
かる電圧ＶR1を求めると、前述した（３）式と同様に、
次の関係式が成り立つ。
【００４９】
【数１０】 ＶR1＝（ＶIN1 −ＶBE(Q1)＋ＶBE(P1)）−（ＶIN2 −ＶBE(Q2)＋ＶBE(P2)） ＝ＶIN1 −ＶIN2 ＝ΔＶIN …（１０）
【００５０】すなわち、図１の回路では、入力端子Ｔ
IN1 と入力端子ＴIN2 への入力電圧の差ΔＶINがそのま
ま抵抗素子Ｒ１の両端にかかることになる。このため、
入力電圧と出力電流の関係がリニアになる。
IN1 と入力端子ＴIN2 への入力電圧の差ΔＶINがそのま
ま抵抗素子Ｒ１の両端にかかることになる。このため、
入力電圧と出力電流の関係がリニアになる。
【００５１】次に、補償回路ＣＰ１０側を例にトランジ
スタＰ１とトランジスタＱ１のコレクタ電流ＩC(P1) ，
ＩC(Q1) 間の電流誤差について説明する。
スタＰ１とトランジスタＱ１のコレクタ電流ＩC(P1) ，
ＩC(Q1) 間の電流誤差について説明する。
【００５２】ベースがトランジスタＱ１０のエミッタに
共通に接続されたトランジスタＱ３，Ｑ４のベース電位
は等しいことから、トランジスタＱ３，Ｑ４のベース電
流Ｉ B(Q3) ，ＩB(Q4) 、並びにコレクタ電流ＩC(Q3) ，
ＩC(Q4) は、次の関係を満足する。
共通に接続されたトランジスタＱ３，Ｑ４のベース電位
は等しいことから、トランジスタＱ３，Ｑ４のベース電
流Ｉ B(Q3) ，ＩB(Q4) 、並びにコレクタ電流ＩC(Q3) ，
ＩC(Q4) は、次の関係を満足する。
【００５３】
【数１１】 ＩB(Q3) ＝ＩB(Q4) ＝ＩB ＩC(Q3) ＝ＩC(Q4) ＝Ｉc …（１１）
【００５４】そして、トランジスタＰ１のコレクタ電流
ＩC(P1) は、キルヒホッフの法則により次式で与えられ
る。
ＩC(P1) は、キルヒホッフの法則により次式で与えられ
る。
【００５５】
【数１２】 ＩC(P1) ＝ＩC(Q4) −ＩB(P10) ＝ＩC −Ｉe5／ｈfe …（１２） ここで、Ｉe5は定電流源Ｉ５による電流を示す。
【００５６】また、トランジスタＱ１のコレクタ電流Ｉ
C(Q1) は、次式で与えられる。
C(Q1) は、次式で与えられる。
【００５７】
【数１３】 ＩC(Q1) ＝ＩE(Q1) −ＩB(Q1) ＝ＩC(Q3) −ＩB(P1) −ＩB(Q1) ＝ＩC −ＩB(P1) −ＩB(Q1) …（１３）
【００５８】上記（１２）式および（１３）式に基づ
き、トランジスタＰ１とＱ１のコレクタ電流の差ΔＩC2
を求めると次のようになる。
き、トランジスタＰ１とＱ１のコレクタ電流の差ΔＩC2
を求めると次のようになる。
【００５９】
【数１４】 ΔＩC2＝ＩC(P1) −ＩC(Q1) ＝（ＩC −Ｉe5／ｈfe）−（ＩC −ＩB(P1) −ＩB(Q1) ） ＝−Ｉe5／ｈfe＋ＩB(P1) ＋ＩB(Q1) …（１４）
【００６０】（１４）式からわかるように、本Ｇｍアン
プ１０においては、カレントミラー回路を構成するトラ
ンジスタＱ３，Ｑ４のベース電流の誤差がない。その代
わり、トランジスタＰ１０のベース電流が誤差として見
えているが、トランジスタＰ１０のベース電流は電流Ｉ
e5の１／ｈfeである。したがって、Ｇｍアンプ１０にお
けるベース電流誤差は、図４に示す従来回路より（２Ｉ
B −Ｉe5／ｈfe）だけ小さくなっている。また、電流Ｉ
e5はトランジスタＰ１０に電流を流すだけであることか
ら、トランジスタＱ３，Ｑ４に流す電流より、十分少な
く設定できる。
プ１０においては、カレントミラー回路を構成するトラ
ンジスタＱ３，Ｑ４のベース電流の誤差がない。その代
わり、トランジスタＰ１０のベース電流が誤差として見
えているが、トランジスタＰ１０のベース電流は電流Ｉ
e5の１／ｈfeである。したがって、Ｇｍアンプ１０にお
けるベース電流誤差は、図４に示す従来回路より（２Ｉ
B −Ｉe5／ｈfe）だけ小さくなっている。また、電流Ｉ
e5はトランジスタＰ１０に電流を流すだけであることか
ら、トランジスタＱ３，Ｑ４に流す電流より、十分少な
く設定できる。
【００６１】補償回路ＣＰ１１においても、上述したと
同様の理論が成り立ち、補償回路ＣＰ１０と同様の作用
効果を得ることができる。
同様の理論が成り立ち、補償回路ＣＰ１０と同様の作用
効果を得ることができる。
【００６２】また、従来回路の補償回路にはスタータＩ
３，Ｉ４が必要であったが、本回路ではベース電流補償
のために追加した、トランジスタＱ１０，Ｐ１０，Ｑ１
１，Ｐ１１、並びに定電流源Ｉ５，Ｉ６がスタータの役
目を果たす。もし、トランジスタＱ１，Ｑ２のベース電
位がＶCCに固定した場合でも、トランジスタＱ１０，Ｑ
１１のエミッタ電流がトランジスタＱ３，Ｑ４，並びに
Ｑ５，Ｑ６のベースに流れ、トランジスタＱ３，Ｑ４並
びにＱ５，Ｑ６がオン状態となる。そして、トランジス
タＱ３，Ｑ４がトランジスタＰ１、Ｑ１から電流を引っ
張り、その結果トランジスタＰ１，Ｑ１もオン状態に遷
移する。同様に、トランジスタＱ５，Ｑ６がトランジス
タＰ２、Ｑ２から電流を引っ張り、その結果トランジス
タＰ２，Ｑ２もオン状態に遷移する。上記のように、本
Ｇｍアンプ１０にはスタータが要らなくなったため、ス
タータの電流誤差もないことから、入力ダイナミックレ
ンジは従来回路と同じで、出力電流のリニアリティを十
分に確保できる。
３，Ｉ４が必要であったが、本回路ではベース電流補償
のために追加した、トランジスタＱ１０，Ｐ１０，Ｑ１
１，Ｐ１１、並びに定電流源Ｉ５，Ｉ６がスタータの役
目を果たす。もし、トランジスタＱ１，Ｑ２のベース電
位がＶCCに固定した場合でも、トランジスタＱ１０，Ｑ
１１のエミッタ電流がトランジスタＱ３，Ｑ４，並びに
Ｑ５，Ｑ６のベースに流れ、トランジスタＱ３，Ｑ４並
びにＱ５，Ｑ６がオン状態となる。そして、トランジス
タＱ３，Ｑ４がトランジスタＰ１、Ｑ１から電流を引っ
張り、その結果トランジスタＰ１，Ｑ１もオン状態に遷
移する。同様に、トランジスタＱ５，Ｑ６がトランジス
タＰ２、Ｑ２から電流を引っ張り、その結果トランジス
タＰ２，Ｑ２もオン状態に遷移する。上記のように、本
Ｇｍアンプ１０にはスタータが要らなくなったため、ス
タータの電流誤差もないことから、入力ダイナミックレ
ンジは従来回路と同じで、出力電流のリニアリティを十
分に確保できる。
【００６３】図２に、図１の回路の伝達特性についての
シミュレーション結果を示す。図２からわかるように、
本発明に係るＧｍアンプでは、図５に示す従来のＧｍア
ンプの伝達特性に比べて出力電流のリニアリティが改善
されている。
シミュレーション結果を示す。図２からわかるように、
本発明に係るＧｍアンプでは、図５に示す従来のＧｍア
ンプの伝達特性に比べて出力電流のリニアリティが改善
されている。
【００６４】なお、本Ｇｍアンプにおいては、カレント
ミラーの電流比を変える等、種々の態様が可能である。
たとえば、トランジスタＱ１とＰ１、Ｑ２とＰ２のトラ
ンジスタサイズ比を１：ｍにする等の回路構成が可能で
ある。この場合、入力段のトランジスタＱ１，Ｑ２のサ
イズを、出力段を構成するトランジスタＰ１，Ｐ２のト
ランジスタサイズより小さく設定することにより、消費
電力の低減を図れる。
ミラーの電流比を変える等、種々の態様が可能である。
たとえば、トランジスタＱ１とＰ１、Ｑ２とＰ２のトラ
ンジスタサイズ比を１：ｍにする等の回路構成が可能で
ある。この場合、入力段のトランジスタＱ１，Ｑ２のサ
イズを、出力段を構成するトランジスタＰ１，Ｐ２のト
ランジスタサイズより小さく設定することにより、消費
電力の低減を図れる。
【００６５】
【発明の効果】以上説明したように、本発明のアンプに
よれば、入力ダイナミックレンジは従来回路と同じで、
出力電流のリニアリティーを改善できる利点がある。ま
た、入力段のトランジスタサイズを出力段のトランジス
タサイズより小さく設定することにより、低消費電力化
を図ることができる。
よれば、入力ダイナミックレンジは従来回路と同じで、
出力電流のリニアリティーを改善できる利点がある。ま
た、入力段のトランジスタサイズを出力段のトランジス
タサイズより小さく設定することにより、低消費電力化
を図ることができる。
【図１】本発明に係るアンプの一実施形態を示す回路図
である。
である。
【図２】図１の回路の伝達特性を示す図である。
【図３】一般的なアンプの基本構成を示す回路図であ
る。
る。
【図４】補償回路を有する従来のアンプの構成を示す回
路図である。
路図である。
【図５】図４の回路の伝達特性を示す図である。
１０…Ｇｍアンプ、ＴIN1 …第１の入力端子、ＴIN2 …
第２の入力端子、Ｐ１…ｐｎｐ型の第１のトランジス
タ、，Ｐ２…ｐｎｐ型の第２のトランジスタ、Ｒ１…第
１の抵抗素子、Ｉ１，Ｉ２…定電流源、ＣＰ１０…第１
の補償回路、ＣＰ１１…第２の補償回路、Ｑ１…ｎｐｎ
型の第３のトランジスタ、Ｑ２…ｎｐｎ型第８のトラン
ジスタ、Ｑ３…ｎｐｎ型の第４のトランジスタ、Ｑ４…
ｎｐｎ型の第５のトランジスタ、Ｑ５…ｎｐｎ型の第１
０のトランジスタ、Ｑ６…ｎｐｎ型の第９のトランジス
タ、Ｑ１０…ｎｐｎ型の第６のトランジスタ、Ｑ１１…
ｎｐｎ型の第１１のトランジスタ、Ｐ１０…ｐｎｐ型の
第７のトランジスタ、Ｐ１１…ｐｎｐ型の第１２のトラ
ンジスタ、Ｒ２…第３の抵抗素子、Ｒ３…第２の抵抗素
子、Ｒ４…第４の抵抗素子、Ｒ５…第５の抵抗素子、Ｉ
５，Ｉ６…定電流源。
第２の入力端子、Ｐ１…ｐｎｐ型の第１のトランジス
タ、，Ｐ２…ｐｎｐ型の第２のトランジスタ、Ｒ１…第
１の抵抗素子、Ｉ１，Ｉ２…定電流源、ＣＰ１０…第１
の補償回路、ＣＰ１１…第２の補償回路、Ｑ１…ｎｐｎ
型の第３のトランジスタ、Ｑ２…ｎｐｎ型第８のトラン
ジスタ、Ｑ３…ｎｐｎ型の第４のトランジスタ、Ｑ４…
ｎｐｎ型の第５のトランジスタ、Ｑ５…ｎｐｎ型の第１
０のトランジスタ、Ｑ６…ｎｐｎ型の第９のトランジス
タ、Ｑ１０…ｎｐｎ型の第６のトランジスタ、Ｑ１１…
ｎｐｎ型の第１１のトランジスタ、Ｐ１０…ｐｎｐ型の
第７のトランジスタ、Ｐ１１…ｐｎｐ型の第１２のトラ
ンジスタ、Ｒ２…第３の抵抗素子、Ｒ３…第２の抵抗素
子、Ｒ４…第４の抵抗素子、Ｒ５…第５の抵抗素子、Ｉ
５，Ｉ６…定電流源。
Claims (2)
- 【請求項１】 エミッタ同士が第１の抵抗素子を介して
接続され、それらの接続点が第１の電流源に接続された
第１導電型の第１および第２のトランジスタを有し、第
１および第２のトランジスタのコレクタ側から第１およ
び第２の入力端子への入力電圧差に応じた電流出力を得
るアンプであって、 ベースが上記第１の入力端子に接続され、コレクタが第
１の電源に接続され、エミッタが上記第１のトランジス
タのベースに接続された第２導電型の第３のトランジス
タと、コレクタが上記第３のトランジスタのエミッタに
接続され、エミッタが第２の抵抗素子を介して第２の電
源に接続された第２導電型の第４のトランジスタと、コ
レクタが上記第１のトランジスタのコレクタに接続さ
れ、エミッタが第３の抵抗素子を介して第２の電源に接
続された第２導電型の第５のトランジスタと、ベースが
第２の電流源に接続され、コレクタが第１の電源に接続
され、エミッタが上記第４および第５のトランジスタの
ベースに共通に接続された第２導電型の第６のトランジ
スタと、ベースが上記第１のトランジスタのコレクタと
上記第５のトランジスタのコレクタとの接続点に接続さ
れ、エミッタが上記第２の電流源に接続され、コレクタ
が第２の電源に接続された第１導電型の第７のトランジ
スタとを有する第１の補償回路と、 ベースが上記第２の入力端子に接続され、コレクタが第
１の電源に接続され、エミッタが上記第２のトランジス
タのベースに接続された第２導電型の第８のトランジス
タと、コレクタが上記第８のトランジスタのエミッタに
接続され、エミッタが第４の抵抗素子を介して第２の電
源に接続された第２導電型の第９のトランジスタと、コ
レクタが上記第２のトランジスタのコレクタに接続さ
れ、エミッタが第５の抵抗素子を介して第２の電源に接
続された第２導電型の第１０のトランジスタと、ベース
が第３の電流源に接続され、コレクタが第１の電源に接
続され、エミッタが上記第９および第１０のトランジス
タのベースに共通に接続された第２導電型の第１１のト
ランジスタと、ベースが上記第２のトランジスタのコレ
クタと上記第１０のトランジスタのコレクタとの接続点
に接続され、エミッタが上記第３の電流源に接続され、
コレクタが第２の電源に接続された第１導電型の第１２
のトランジスタとを有する第２の補償回路とを備えたア
ンプ。 - 【請求項２】 上記第３のトランジスタのサイズが上記
第１のトランジスタのサイズより小さく設定され、上記
第８のトランジスタのサイズが上記第２のトランジスタ
のサイズより小さく設定されている請求項１記載のアン
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163696A JP3627368B2 (ja) | 1996-05-02 | 1996-05-02 | アンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163696A JP3627368B2 (ja) | 1996-05-02 | 1996-05-02 | アンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298429A true JPH09298429A (ja) | 1997-11-18 |
| JP3627368B2 JP3627368B2 (ja) | 2005-03-09 |
Family
ID=14566339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163696A Expired - Fee Related JP3627368B2 (ja) | 1996-05-02 | 1996-05-02 | アンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3627368B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300803B1 (en) | 1999-01-21 | 2001-10-09 | Nec Corporation | Phase-comparison circuit |
-
1996
- 1996-05-02 JP JP11163696A patent/JP3627368B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300803B1 (en) | 1999-01-21 | 2001-10-09 | Nec Corporation | Phase-comparison circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3627368B2 (ja) | 2005-03-09 |
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