JPH09305490A - マイクロプロセッサシステム - Google Patents
マイクロプロセッサシステムInfo
- Publication number
- JPH09305490A JPH09305490A JP8148357A JP14835796A JPH09305490A JP H09305490 A JPH09305490 A JP H09305490A JP 8148357 A JP8148357 A JP 8148357A JP 14835796 A JP14835796 A JP 14835796A JP H09305490 A JPH09305490 A JP H09305490A
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- JP
- Japan
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- instruction cache
- cache
- cpu
- counting means
- instruction
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- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 小容量命令キャッシュを有するマイクロプロ
セッサシステムでループを有するプログラムを実行する
と、命令キャッシュを用いているにもかかわらず、すべ
ての命令をメインメモリからフェッチしなければならな
い。つまり、容量性の競合が発生し、命令キャッシュの
性能が打消されてしまう。 【解決手段】 ＣＰＵ１と命令キャッシュ２との間にカ
ウンタ５を設ける。ＣＰＵ１は命令キャッシュ２をアク
セスする毎にキャッシュアクセス通知信号Ｓ１を発生
し、この結果、カウンタ５の値は１ディクリメントされ
る。また、ＣＰＵ１はサブルーチンコールまたはマイナ
ス方向への分岐が成立する毎に分岐発生通知信号Ｓ２を
発生し、この結果、カウンタ５は初期化され、カウンタ
５の値がエントリ数、たとえば、４とされる。さらに、
カウンタ５の値が０のときには、カウンタ５はキャッシ
ュ機能停止信号Ｓ３を命令キャッシュ２に発生して命令
キャッシュ２の機能を停止させる。
セッサシステムでループを有するプログラムを実行する
と、命令キャッシュを用いているにもかかわらず、すべ
ての命令をメインメモリからフェッチしなければならな
い。つまり、容量性の競合が発生し、命令キャッシュの
性能が打消されてしまう。 【解決手段】 ＣＰＵ１と命令キャッシュ２との間にカ
ウンタ５を設ける。ＣＰＵ１は命令キャッシュ２をアク
セスする毎にキャッシュアクセス通知信号Ｓ１を発生
し、この結果、カウンタ５の値は１ディクリメントされ
る。また、ＣＰＵ１はサブルーチンコールまたはマイナ
ス方向への分岐が成立する毎に分岐発生通知信号Ｓ２を
発生し、この結果、カウンタ５は初期化され、カウンタ
５の値がエントリ数、たとえば、４とされる。さらに、
カウンタ５の値が０のときには、カウンタ５はキャッシ
ュ機能停止信号Ｓ３を命令キャッシュ２に発生して命令
キャッシュ２の機能を停止させる。
Description
【０００１】
【発明の属する技術分野】本発明は命令キャッシュを有
するマイクロプロセッサシステムに関する。
するマイクロプロセッサシステムに関する。
【０００２】
【従来の技術】近年、マイクロプロセッサシステムにお
いては、性能向上を図るために、キャッシュメモリを用
いる。このキャッシュメモリは、チップ面積の増大に伴
なう製造コストと性能とのトレードオフから、１Ｋバイ
トないし４Ｋバイトの小容量となることが多い。図３は
従来の小容量の命令キャッシュを有するマイクロプロセ
ッサを示すブロック回路図である。図３においては、１
はＣＰＵ、２はエントリ数４のダイレクトマップ命令キ
ャッシュである。ＣＰＵ１及び命令キャッシュ２はアド
レスバス３及びデータバス４によって接続されている。
いては、性能向上を図るために、キャッシュメモリを用
いる。このキャッシュメモリは、チップ面積の増大に伴
なう製造コストと性能とのトレードオフから、１Ｋバイ
トないし４Ｋバイトの小容量となることが多い。図３は
従来の小容量の命令キャッシュを有するマイクロプロセ
ッサを示すブロック回路図である。図３においては、１
はＣＰＵ、２はエントリ数４のダイレクトマップ命令キ
ャッシュである。ＣＰＵ１及び命令キャッシュ２はアド
レスバス３及びデータバス４によって接続されている。
【０００３】図４、図５を参照して図３のマイクロプロ
セッサシステムの動作を説明する。なお、図４はループ
を有するプログラムの一例、図５は命令キャッシュ２の
内容の遷移を示す図である。ＣＰＵ１の動作が図４のプ
ログラムのループ部分に入ると、メインメモリ（図示せ
ず）から命令Ａ、Ｂ、Ｃ、Ｄを順次フェッチして命令キ
ャッシュ２にロードすると共に実行する（ステップ５０
１、５０２、５０３、５０４）。ここで、命令キャッシ
ュ２はダイレクトマップであるので、フェッチする命令
のアドレスによりその命令をおくエントリは確定する。
ステップ５０４の状態で、命令キャッシュ２のエントリ
のすべてが埋まることになる。
セッサシステムの動作を説明する。なお、図４はループ
を有するプログラムの一例、図５は命令キャッシュ２の
内容の遷移を示す図である。ＣＰＵ１の動作が図４のプ
ログラムのループ部分に入ると、メインメモリ（図示せ
ず）から命令Ａ、Ｂ、Ｃ、Ｄを順次フェッチして命令キ
ャッシュ２にロードすると共に実行する（ステップ５０
１、５０２、５０３、５０４）。ここで、命令キャッシ
ュ２はダイレクトマップであるので、フェッチする命令
のアドレスによりその命令をおくエントリは確定する。
ステップ５０４の状態で、命令キャッシュ２のエントリ
のすべてが埋まることになる。
【０００４】次に、続けてメインメモリから命令Ｅ、
Ｆ、Ｇ、Ｈを順次フェッチして実行する（ステップ５０
５、５０６、５０７、５０８）。この場合、命令キャッ
シュ２のエントリはすべて埋められているので、命令キ
ャッシュ２のリプレースが発生し、命令Ａ、Ｂ、Ｃ、Ｄ
は順次命令キャッシュ２のエントリから消去される。
Ｆ、Ｇ、Ｈを順次フェッチして実行する（ステップ５０
５、５０６、５０７、５０８）。この場合、命令キャッ
シュ２のエントリはすべて埋められているので、命令キ
ャッシュ２のリプレースが発生し、命令Ａ、Ｂ、Ｃ、Ｄ
は順次命令キャッシュ２のエントリから消去される。
【０００５】次に、分岐命令である命令Ｈを実行後、再
び命令Ａを実行するものとする。この場合、ステップ５
０１にて命令Ａは既に命令キャッシュ２にロードされて
いたが、ステップ５０５にて命令Ｅにリプレースされて
いる。従って、再びメインメモリから命令Ａをフェッチ
して命令キャッシュ２にロードする（ステップ５０
９）。引き続いて、命令Ｂ、Ｃ、…を実行する場合、同
様に、再びメインメモリから命令Ｂ、Ｃ、…をフェッチ
して命令キャッシュ２にロードする（ステップ５１０以
降）。
び命令Ａを実行するものとする。この場合、ステップ５
０１にて命令Ａは既に命令キャッシュ２にロードされて
いたが、ステップ５０５にて命令Ｅにリプレースされて
いる。従って、再びメインメモリから命令Ａをフェッチ
して命令キャッシュ２にロードする（ステップ５０
９）。引き続いて、命令Ｂ、Ｃ、…を実行する場合、同
様に、再びメインメモリから命令Ｂ、Ｃ、…をフェッチ
して命令キャッシュ２にロードする（ステップ５１０以
降）。
【０００６】
【発明が解決しようとする課題】上述のごとく、小容量
命令キャッシュを有するマイクロプロセッサシステムで
ループを有するプログラムを実行すると、命令キャッシ
ュを用いているにもかかわらず、すべての命令をメイン
メモリからフェッチしなければならず、つまり、容量性
の競合が発生し、命令キャッシュの性能が打消されてし
まうという課題がある。なお、命令キャッシュがセット
アソシアティブ構成の場合も、そのセット分を使い果し
た後はループ前半で書きつぶすことに変わりがないの
で、同様の課題がある。従って、本発明の目的は、命令
キャッシュを有するマイクロプロセッサシステムの容量
性競合を防止して命令キャッシュの性能向上を図ること
にある。
命令キャッシュを有するマイクロプロセッサシステムで
ループを有するプログラムを実行すると、命令キャッシ
ュを用いているにもかかわらず、すべての命令をメイン
メモリからフェッチしなければならず、つまり、容量性
の競合が発生し、命令キャッシュの性能が打消されてし
まうという課題がある。なお、命令キャッシュがセット
アソシアティブ構成の場合も、そのセット分を使い果し
た後はループ前半で書きつぶすことに変わりがないの
で、同様の課題がある。従って、本発明の目的は、命令
キャッシュを有するマイクロプロセッサシステムの容量
性競合を防止して命令キャッシュの性能向上を図ること
にある。
【０００７】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、ＣＰＵと、命令キャッシュと、命令キャ
ッシュとＣＰＵとの間に命令キャッシュのリフィル可能
なエントリ数を記憶する計数手段とを設ける。ＣＰＵは
命令キャッシュをアクセス毎にキャッシュアクセス通知
信号を計数手段に送出して計数手段の値をディクリメン
トさせる。また、ＣＰＵはサブルーチンコールまたはマ
イナス方向への分岐が成立したときに分岐発生通知信号
を計数手段に送出して計数手段を初期化する。さらに，
計数手段の値が０のときに計数手段はキャッシュ機能停
止信号を命令キャッシュに送出して命令キャッシュの機
能を停止させる。なお、計数手段をインクリメント形と
することもできる。つまり、キャッシュリフィル回数を
制限することにより、ループを有するプログラムを実行
した場合、命令キャッシュが一杯となった時点でキャッ
シュ機能を無効化し、性能向上を図る。
めに本発明は、ＣＰＵと、命令キャッシュと、命令キャ
ッシュとＣＰＵとの間に命令キャッシュのリフィル可能
なエントリ数を記憶する計数手段とを設ける。ＣＰＵは
命令キャッシュをアクセス毎にキャッシュアクセス通知
信号を計数手段に送出して計数手段の値をディクリメン
トさせる。また、ＣＰＵはサブルーチンコールまたはマ
イナス方向への分岐が成立したときに分岐発生通知信号
を計数手段に送出して計数手段を初期化する。さらに，
計数手段の値が０のときに計数手段はキャッシュ機能停
止信号を命令キャッシュに送出して命令キャッシュの機
能を停止させる。なお、計数手段をインクリメント形と
することもできる。つまり、キャッシュリフィル回数を
制限することにより、ループを有するプログラムを実行
した場合、命令キャッシュが一杯となった時点でキャッ
シュ機能を無効化し、性能向上を図る。
【０００８】
【発明の実施の形態】図１は本発明に係るマイクロプロ
セッサシステムの実施の形態を示すブロック図であっ
て、図４の構成要素に対してカウンタ５を付加してあ
る。カウンタ５は、ＣＰＵ１からのキャッシュアクセス
通知信号Ｓ１及び分岐発生通知信号Ｓ２を受信し、ま
た、命令キャッシュ２へキャッシュ機能停止信号Ｓ３を
発生する。ここで、ＣＰＵ１は命令キャッシュ２をアク
セスする毎にキャッシュアクセス通知信号Ｓ１を発生
し、この結果、カウンタ５の値は１ディクリメントされ
る。また、ＣＰＵ１はサブルーチンコールまたはマイナ
ス方向への分岐が成立する毎に分岐発生通知信号Ｓ２を
発生し、この結果、カウンタ５は初期化され、カウンタ
５の値がエントリ数、ここでは、４とされる。さらに、
カウンタ５の値が０のときには、カウンタ５はキャッシ
ュ機能停止信号Ｓ３を命令キャッシュ２に発生して命令
キャッシュ２の機能を停止させる。
セッサシステムの実施の形態を示すブロック図であっ
て、図４の構成要素に対してカウンタ５を付加してあ
る。カウンタ５は、ＣＰＵ１からのキャッシュアクセス
通知信号Ｓ１及び分岐発生通知信号Ｓ２を受信し、ま
た、命令キャッシュ２へキャッシュ機能停止信号Ｓ３を
発生する。ここで、ＣＰＵ１は命令キャッシュ２をアク
セスする毎にキャッシュアクセス通知信号Ｓ１を発生
し、この結果、カウンタ５の値は１ディクリメントされ
る。また、ＣＰＵ１はサブルーチンコールまたはマイナ
ス方向への分岐が成立する毎に分岐発生通知信号Ｓ２を
発生し、この結果、カウンタ５は初期化され、カウンタ
５の値がエントリ数、ここでは、４とされる。さらに、
カウンタ５の値が０のときには、カウンタ５はキャッシ
ュ機能停止信号Ｓ３を命令キャッシュ２に発生して命令
キャッシュ２の機能を停止させる。
【０００９】図４、図２を参照して図１のマイクロプロ
セッサシステムの動作を説明する。なお、図２は命令キ
ャッシュ２の内容の遷移を示す図である。また、カウン
タ５の値は初期値４とする。ＣＰＵ１の動作が図４のプ
ログラムのループ部分に入ると、メインメモリ（図示せ
ず）から命令Ａ、Ｂ、Ｃ、Ｄを順次フェッチして命令キ
ャッシュ２にロードすると共に実行する（ステップ２０
１、２０２、２０３、２０４）。ここで、命令キャッシ
ュ２はダイレクトマップであるので、フェッチする命令
のアドレスによりその命令をおくエントリは確定する。
各ステップ２０１、２０２、２０３、２０４におてい
は、ＣＰＵ１がキャッシュアクセス通知信号Ｓ１を発生
するので、カウンタ５の値は、３、２、１、０と減少す
る。この結果、ステップ２０４の状態で、命令キャッシ
ュ２のエントリのすべてが埋まることになり、以後は、
カウンタ５のキャッシュ機能停止信号Ｓ３の発生により
命令キャッシュ２のリプレースは発生しない。
セッサシステムの動作を説明する。なお、図２は命令キ
ャッシュ２の内容の遷移を示す図である。また、カウン
タ５の値は初期値４とする。ＣＰＵ１の動作が図４のプ
ログラムのループ部分に入ると、メインメモリ（図示せ
ず）から命令Ａ、Ｂ、Ｃ、Ｄを順次フェッチして命令キ
ャッシュ２にロードすると共に実行する（ステップ２０
１、２０２、２０３、２０４）。ここで、命令キャッシ
ュ２はダイレクトマップであるので、フェッチする命令
のアドレスによりその命令をおくエントリは確定する。
各ステップ２０１、２０２、２０３、２０４におてい
は、ＣＰＵ１がキャッシュアクセス通知信号Ｓ１を発生
するので、カウンタ５の値は、３、２、１、０と減少す
る。この結果、ステップ２０４の状態で、命令キャッシ
ュ２のエントリのすべてが埋まることになり、以後は、
カウンタ５のキャッシュ機能停止信号Ｓ３の発生により
命令キャッシュ２のリプレースは発生しない。
【００１０】次に、続けてメインメモリから命令Ｅ、
Ｆ、Ｇ、Ｈを順次フェッチして実行する（ステップ２０
５、２０６、２０７、２０８）。この場合、キャッシュ
２のリプレースは発生しないので、命令Ａ、Ｂ、Ｃ、Ｄ
は命令キャッシュ２内に残る。
Ｆ、Ｇ、Ｈを順次フェッチして実行する（ステップ２０
５、２０６、２０７、２０８）。この場合、キャッシュ
２のリプレースは発生しないので、命令Ａ、Ｂ、Ｃ、Ｄ
は命令キャッシュ２内に残る。
【００１１】次に、分岐命令である命令Ｈを実行後、再
び命令Ａを実行するものとする。この場合、ステップ２
０１して命令Ａは既に命令キャッシュ２にロードされて
いる。従って、いわゆるキャッシュヒットとなる（ステ
ップ５０９）。引き続いて、命令Ｂ、Ｃ、Ｄを実行する
場合も、命令Ｂ、Ｃ、Ｄはステップ２０２、２０３、２
０４にて命令キャッシュ２にロードされているのでキャ
ッシュヒットとなる（ステップ５１０以降）。その後、
命令Ｄ、Ｅ、Ｆ、Ｇ、Ｈを実行する場合、メインメモリ
から命令Ｄ、Ｅ、Ｆ、Ｇ、Ｈをフェッチして命令キャッ
シュ２にロードしなければならないが、これは従来例と
変わらない。
び命令Ａを実行するものとする。この場合、ステップ２
０１して命令Ａは既に命令キャッシュ２にロードされて
いる。従って、いわゆるキャッシュヒットとなる（ステ
ップ５０９）。引き続いて、命令Ｂ、Ｃ、Ｄを実行する
場合も、命令Ｂ、Ｃ、Ｄはステップ２０２、２０３、２
０４にて命令キャッシュ２にロードされているのでキャ
ッシュヒットとなる（ステップ５１０以降）。その後、
命令Ｄ、Ｅ、Ｆ、Ｇ、Ｈを実行する場合、メインメモリ
から命令Ｄ、Ｅ、Ｆ、Ｇ、Ｈをフェッチして命令キャッ
シュ２にロードしなければならないが、これは従来例と
変わらない。
【００１２】なお、上述の発明の実施の形態において
は、カウンタ５をディクリメントカウンタとして構成し
ているが、インクリメントカウンタとして構成すること
もできる。この場合には、キャッシュアクセス通知信号
Ｓ１の受信毎にカウンタ５の値は１インクリメントさ
れ、また、分岐発生通知信号Ｓ２の受信毎にカウンタ５
はクリアされ、さらに、カウンタ５の値が所定値たとえ
ば４のときには、カウンタ５はキャッシュ機能停止信号
Ｓ３を命令キャッシュ２に発生して命令キャッシュ２の
機能を停止させる。
は、カウンタ５をディクリメントカウンタとして構成し
ているが、インクリメントカウンタとして構成すること
もできる。この場合には、キャッシュアクセス通知信号
Ｓ１の受信毎にカウンタ５の値は１インクリメントさ
れ、また、分岐発生通知信号Ｓ２の受信毎にカウンタ５
はクリアされ、さらに、カウンタ５の値が所定値たとえ
ば４のときには、カウンタ５はキャッシュ機能停止信号
Ｓ３を命令キャッシュ２に発生して命令キャッシュ２の
機能を停止させる。
【００１３】
【発明の効果】以上説明したように本発明によれば、プ
ログラムのループあるいはサブルーチンコールで発生す
る容量性競合を防止でき、従って、命令キャッシュの性
能を向上できる。
ログラムのループあるいはサブルーチンコールで発生す
る容量性競合を防止でき、従って、命令キャッシュの性
能を向上できる。
【図１】本発明に係るマイクロプロセッサシステムの実
施の形態を示すブロック回路図である。
施の形態を示すブロック回路図である。
【図２】図１のマイクロプロセッサシステムの動作を説
明するための命令キャッシュの内容を示す図である。
明するための命令キャッシュの内容を示す図である。
【図３】従来のマイクロプロセッサシステムを示すブロ
ック回路図である。
ック回路図である。
【図４】ループを有するプログラムの一例を示すフロー
トチャートである。
トチャートである。
【図５】図３のマイクロプロセッサシステムの動作を説
明するための命令キャッシュの内容を示す図である。
明するための命令キャッシュの内容を示す図である。
１…ＣＰＵ ２…命令キャッシュ ３…アドレスバス ４…データバス ５…カウンタ Ｓ１…キャッシュアクセス通知信号 Ｓ２…分岐発生通知信号 Ｓ３…キャッシュ機能停止信号
Claims (2)
- 【請求項１】 ＣＰＵ（１）と、 該ＣＰＵ（１）とバス（３、４）によって接続された命
令キャッシュ（２）と、 該命令キャッシュと前記ＣＰＵとの間に該命令キャッシ
ュのリフィル可能なエントリ数を記憶する計数手段
（５）とを具備し、 前記ＣＰＵは前記命令キャッシュをアクセス毎にキャッ
シュアクセス通知信号（Ｓ１）を前記計数手段に送出し
て該計数手段の値をディクリメントさせ、前記ＣＰＵは
サブルーチンコールまたはマイナス方向への分岐が成立
したときに分岐発生通知信号（Ｓ２）を前記計数手段に
送出して該計数手段を初期化し，該計数手段の値が０の
ときに該計数手段はキャッシュ機能停止信号（Ｓ３）を
前記命令キャッシュに送出して該命令キャッシュの機能
を停止させるようにしたマイクロプロセッサシステム。 - 【請求項２】 ＣＰＵ（１）と、 該ＣＰＵ（１）とバス（３、４）によって接続された命
令キャッシュ（２）と、 該命令キャッシュと前記ＣＰＵとの間に該命令キャッシ
ュのフィルしたエントリ数を記憶する計数手段（５）と
を具備し、 前記ＣＰＵは前記命令キャッシュをアクセス毎にキャッ
シュアクセス通知信号（Ｓ１）を前記計数手段に送出し
て該計数手段の値をインクリメントさせ、前記ＣＰＵは
サブルーチンコールまたはマイナス方向への分岐が成立
したときに分岐発生通知信号（Ｓ２）を前記計数手段に
送出して該計数手段をクリアし，該計数手段の値が所定
値のときに該計数手段はキャッシュ機能停止信号（Ｓ
３）を前記命令キャッシュに送出して該命令キャッシュ
の機能を停止させるようにしたマイクロプロセッサシス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148357A JPH09305490A (ja) | 1996-05-17 | 1996-05-17 | マイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8148357A JPH09305490A (ja) | 1996-05-17 | 1996-05-17 | マイクロプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09305490A true JPH09305490A (ja) | 1997-11-28 |
Family
ID=15450955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8148357A Pending JPH09305490A (ja) | 1996-05-17 | 1996-05-17 | マイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09305490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7793085B2 (en) | 2004-09-06 | 2010-09-07 | Fujitsu Semiconductor Limited | Memory control circuit and microprocessory system for pre-fetching instructions |
| EP2590082A1 (en) | 2011-11-02 | 2013-05-08 | Renesas Electronics Corporation | Cache memory apparatus, cache control method, and microprocessor system |
-
1996
- 1996-05-17 JP JP8148357A patent/JPH09305490A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7793085B2 (en) | 2004-09-06 | 2010-09-07 | Fujitsu Semiconductor Limited | Memory control circuit and microprocessory system for pre-fetching instructions |
| EP2590082A1 (en) | 2011-11-02 | 2013-05-08 | Renesas Electronics Corporation | Cache memory apparatus, cache control method, and microprocessor system |
| US9317438B2 (en) | 2011-11-02 | 2016-04-19 | Renesas Electronics Corporation | Cache memory apparatus, cache control method, and microprocessor system |
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