JPH09305561A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 アドレス変換バッファの対応情報の消去命令
が発生した後はすべてのプロセッサのアドレス変換バッ
ファの消去動作が完了するまでは、該消去命令以外のす
べての命令の実行は停止され、マルチプロセッサシステ
ムの命令処理能力が低下していた。 【解決手段】 プロセッサ１、２は主記憶装置３を共有
する。アドレス変換バッファ索引制御部１３は命令解析
部１１からの論理アドレスを受けてアドレス変換バッフ
ァ消去制御部１４の消去内容に応じてアドレス変換バッ
ファ１２を索引すると共に、アドレス変換バッファ１２
の索引中は消去動作停止をアドレス変換バッファ消去制
御部１４に送出する。アドレス変換バッファ消去制御部
１４は命令解析部１１からの消去指示を受けてアドレス
変換バッファ１２の対応情報を消去し、このとき、アド
レス変換バッファ索引制御部１３からの消去動作停止を
受けてアドレス変換バッファ１２の消去動作を停止す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は主記憶装置を共有す
る仮想記憶方式の複数のプロセッサを有するマルチプロ
セッサシステム、特に、そのアドレス変換バッファ（Ｔ
ＬＢ）の消去の改良に関する。

【０００２】

【従来の技術】従来のマルチプロセッサシステムを図４
を参照する。図４においては、２つのプロセッサ１、２
が主記憶装置３にバス４によって接続されている。つま
り、プロセッサ１、２は主記憶装置３を共有している。
各プロセッサ１（２）は、命令を解析する命令解析部１
１（２１），論理ページアドレスを実ページアドレスに
高速に変換するために論理ページアドレスと実ページア
ドレスとを対で記憶しているアドレス変換バッファ１２
（２２）、命令解析部１１（２１）が解析した命令に基
づいてアドレス変換バッファ１２（２２）を動作させて
実アドレスを生成するアドレス変換バッファ索引制御部
１３（２３）、及び命令解析部１１（２１）が解析した
命令に基づいてアドレス変換バッファ１２（２２）を論
理ページアドレスを消去（無効化）するアドレス変換バ
ッファ消去制御部１４（２４）よりなる。ここで、命令
解析部１１、１２、アドレス変換バッファ消去制御部１
４、２４はバス５によって共通接続されている。また、
命令実行停止部６はアドレス変換バッファ消去制御部１
４、２４と命令解析部１１、２１との間に接続されてい
る。

【０００３】始めに、プロセッサ１の主記憶装置３のア
クセス動作を説明する。命令解析部１１が解析した命令
が主記憶装置３の読出しあるいは書込みを伴う場合、論
理アドレスがアドレス変換バッファ索引制御部１３に送
られる。これを受けてアドレス変換バッファ索引制御部
１３は論理アドレスをアドレス変換により変化する論理
ページアドレスとアドレス変換を行っても変化しないペ
ージ内相対アドレスとに分離し、論理ページアドレスの
みをアドレス変換バッファ１２に送出する。この結果、
アドレス変換バッファ１２において、論理ページアドレ
スで索引して一致する情報が存在していれば（ヒッ
ト）、アドレス変換バッファ１２は実ページアドレスを
アドレス変換バッファ索引制御部１３に送出する。これ
を受けて、アドレス変換バッファ索引制御部１３は実ペ
ージアドレスと上述のページ内相対アドレスとを組み合
わせて実アドレスを生成し、これにより、主記憶装置３
をアクセスできるようになる。なお、この場合には、ア
ドレス変換バッファ索引制御部１３（２３）は、アドレ
ス変換バッファ消去制御部１４（２４）の動作の影響を
受けていないが、後述のごとく、アドレス変換バッファ
消去制御部１４（２４）がアドレス変換バッファ１２
（２２）の対応情報の消去動作を行うと、その影響を命
令実行停止部６を介して受ける。なお、プロセッサ２も
同一のアクセス動作を行う。

【０００４】次に、プロセッサ１，２のアドレス変換バ
ッファ１２、２２の対応情報の消去動作を説明する。マ
ルチプロセッサシステムの資源を管理するオペレーティ
ングシステムが論理ページに対する実ページの割当てを
解除する場合には、アドレス変換バッファ消去制御部１
４、２４がアドレス変換バッファ１２、２２の対応情報
の消去する。すなわち、命令解析部１１または２１が解
析した命令がアドレス変換バッファ消去制御部１２また
は２２の消去命令である場合、命令解析部１１または２
１は指定された論理ページの消去命令をバス５を介して
アドレス変換バッファ消去制御部１４、２４のすべてに
送出する。これを受けて、各アドレス変換バッファ消去
制御部１４、２４は消去すべき論理ページをアドレス変
換バッファ１２、２２に送出すると共に、アドレス変換
バッファ１２、２２が消去であることを命令実行停止部
６に通知する。この結果、アドレス変換バッファ１２、
２２は指定された論理ページアドレスと実ページアドレ
スとの対応情報を消去する。他方、命令実行停止部６は
すべてのプロセッサ１、２の命令解析部１１、２１に該
消去命令以外の命令の実行停止を指示する。これによ
り、アドレス変換バッファ１２、２２の対応情報の消去
命令の実行後に、マルチプロセッサシステム内で行われ
る論理アドレスから実アドレスへの変換の同一性を保証
するようにする。すなわち、図４においては、アドレス
変換バッファ索引制御部１３（２３）とアドレス変換バ
ッファ消去制御部１４（２４）とは直接干渉せず、これ
らの間の動作の調停はアドレス変換バッファ消去制御部
１４（２４）が動作した場合に命令実行停止部６によっ
て行われている。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
従来のマルチプロセッサシステムにおいては、アドレス
変換バッファの対応情報の消去命令が発生した後はすべ
てのプロセッサのアドレス変換バッファの消去動作が完
了するまでは、該消去命令以外のすべての命令の実行は
停止されるので、マルチプロセッサシステムの命令処理
能力の低下するという課題があった。従って、本発明の
目的は、アドレス変換バッファの対応情報の消去命令が
あった場合にもマルチプロセッサシステムの命令処理能
力が低下を防止することにある。

【０００６】

【課題を解決するための手段】上述の課題を解決するた
めに本発明は、主記憶装置を共有する仮想記憶方式の複
数のプロセッサを有するマルチプロセッサシステムにお
いて、各プロセッサに、論理アドレスと実アドレスとの
対応情報を記憶するアドレス変換バッファ、命令解析手
段、アドレス変換バッファ索引制御手段及びアドレス変
換バッファ消去制御手段を設ける。命令解析手段は、命
令の解析を行い、該命令が主記憶装置のアクセスを伴う
場合に論理アドレスを送出し、命令がアドレス変換バッ
ファの対応情報の消去を含む場合に消去指示を送出す
る。アドレス変換バッファ索引制御手段は命令解析手段
からの論理アドレスを受けてアドレス変換バッファ索引
するものであり、アドレス変換バッファ消去制御手段の
消去内容に応じてアドレス変換バッファを索引すると共
に、アドレス変換バッファの索引中は消去動作停止をア
ドレス変換バッファ消去制御手段に送出する。アドレス
変換バッファ索引制御手段は、アドレス変換バッファの
対応情報を消去するものであり、アドレス変換バッファ
索引制御手段からの消去動作停止を受けてアドレス変換
バッファの消去動作を停止する。すなわち、アドレス変
換バッファ索引制御手段とアドレス変換バッファ消去制
御手段とは直接干渉し合う。これにより、アドレス変換
バッファ消去制御手段がアドレス変換バッファを消去中
であっても、アドレス変換バッファ索引制御手段は、論
理アドレスが消去に関与していなければ、アドレス変換
バッファ消去動作を停止させて該論理アドレスでアドレ
ス変換バッファを索引する。

【０００７】

【発明の実施の形態】図１は本発明に係るマルチプロセ
ッサシステムの実施の形態を示すブロック回路図であっ
て、図３の命令実行停止部６は存在しない。また、アド
レス変換バッファ索引制御部１３、２３とアドレス変換
バッファ消去制御部１４、２４とは直接接続されてい
る。従って、アドレス変換バッファ索引制御部１３（２
３）の動作とアドレス変換バッファ消去制御部１４（２
４）の動作とは直接干渉し合う。

【０００８】図２を参照して図１のアドレス変換バッフ
ァ索引制御部１３の動作を説明する。命令解析部１１が
解析した命令が主記憶装置３の読出しあるいは書込みを
伴う命令であるときに制御はステップ２０１に入る。ス
テップ２０１では、アドレス変換バッファ消去制御部１
４の出力信号によりアドレス変換バッファ１２の消去動
作中か否かを制御する。この結果、アドレス変換バッフ
ァ１２の消去動作中でなければステップ２０２に進み、
アドレス変換バッファ１２の消去動作中であればステッ
プ２０３に進む。

【０００９】ステップ２０１では、アドレス変換バッフ
ァ索引制御部１３は命令解析部１１より受け取った論理
アドレスを論理ページアドレスとページ内相対アドレス
とに分離し、論理ページアドレスのみをアドレス変換バ
ッファ１２に送出する。この結果、アドレス変換バッフ
ァ１２において、論理ページアドレスで索引して一致す
る情報が存在していれば（ヒット）、アドレス変換バッ
ファ１２は実ページアドレスをアドレス変換バッファ索
引制御部１３に送出する。これを受けて、アドレス変換
バッファ索引制御部１３は実ページアドレスと上述のペ
ージ内相対アドレスとを組み合わせて実アドレスを生成
し、これにより、主記憶装置３をアクセスする。

【００１０】ステップ２０３では、命令解析部１１より
受け取った論理アドレスが消去アドレス範囲か否かを判
別する。この結果、論理アドレスが消去アドレス範囲で
あればステップ２０４に進み、変換不成功と判定してア
ドレス変換バッファ１２の索引はしない。他方、論理ア
ドレスが消去アドレス範囲でなければステップ２０５に
進む。

【００１１】ステップ２０５では、消去動作停止信号を
アドレス変換バッファ消去制御部１４に送出し、アドレ
ス変換バッファ消去制御部１４のアドレス変換バッファ
１２の消去動作を停止させる。そして、ステップ２０６
に進む。ステップ２０６では、ステップ２０２の場合と
同様に、アドレス変換バッファ１２の索引して実ページ
アドレスを得、さらに、実アドレスを生成し、主記憶装
置３をアクセスする。ステップ２０７では、アドレス変
換バッファ消去制御部１４に送出されている消去動作停
止信号を解除し、アドレス変換バッファ消去制御部１４
のアドレス変換バッファ１２の消去動作を再開させる。
そして、ステップ２０８に進む。

【００１２】図２のルーチンはステップ２０８により終
了する。なお、アドレス変換バッファ索引制御部２３も
同様の動作を行う。

【００１３】図３を参照して図１のアドレス変換バッフ
ァ消去制御部１４の動作を説明する。命令解析部１１が
解析した命令がアドレス変換バッファ１２の消去命令で
あるときに制御はステップ３０１に入る。ステップ３０
１では、消去が有効でいることを示す消去信号及び消去
アドレス範囲をアドレス変換バッファ索引制御部１４に
送出する。なお、この動作はステップ３０５にて解除さ
れるまで続行する。ステップ３０２では、アドレス変換
バッファ索引制御部１３の出力信号により消去動作停止
信号が送出されているか否かを判別する。この結果、消
去動作停止信号が送出されていれば、消去動作停止信号
が解除されるのを待つ。消去停止信号が送出されていな
ければステップ３０３に進む。

【００１４】ステップ３０３では、消去すべき論理アド
レスがある（残存している）か否かを判別する。この結
果、消去すべき論理アドレスがあればステップ３０４に
進み、消去すべき論理アドレスがなければステップ３０
５に進む。ステップ３０４では、消去すべき論理アドレ
スを設定単位毎に消去する。このとき、消去動作の再開
に備えて内部状態を保存する。そして、ステップ３０２
に戻り、上述の動作を繰り返す。

【００１５】すなわち、消去動作停止信号が全く発生し
ていなければ、ステップ３０３の消去動作が、ステップ
３０１、３０２によって消却すべき論理アドレスがすべ
て消去されるまで繰り返されてステップ３０４に進む。
また、消去動作中に消去動作停止信号が発生したときに
は、内部状態を保存し、ステップ３０１にて消去動作の
再開を待つ。

【００１６】ステップ３０５にて、アドレス変換バッフ
ァ索引制御部１４への消去信号及び消去アドレス範囲の
送出を解除し、ステップ３０６にて図３のルーチンは終
了する。なお、アドレス変換バッファ消去制御部２４も
同様の動作を行う。

【００１７】このようにして、アドレス変換バッファ１
２、２２の対応情報の消去命令の実行後に、マルチプロ
セッサシステム内で行われる論理アドレスから実アドレ
スへの変換の同一性をも保証するようにする。

【００１８】

【発明の効果】以上説明したように本発明によれば、ア
ドレス変換バッファの対応情報の消去命令が発生して
も、消去命令の実行を一旦停止して該消去命令以外のア
クセス命令等を実行するようにしたので、マルチプロセ
ッサシステムの命令処理能力の向上を図ることができ
る。

【図面の簡単な説明】

【図１】本発明に係るマルチプロセッサシステムの実施
の形態を示すブロック回路図である。

【図２】図１のアドレス変換バッファ索引制御部の動作
を示すフローチャートである。

【図３】図１のアドレス変換バッファ消去制御部の動作
を示すフローチャートである。

【図４】従来のマルチプロセッサシステムを示すブロッ
ク回路図である。

【符号の説明】

１，２…プロセッサ ３…主記憶装置 ４，５…バス ６…命令実行停止部 １１，２１…命令解析部 １２，２２…アドレス変換バッファ １３，２３…アドレス変換バッファ索引制御部 １４，２４…アドレス変換バッファ消却制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 主記憶装置（３）を共有する仮想記憶方
   式の複数のプロセッサ（１，２）を具備するマルチプロ
   セッサシステムにおいて、 前記各プロセッサは、 論理アドレスと実アドレスとの対応情報を記憶するアド
   レス変換バッファ（１２，２２）と、 命令の解析を行い、該命令が前記主記憶装置のアクセス
   を伴う場合に論理アドレスを送出し、前記命令が前記ア
   ドレス変換バッファの対応情報の消去を含む場合に消去
   指示を送出する命令解析手段（１１，２１）と、 該命令解析手段からの論理アドレスを受けて前記アドレ
   ス変換バッファ索引制御手段（１３，２３）と、 前記命令解析手段からの消去指示を受けて前記アドレス
   変換バッファの対応情報を消去するアドレス変換バッフ
   ァ消去制御手段（１４，２４）と、 を具備し、 前記アドレス変換バッファ索引制御手段は、前記アドレ
   ス変換バッファ消去制御手段の消去内容に応じて前記ア
   ドレス変換バッファを索引すると共に、該アドレス変換
   バッファの索引中は消去動作停止を前記アドレス変換バ
   ッファ消去制御手段に送出し、 前記アドレス変換バッファ消去制御手段は、前記アドレ
   ス変換バッファ索引制御手段からの消去動作停止を受け
   て前記アドレス変換バッファの消去動作を停止すること
   を特徴とするマルチプロセッサシステム。
2. 【請求項２】 前記アドレス変換バッファ消去制御手段
   は前記アドレス変換バッファ索引制御手段からの消去動
   作停止を受けたときには該アドレス変換バッファ消去制
   御手段の内部状態を保存し、前記消去動作停止解除を受
   けて該アドレス変換バッファ消去制御手段の内部状態か
   ら前記アドレス変換バッファの消去を再開する請求項１
   に記載のマルチプロセッサシステム。
3. 【請求項３】 主記憶装置（３）を共有する仮想記憶方
   式の複数のプロセッサ（１，２）を具備するマルチプロ
   セッサシステムにおいて、 前記各プロセッサは、 論理アドレスと実アドレスとの対応情報を記憶するアド
   レス変換バッファ（１２，２２）と、 命令の解析を行い、該命令が前記主記憶装置のアクセス
   を伴う場合に論理アドレスを前記送出し、前記命令が前
   記アドレス変換バッファの対応情報の消去を含む場合に
   消去指示を送出する命令解析手段（１１，２１）と、 該命令解析手段からの論理アドレスを受けて前記アドレ
   ス変換バッファ索引制御手段（１３，２３）と、 前記命令解析手段からの消去指示を受けて前記アドレス
   変換バッファの対応情報を消去するアドレス変換バッフ
   ァ消去制御手段（１４，２４）と、 を具備し、 前記アドレス変換バッファ索引制御手段は、 前記アドレス変換バッファ消去制御手段の消去が無効な
   ときには、前記命令解析手段の論理アドレスで前記アド
   レス変換バッファを索引して実アドレスを得て前記主記
   憶装置をアクセスする手段と、 前記アドレス変換バッファ消去制御手段の消去が有効な
   ときに、前記命令解析手段からの論理アドレスが前記ア
   ドレス変換バッファ消去制御手段の消去アドレス範囲か
   否か判別する手段と、 前記命令解析手段からの論理アドレスが前記アドレス変
   換バッファ消去制御手段の消去アドレス範囲であるとき
   にアドレス変換不成功とする手段と、 前記命令解析手段からの論理アドレスが前記アドレス変
   換バッファ消去制御手段の消去アドレス範囲でないとき
   に、前記命令解析手段の論理アドレスで前記アドレス変
   換バッファを索引して実アドレスを得て前記主記憶装置
   をアクセスすると共に、その間、消去動作停止を前記ア
   ドレス変換バッファ消去制御手段に送出し続ける手段
   と、 を具備し、 前記アドレス変換バッファ消去制御手段は、 前記命令解析手段からの消去指示を受けて消去が有効で
   ある旨及び前記消去アドレス範囲を前記アドレス変換バ
   ッファ索引制御手段に送出する手段と、 前記アドレス変換バッファ索引制御手段から消去動作停
   止が送出されているか否かを制御する手段と、 前記アドレス変換バッファ索引制御手段から消去動作停
   止が送出されていないときに前記アドレス変換バッファ
   の消去を行う手段と、 該アドレス変換バッファの消去が完了したときに前記消
   去が有効である旨及び前記消去アドレス範囲の前記アド
   レス変換バッファ索引制御手段への送出を解除する手段
   と、 を具備することを特徴とするマルチプロセッサシステ
   ム。