JPH09306196A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】一部のバンクにのみ不良品が存在する場合、他
のバンクのみをアクセスすることを可能とし、例えば１
６Ｍビット品の片バンク不良を８Ｍビット品として救済
することのできる、半導体装置の提供。 【解決手段】チップテスト時に各バンク毎に良品、不良
品を判断し、あるバンクが不良品であることが判明した
場合、バンク不良であることを示す手段と前記検出手段
によりそのチップの属性を示すＤｅｖｉｃｅＴｙｐｅレ
ジスタ内のバンク数設定値を切り替える手段と良品のバ
ンクのみアクセスするようにバンク選択信号を設定する
手段を有することによりバンク良品の１６Ｍビット品を
８Ｍビット品とすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に複数バンク構成のＲａｍｂｕｓ方式のＤＲＡ
Ｍに関する。

【０００２】

【従来の技術】マイクロプロセッサ、画像処理プロセッ
サなどのコントローラとＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）の間のデータ転送速度の向上のため
Ｒａｍｂｕｓ方式のＤＲＡＭ（「ＲＤＲＡＭ」という）
が提案されている。

【０００３】汎用ＤＲＡＭはアドレスをアドレス端子か
ら入力し、データはデータ端子を通じて入出力するた
め、メモリ容量、構成が変わるとアドレス端子、データ
端子の必要本数が変わり、パッケージ、端子構成が変わ
る。

【０００４】これに対し、ＲＤＲＡＭはバスデータ（Ｂ
ｕｓＤａｔａ）０〜８の端子を使いアドレス、データを
入力あるいは出力するプロトコル式のアクセス方式をと
り、メモリへのアクセスは、リクエストパケットで動作
機能（リード／ライトなど）、アクセスアドレスなどを
入力し、リードデータ、ライトデータはデータパケット
を使って行われる。この例を図６に示す。

【０００５】コントローラからＲＤＲＡＭに対し、動作
機能、アクセス開始アドレス情報を持ったリクエストパ
ケットと呼ばれるパケットが送られる。ＲＤＲＡＭはこ
のリクエストパケットを外部クロックＲｘＣｌｋに同期
して入力する。

【０００６】このリクエストパケットにより指定された
動作、アドレスにより、例えばリード動作であればバス
データ（ＢｕｓＤａｔａ）０〜８を使ったデータパケッ
トによりリードデータが出力される。

【０００７】ここでリクエストパケットの概要を図７に
示す。ここでは、アドレスを示す領域のみを示し、空白
部分は動作機能の指定などの情報が存在する。

【０００８】Ａｄｒ［９：２］（アドレス信号の第２〜
９ビット）、Ａｄｒ［１７：１０］、Ａｄｒ［２６：１
８］、Ａｄｒ［３５：２７］はアクセス開始のアドレス
を示している。

【０００９】以上説明したように、ＲＤＲＡＭでは、ア
ドレス端子から直接アドレスを入力するのでは無く、リ
クエストパケット、データパケットを使ったアクセスを
行うため、メモリ容量、構成によらずパッケージ、端子
配置を共通にできる。

【００１０】例えば、現在製品化されているＲＤＲＡＭ
の１６Ｍビット品と８Ｍビット品ではパッケージ、端子
配置は全く同じである。

【００１１】ＲＤＲＡＭでは、汎用ＤＲＡＭのセンスア
ンプを、センスアンプキャッシュとして使用しており、
コントローラからのアクセスが前回アクセスしたＲＯＷ
（行）アドレスであれば、メモリセルへのアクセスは行
わずセンスアンプとデータの授受を行う。

【００１２】センスアンプキャッシュのヒット率を上げ
るためメモリセルアレイを複数のバンクに分割すること
が考えられており、例えば１６ＭビットＲＤＲＡＭでは
２バンク（１バンク８Ｍビット）構成とされている。な
お、８Ｍは１バンク構成である。

【００１３】このＲＤＲＡＭが、どのバンク数なのかは
デバイスタイプ（ＤｅｖｉｃｅＴｙｐｅ）レジスタの一
部にバンクビッツ（Ｂａｎｋｂｉｔｓ）という領域に格
納されており、コントローラからデバイスタイプレジス
タの内容を読み出すことで判定される。

【００１４】図８に、ＲＤＲＡＭのデバイスタイプ（Ｄ
ｅｖｉｃｅＴｙｐｅ）レジスタの構成を示す。デバイス
タイプレジスタは、９ビット幅（０〜８ビット）で４バ
イト分の領域を持つ。ここで“Ｒ”で示されているビッ
トは、リザーブ（Ｒｅｓｅｒｖｅ）を示し、現在のＲＤ
ＲＡＭでは使用していないことを表している。

【００１５】このデバイスタイプ（ＤｅｖｉｃｅＴｙｐ
ｅ）レジスタには、そのＲＤＲＡＭのロウアドレスのビ
ット数（ＲｏｗＢｉｔｓ）、カラムアドレスのビット数
（ＣｏｌｕｍｎＢｉｔｓ）、データ幅８ビットか９ビッ
トか（Ｂｏｎｕｓ）、ＲＤＲＡＭのバージョン（Ｖｅｒ
ｓｉｏｎ）、ＲＤＲＡＭのタイプ（Ｔｙｐｅ）、及びバ
ンク数を示すビット（ＢａｎｋＢｉｔｓ）が含まれてい
る。

【００１６】コントローラはこれらの内容を読み出しＲ
ＤＲＡＭの属性を判定する。

【００１７】ＢａｎｋＢｉｔｓの値は、「０」が１バン
ク、「１」が２バンク、「２」が４バンクとなってお
り、１６ＭビットＲＤＲＡＭは２バンク構成であるた
め、ＢａｎｋＢｉｔｓが「１」、８ＭビットＲＤＲＡＭ
は１バンク構成なのでＢａｎｋＢｉｔｓが「０」であ
る。また、３２ＭビットＲＤＲＡＭは２バンク構成なの
でＢａｎｋＢｉｔｓは「１」、６４ＭビットＲＤＲＡＭ
は４バンク構成なのでＢａｎｋＢｉｔｓは「２」であ
る。

【００１８】１６ＭＲＤＲＡＭと８ＭＲＤＲＡＭにおい
てはＢａｎｋｂｉｔｓ以外のビットはそれぞれ同じ値が
設定されている。

【００１９】図９に、従来の１６ＭビットＲＤＲＡＭ
を、図１０に８Ｍビット品の構成をブロック図にてそれ
ぞれ示す。

【００２０】従来の１６ＭビットＲＤＲＡＭは、Ｒａｍ
ｂｕｓ制御部１、８Ｍビットのアッパーバンク（Ｕｐｐ
ｅｒＢａｎｋ；上位バンク）セルアレイ２、８Ｍビット
のロウアーバンク（ＬｏｗｅｒＢａｎｋ；下位バンク）
セルアレイ３、デバイスタイプレジスタ（ＤｖｉｃｅＴ
ｙｐｅＲｅｇｉｓｔｅｒ）１４からなっている。

【００２１】１６Ｍビット品は、８Ｍビットメモリセル
アレイを１バンクとして２バンクを有する。デバイスタ
イプレジスタ１４の構成は、図９に示すような構成とさ
れており、コントローラからのリクエストパケットによ
り、デバイスタイプレジスタの読み出し要求が入力され
た場合、レジスタリードイネーブル（Ｒｅｇｉｓｔｅｒ
ＲｅａｄＥｎａｂｌｅ）信号１４２がＨｉｇｈレベルと
なり、ＡＮＤゲート出力であるバンクビット（Ｂａｎｋ
Ｂｉｔｓ）１４１がＨｉｇｈレベルとなり、Ｒａｍｂｕ
ｓ制御部１から“１”が読み出され、２バンク品である
ことが示される。

【００２２】メモリ部へのアクセス時、アッパーバンク
（ＵｐｐｅｒＢａｎｋ）セルアレイ２へのアクセスの場
合、バンクセレクト（ＢａｎｋＳｅｌｅｃｔ）信号１０
１がＨｉｇｈレベルとなり、アッパーバンク（Ｕｐｐｅ
ｒＢａｎｋ）セルアレイ２が選択される。ロウアーバン
ク（ＬｏｗｅｒＢａｎｋ）セルアレイ３へのアクセスの
場合、バンクセレクト（ＢａｎｋＳｅｌｅｃｔ）信号１
０１がＬｏｗレベルとなり、ロウアーバンク（Ｌｏｗｅ
ｒＢａｎｋ）セルアレイ３が選択される。

【００２３】次に、図１０を参照して、８ＭビットＲＤ
ＲＡＭについて説明する。８ＭビットＲＤＲＡＭはＲａ
ｍｂｕｓ制御部２１、８Ｍビットセルアレイ２０、（Ｄ
ｅｖｉｃｅＴｙｐｅＲｅｇｉｓｔｅｒ）２４からなって
いる。

【００２４】コントローラからデバイスタイプレジスタ
（ＤｅｖｉｃｅＴｙｐｅＲｅｇｉｓｔｅｒ）２４へのリ
ードリクエストが入力された場合、レジスタリードイネ
ーブル（ＲｅｇｉｓｔｅｒＲｅａｄＥｎａｂｌｅ）信号
２１２がＨｉｇｈレベルとされ、バンクビット（Ｂａｎ
ｋＢｉｔｓ２１１）はＬｏｗレベルとなり“０”が読み
出され１バンク品であることが示される。

【００２５】また、バンク選択信号は常にセルアレイ２
０が選択されておりセルアレイ２０からデータバス２０
０１を通してデータを入出力する。

【００２６】

【発明が解決しようとする課題】前述したように１６Ｍ
ビット品と８Ｍビット品は容量とバンク構成が異なるの
みでパッケージその他は同じである。そこで１６Ｍビッ
ト品において２バンクのうち１バンクにのみ不良ビット
が存在する場合、その製品はもう一方のバンクのみをア
クセスするようにすれば８Ｍビット品として使用するこ
とが可能である。

【００２７】しかし、従来のＲＤＲＡＭでは、１６Ｍビ
ット品か８Ｍビット品かはデバイスタイプレジスタ（Ｄ
ｅｖｉｃｅＴｙｐｅＲｅｇｉｓｔｅｒ）で１バンク品か
２バンク品かを設定してあり（ＲＯＭ状態）、バンク良
品の１６Ｍをそのまま８Ｍとして使用することは不可能
である。

【００２８】なぜなら、コントローラが１６Ｍビット品
のバンク良品のデバイスタイプレジスタを読み取ると、
１６Ｍビット品として認識され、コントローラから１６
Ｍビット品としてアクセスされてしまう可能性がある。

【００２９】また、１６Ｍビット品は、コントローラか
らのバンクアドレスによってアクセスするバンクを決定
している。このため、１６Ｍビット品のバンク良品を８
Ｍビット品として使用しようとした場合、コントローラ
から良品のバンクを指定しないと正常な動作ができない
が、そのＲＤＲＡＭの不良バンクをコントローラで検知
して指定することは困難である。

【００３０】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、一部のバンクにのみ不
良品が存在する場合、他のバンクのみをアクセスするこ
とを可能とし、例えば１６Ｍビット品の片バンク不良を
８Ｍビット品として救済することのできる、半導体装置
を提供することにある。

【００３１】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、複数バンク構成のＲａ
ｍｂｕｓ方式のＤＲＡＭにおいて、チップテスト時に、
各バンク毎に良品、不良品を判断し、あるバンクが不良
品であることが判明した場合、該バンクがバンク不良で
あることを示す手段と、前記手段により、チップの属性
を示すデバイスタイプレジスタ内のバンク数設定値を切
り替える手段と、良品のバンクのみアクセスするように
バンク選択信号を設定する手段と、を有する。

【００３２】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。図１は、本発明の第
１の実施の形態の構成を示したものであり、２バンク構
成の１６ＭビットＲＤＲＡＭに本発明を適用した場合の
構成をブロック図にて示してる。

【００３３】図１を参照すると、本発明の第１の実施の
形態に係る１６ＭＲＤＲＡＭは、Ｒａｍｂｕｓ制御部
１、８Ｍビットのアッパーバンク（ＵｐｐｅｒＢａｎ
ｋ）セルアレイ２、８Ｍビットのロウアーバンク（Ｌｏ
ｗｅｒＢａｎｋ）セルアレイ３、デバイスタイプレジス
タ（ＤｅｖｉｃｅＴｙｐｅＲｅｓｉｔｅｒ）４、バンク
選択回路５、ロウアーバンク（ＬｏｗｅｒＢａｎｋ）検
出回路６、及びアッパーバンク（ＵｐｐｅｒＢａｎｋ）
検出回路７、から構成されている。

【００３４】ロウアーバンク検出回路６は、ロウアーバ
ンクセルアレイ３に不良ビットが存在する場合にカット
するヒューズ６１と、ヒューズ６１のカット時に出力６
０１をＬｏｗレベルに固定するためのｎチャネルトラン
ジスタ６２と、から成る。

【００３５】同様にアッパーバンク検出回路７は、アッ
パーバンクセルアレイ２に不良ビットが存在する場合に
カットするヒューズ（ｆｕｓｅ）７１と、ヒューズ７１
のカット時に出力７０１をＬｏｗレベルに固定するため
のｎチャネルトランジスタ７２と、から成る。

【００３６】ｎチャネルトランジスタ６２、７２は、ヒ
ューズ６１、７１をカットしていないときの電流を抑え
るため、通常チャネル長Ｌを大きくしておく。

【００３７】バンク選択回路５は、ロウアーバンク及び
アッパーバンク検出回路６、７の出力６０１、７０１
と、Ｒａｍｂｕｓ制御部１からのバンクセレクト（Ｂａ
ｎｋＳｅｌｅｃｔ）１０１よりバンク選択信号５０１、
５０２を出力する。

【００３８】デバイスタイプレジスタ４は、検出回路
６、７の出力６０１、７０１のレベルにより、Ｒａｍｂ
ｕｓ制御部１からのレジスタリードイネーブル（Ｒｅｇ
ｉｓｔｅｒＲｅａｄＥｎａｂｌｅ）１０２がＨｉｇｈレ
ベルの場合、バンクビット（Ｂａｎｋｂｉｔｓ）４０１
をＲａｍｂｕｓ制御部１へ出力する。

【００３９】次に、本発明の第１の実施の形態の動作に
ついて説明する。図２にチップテスト時のフローチャー
トを示す。

【００４０】チップテスト時に、アッパー及びロウアー
の両バンクとも不良ビットが存在しない場合、検出回路
６、７のヒューズ６１、７１のいずれのヒューズもカッ
トしない。この場合、検出回路６０１、７０１はＨｉｇ
ｈレベルに固定となる。

【００４１】このチップに対して、デバイスタイプレジ
スタ４を読み出すリクエストパケットが入力されたとす
る。

【００４２】Ｒａｍｂｕｓ制御部１からのレジスタリー
ドイネーブル１０２がＨｉｇｈレベルとなり、バンクビ
ット４０１はＨｉｇｈレベルが出力され、Ｒａｍｂｕｓ
制御部１から２バンク構成のチップであることを示すバ
ンクビット“１”が不図示のコントローラに出力される
（図２のステップ２０３）。

【００４３】次に、コントローラからアッパーバンクセ
ルアレイ２へのメモリアクセスがあったとする。この場
合、バンクセレクト１０１はアッパーバンクアクセスを
示すＨｉｇｈレベルとなる。

【００４４】バンク選択回路５は、バンクセレクト１０
１がＨｉｇｈレベルであることと、検出回路６、７の出
力６０１、７０１がＨｉｇｈレベルであることにより、
アッパーバンク選択信号５０１をＨｉｇｈレベルとしア
ッパーバンクセルアレイ２がアクセスされ、データバス
２０１を通じＲａｍｂｕｓ制御部１へデータを出力す
る。

【００４５】同様にロウアーバンクセルアレイ３へのア
クセスの場合には、バンクセレクト１０１は、ロウアー
バンクアクセスを示すＬｏｗレベルとなり、バンク選択
回路５は、バンクセレクト１０１がＬｏｗレベルである
ことと、検出回路６、７の出力６０１、７０１がＨｉｇ
ｈレベルであることにより、ロウアーバンク選択信号５
０２をＨｉｇｈレベルとし、ロウアーバンクセルアレイ
３がアクセスされ、データバス３０１を通じＲａｍｂｕ
ｓ制御部１へデータを出力する。

【００４６】ここでチップテスト時に、ロウアーバンク
セルアレイ２に不良が存在したとする（図２のステップ
２０２参照）。

【００４７】この場合、ロウアーバンク検出回路６のヒ
ューズ６１のみをカットする（図２のステップ２０５参
照）。これにより、ロウアーバンク検出回路６の出力６
０１はＬｏｗレベルに固定される。また、アッパーバン
ク検出回路７の出力７０１はＨｉｇｈレベルである。

【００４８】バンク選択回路５においては、ロウアーバ
ンク検出回路６の出力６０１がＬｏｗレベルであるた
め、バンク選択回路５の出力であるアッパーバンク選択
信号５０１はＨｉｇｈレベルに、ロウアーバンク選択信
号５０２がＬｏｗレベルに固定される。

【００４９】また、Ｒａｍｂｕｓ制御部１からのバンク
セレクト１０１がどのレベルとなっていてもバンク選択
回路５の出力への影響は無い。

【００５０】これにより、このチップに対しては、常に
アッパーバンクセルアレイ２が選択状態となる。

【００５１】次に、このチップに対して、デバイスタイ
プレジスタ４を読み出すリクエストパケットが入力され
たとする。

【００５２】Ｒａｍｂｕｓ制御部１からレジスタリード
イネーブル１０２がＨｉｇｈレベルとなるが、ロウアー
バンク検出回路６の出力６０１がＬｏｗレベルであるた
め、バンクセレクト４０１はＬｏｗレベルが出力され、
Ｒａｍｂｕｓ制御部１から１バンク構成のチップである
ことを示す“０”がコントローラに出力される（ステッ
プ２０７）。

【００５３】一方、アッパーバンクセルアレイ２に不良
があった場合には、アッパーバンク検出回路７のヒュー
ズ７０１をカットする（図２のステップ２０６）。これ
により、アッパーバンク検出回路７の出力７０１はＬｏ
ｗレベルに固定される。また、ロウアーバンク検出回路
６の出力６０１はＨｉｇｈレベルである。

【００５４】バンク選択回路５は、アッパーバンク検出
回路７の出力７０１がＬｏｗレベルのため、バンク選択
回路５の出力であるアッパーバンク選択信号５０１がＬ
ｏｗレベルに、ロウアーバンク選択信号５０２がＨｉｇ
ｈレベルに固定される。

【００５５】これにより、このチップに対しては、常に
ロウアーバンクセルアレイ３が選択状態となる。デバイ
スタイプレジスタ４を読み出すリクエストパケットが入
力された場合には、同様にバンクビット４０１はＬｏｗ
レベルとなり、Ｒａｍｂｕｓ制御部１から１バンク構成
のチップであることを示す“０”がコントローラに出力
される。

【００５６】以上をまとめると図３に示すとおりとな
る。

【００５７】次に、本発明の第２の実施の形態について
説明する。図４は、本発明の第２の実施の形態のブロッ
ク図にて示したものであり、１６Ｍビットを１バンクと
して４バンク構成とされている６４ＭビットＤＲＡＭに
おいて、いずれかのバンクに不良が存在した場合に、２
バンク構成の３２Ｍビット品として救済する例を示して
いる。

【００５８】なお、本発明の第２の実施の形態では、２
つのバンクを１組としていずれか一方に不良が有る場合
にもう１組の２バンクを使って２バンク品とする例を示
す。

【００５９】この実施の形態に係る６４ＭＲＤＲＡＭ
は、Ｒａｍｂｕｓ制御部４１、１６Ｍビットのバンク０
セルアレイ２１、バンク１セルアレイ２２、バンク２セ
ルアレイ２３、バンク３セルアレイ２４、デバイスタイ
プレジスタ４４、バンク選択回路４５、バンク２３検出
回路４６、バンク０１検出回路４７から構成されてい
る。

【００６０】バンク２３検出回路４６は、バンク２セル
アレイ２３またはバンク３セルアレイ２４に不良ビット
が存在する場合にカットするヒューズ６１と、ヒューズ
６１カット時に出力４６０１をＬｏｗレベルに固定する
ためのｎチャネルトランジスタ６２と、から成る。

【００６１】同様に、バンク０１検出回路４７は、バン
ク０セルアレイ２１またはバンク２セルアレイ２２に不
良ビットが存在する場合にカットするヒューズ７１と、
ヒューズ７１カット時に出力７０１をＬｏｗレベルに固
定するためのｎチャネルトランジスタ７２と、から成
る。

【００６２】トランジスタ６２、７２は、ヒューズ６
１、７１をカットしていないときの電流を抑えるため、
通常チャネル長Ｌを大きくしておく。

【００６３】バンク選択回路４５は、バンク２３、０１
検出回路４６、４７の出力４６０１、４７０１と、Ｒａ
ｍｂｕｓ制御部４１からのバンクセレクト４１０１、４
１０２よりバンク選択信号４５０１、４５０２、４５０
３、４５０４を出力する。

【００６４】デバイスタイプレジスタ４５は、バンク２
３、０１検出回路４６、４７の出力４６０１、４７０１
のレベルにより、Ｒａｍｂｕｓ制御部４１からのレジス
タリードイネーブル４１１２がＨｉｇｈレベルの場合、
バンクビット４０１、４０２をＲａｍｂｕｓ制御部４１
へ出力する。

【００６５】６４ＭＲＤＲＡＭでは、バンク数が４であ
り、デバイスタイプレジスタ４のバンクビット（Ｂａｎ
ｋＢｉｔｓ）は２を示し、この実施の形態の場合、バン
クビット（ＢａｎｋＢｉｔｓ）の下位ビットはバンクビ
ット４４０１、上位ビットはバンクビット４４０２で表
している。

【００６６】信号４４０１、４４０２とＲａｍｂｕｓ制
御部４１から出力されるバンクビット（ＢａｎｋＢｉｔ
ｓ）との関係を下表に示す。

【００６７】

【表１】

【００６８】次に、本発明の第２の実施の形態の動作に
ついて説明する。

【００６９】チップテスト時に両バンクとも不良ビット
が存在しない場合、検出回路４６、４７のヒューズ６
１、７１のいずれもヒューズはカットしないようにす
る。この場合、検出回路出力４６０１、４７０１はＨｉ
ｇｈレベルに固定となる。

【００７０】このチップに対しデバイスタイプレジスタ
４４を読み出すリクエストパケットが入力されたとす
る。Ｒａｍｂｕｓ制御部４１からレジスタリードイネー
ブル４１１２がＨｉｇｈレベルとなるとバンクビット４
４０１はＬｏｗレベルが出力され、バンクビット４４０
２はＨｉｇｈレベルが出力され、結果としてバンクビッ
トとして“２”がＲａｍｂｕｓ制御部４１から出力さ
れ、４バンク構成のチップであることがコントローラに
出力される。

【００７１】次に、コントローラからバンク０セルアレ
イ２１へのメモリアクセスがあったとする。この場合、
バンクセレクト４１０１、４１０２はそれぞれＬｏｗレ
ベルがＲａｍｂｕｓ制御部４１から出力される。

【００７２】バンク選択回路４５は、バンクセレクト４
１０１、４１０２がＬｏｗレベルであることと、検出回
路４６、４７の出力４６０１、４７０１がＨｉｇｈレベ
ルであることにより、バンク０選択信号４５０１がＨｉ
ｇｈレベルとなり、バンク０セルアレイ２１がアクセス
され、データバス２１０１を通じＲａｍｂｕｓ制御部４
１へデータを出力する。

【００７３】ここで、チップテスト時に、バンク０セル
アレイ２１に不良が存在することが判明した場合、バン
ク０１検出回路４７のヒューズ７１のみをカットする。

【００７４】これにより、検出回路４７の出力４７０１
は、Ｌｏｗレベルに固定される。また、バンク２３検出
回路４６の出力４６０１はＨｉｇｈレベルのままであ
る。

【００７５】バンク選択回路４５は検出回路４７の出力
４７０１がＬｏｗレベルのため、選択回路４５の信号４
５０５がＬｏｗレベル、４５０６がＨｉｇｈレベルとな
る。これにより、バンク０選択信号４５０１、バンク１
選択信号４５０２はＬｏｗレベルに固定される。バンク
２選択信号４５０２、バンク３選択信号４５０３はＲａ
ｍｂｕｓ制御部４１からのバンクセレクト信号４１０１
のレベルによりバンク２またはバンク３が選択され、不
良の存在するバンク０がアクセスされることは無い。

【００７６】次に、このチップに対し、デバイスタイプ
レジスタ４４を読み出すリクエストパケットが入力され
たとする。

【００７７】Ｒａｍｂｕｓ制御部４１からレジスタリー
ドイネーブル４１１２がＨｉｇｈレベルが出力される
と、検出回路４７の出力４７０１がＬｏｗレベルのた
め、バンクビット４４０１はＨｉｇｈレベル、バンクビ
ット４４０２はＬｏｗレベルが出力され、Ｒａｍｂｕｓ
制御部４１から２バンク構成のチップであることを示す
“１”がコントローラに出力される。

【００７８】その他のバンクについても同様の動作とな
り、これらをまとめると図５に示すとおりとなる。

【００７９】

【発明の効果】以上説明したように本発明によれば、例
えば１６Ｍビット品の片バンク良品が８Ｍビット品とし
て救済することができ、１６Ｍビット品としては不良品
となるべきチップが８Ｍビット品として製品となり、１
６Ｍビット品全体のコストダウンにつながる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の構成を示すブロッ
ク図である。

【図２】本発明の第１の実施の形態におけるチップテス
ト時の動作を示すフローチャートである。

【図３】本発明の第１の実施形態の動作の一覧を示す図
である。

【図４】本発明の第２の実施の形態の構成を示すブロッ
ク図である。

【図５】本発明の第２の実施の形態の動作の一覧を示す
図である。

【図６】ＲＤＲＡＭのアクセス概要を示す図である。

【図７】リクスエトパケットの概要を示す図である。

【図８】デバイスタイプ（ＤｅｖｉｃｅＴｙｐｅ）レジ
スタの構成を示す図である。

【図９】従来の１６ＭビットＲＤＲＡＭの構成を示すブ
ロック図である。

【図１０】８ＭビットＲＤＲＡＭの構成を示すブロック
図である。

【符号の説明】

１、２１、４１ Ｒａｍｂｕｓ制御部 ２ アッパーバンク（ＵｐｐｅｒＢａｎｋ）セルアレイ ３ ロウアーバンク（ＬｏｗｅｒＢａｎｋ）セルアレイ ４、１４、２４、４４ デバイスタイプレジスタ（Ｄｅ
ｖｉｃｅＴｙｐｅＲｅｇｉｓｔｅｒ） ５、４５ バンク（Ｂａｎｋ）選択回路 ６ ロウアーバンク（ＬｏｗｅｒＢａｎｋ）検出回路 ７ アッパーバンク（ＵｐｐｅｒＢａｎｋ）検出回路 ２０ ８Ｍビットセルアレイ ２１ バンク０（Ｂａｎｋ０）セルアレイ ２２ バンク１（Ｂａｎｋ１）セルアレイ ２３ バンク２（Ｂａｎｋ２）セルアレイ ２４ バンク３（Ｂａｎｋ３）セルアレイ ４６ バンク２３（Ｂａｎｋ２３）検出回路 ４７ バンク０１（Ｂａｎｋ０１）検出回路 ６１、７１ ヒューズ ６２、７２ ｎチャネルトランジスタ １０１、４１０１、４１０２ バンクセレクト（Ｂａｎ
ｋＳｅｌｅｃｔ）信号 １０２、１４２、２１２、４１１２ レジスタリードイ
ネーブル（ＲｅｇｉｓｔｅｒＲｅａｄＥｎａｂｌｅ）信
号 ２０１ アッパーバンク（ＵｐｐｅｒＢａｎｋ）データ
バス ３０１ ロウアーバンク（ＬｏｗｅｒＢａｎｋ）データ
バス ６０１ アッパーバンク（ＵｐｐｅｒＢａｎｋ）選択回
路６出力線 ７０１ ロウアーバンク（ＬｏｗｅｒＢａｎｋ）選択回
路７出力線 ２００１ ８Ｍビットセルアレイデータバス ２１０１ バンク０（Ｂａｎｋ０）セルアレイデータバ
ス ２１０２ バンク１（Ｂａｎｋ１）セルアレイデータバ
ス ２１０３ バンク２（Ｂａｎｋ２）セルアレイデータバ
ス ２１０４ バンク３（Ｂａｎｋ３）セルアレイデータバ
ス ４５０５ バンク０１（Ｂａｎｋ０１）選択信号 ４５０６ バンク２３（Ｂａｎｋ２３）選択信号 １４１、２１２、４０１、４４０１、４４０２ バンク
ビット（ＢａｎｋＢｉｔｓ）信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数バンク構成のＲａｍｂｕｓ方式のＤＲ
   ＡＭにおいて、 チップテスト時に、各バンク毎に良品、不良品を判断
   し、あるバンクが不良品であることが判明した場合、該
   バンクがバンク不良であることを示す手段と、 前記手段により、チップの属性を示すデバイスタイプレ
   ジスタ内のバンク数設定値を切り替える手段と、 良品のバンクのみアクセスするようにバンク選択信号を
   設定する手段と、 を有することを特徴とする半導体記憶装置。
2. 【請求項２】バンクを構成するセルアレイの不良の有無
   の情報を１又は複数バンク単位に保持する手段と、 前記１又は複数バンク単位に不良の有無の情報を保持す
   る手段の出力に基づき該不良のバンクを非選択とし良品
   のセルアレイのバンクを選択する手段と、 前記１又は複数バンク単位に不良の有無の情報を保持す
   る手段の出力に基づき、現在何バンク構成であるかを通
   知する手段と、を備えたことを特徴とする半導体記憶装
   置。