JPH09306866A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09306866A JPH09306866A JP14662996A JP14662996A JPH09306866A JP H09306866 A JPH09306866 A JP H09306866A JP 14662996 A JP14662996 A JP 14662996A JP 14662996 A JP14662996 A JP 14662996A JP H09306866 A JPH09306866 A JP H09306866A
- Authority
- JP
- Japan
- Prior art keywords
- film
- sio
- polycide
- films
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 集積度が高く且つ信頼性が高いにも拘らず所
望の特性を有している半導体装置を製造する。 【解決手段】 一対のＷポリサイド層３５上に積層され
ているＳｉＯ2 膜３６のうちで他方のＷポリサイド層３
５に臨む一部分ずつを除去した後に、斜めイオン注入で
Ｓｉ基板３１に不純物４２を導入する。このため、シャ
ドウ効果が軽減され、Ｗポリサイド層３５同士が近接し
ていても、Ｓｉ基板３１に不純物４２を導入することが
できる。しかも、ＳｉＯ2 膜３６の一部分ずつしか除去
していないので、ＳｉＯ2 膜３６と側壁絶縁膜とでＷポ
リサイド層３５を覆い易い。
望の特性を有している半導体装置を製造する。 【解決手段】 一対のＷポリサイド層３５上に積層され
ているＳｉＯ2 膜３６のうちで他方のＷポリサイド層３
５に臨む一部分ずつを除去した後に、斜めイオン注入で
Ｓｉ基板３１に不純物４２を導入する。このため、シャ
ドウ効果が軽減され、Ｗポリサイド層３５同士が近接し
ていても、Ｓｉ基板３１に不純物４２を導入することが
できる。しかも、ＳｉＯ2 膜３６の一部分ずつしか除去
していないので、ＳｉＯ2 膜３６と側壁絶縁膜とでＷポ
リサイド層３５を覆い易い。
Description
【０００１】
【発明の属する技術分野】本発明は、配線上にオフセッ
ト絶縁膜が積層されている半導体装置の製造方法に関す
るものである。
ト絶縁膜が積層されている半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】配線に対して自己整合的にコンタクト孔
を開孔したり、ＬＤＤ構造の電界効果型半導体装置を製
造したりする際に、配線に側壁絶縁膜を形成するが、こ
の配線と後に上層に形成する配線との絶縁耐圧を高めて
信頼性を高めるために、配線上にオフセット絶縁膜を積
層させた状態で側壁絶縁膜を形成する場合が多い。
を開孔したり、ＬＤＤ構造の電界効果型半導体装置を製
造したりする際に、配線に側壁絶縁膜を形成するが、こ
の配線と後に上層に形成する配線との絶縁耐圧を高めて
信頼性を高めるために、配線上にオフセット絶縁膜を積
層させた状態で側壁絶縁膜を形成する場合が多い。
【０００３】図３は、この様な構造を有するＭＯＳトラ
ンジスタの製造方法の一従来例を示している。この一従
来例では、図３（ａ）に示す様に、Ｓｉ基板１１の表面
にゲート酸化膜としてのＳｉＯ2 膜１２を形成した後、
このＳｉＯ2 膜１２上に不純物を含む多結晶Ｓｉ膜１３
とＷシリサイド膜１４とを順次に積層させて、これらの
多結晶Ｓｉ膜１３とＷシリサイド膜１４とでＷポリサイ
ド層１５を形成する。
ンジスタの製造方法の一従来例を示している。この一従
来例では、図３（ａ）に示す様に、Ｓｉ基板１１の表面
にゲート酸化膜としてのＳｉＯ2 膜１２を形成した後、
このＳｉＯ2 膜１２上に不純物を含む多結晶Ｓｉ膜１３
とＷシリサイド膜１４とを順次に積層させて、これらの
多結晶Ｓｉ膜１３とＷシリサイド膜１４とでＷポリサイ
ド層１５を形成する。
【０００４】その後、Ｗポリサイド層１５上に更にＳｉ
Ｏ2 膜１６を積層させ、ＳｉＯ2 膜１６上でレジスト
（図示せず）をゲート電極のパターンに加工した後、こ
のレジストをマスクにして、ＳｉＯ2 膜１６とＷポリサ
イド層１５とに異方性エッチングを施す。そして、レジ
ストを除去した後、短チャネル効果を抑制するための不
純物１７等を例えば４５°の斜めイオン注入でＳｉ基板
１１中に導入する。
Ｏ2 膜１６を積層させ、ＳｉＯ2 膜１６上でレジスト
（図示せず）をゲート電極のパターンに加工した後、こ
のレジストをマスクにして、ＳｉＯ2 膜１６とＷポリサ
イド層１５とに異方性エッチングを施す。そして、レジ
ストを除去した後、短チャネル効果を抑制するための不
純物１７等を例えば４５°の斜めイオン注入でＳｉ基板
１１中に導入する。
【０００５】次に、図３（ｂ）に示す様に、ＳｉＯ2 膜
２１を全面に堆積させ、ＳｉＯ2 膜２１の全面に異方性
エッチングを施して、このＳｉＯ2 膜２１から成る側壁
絶縁膜をＷポリサイド層１５及びＳｉＯ2 膜１６の側面
に形成する。
２１を全面に堆積させ、ＳｉＯ2 膜２１の全面に異方性
エッチングを施して、このＳｉＯ2 膜２１から成る側壁
絶縁膜をＷポリサイド層１５及びＳｉＯ2 膜１６の側面
に形成する。
【０００６】次に、図３（ｃ）に示す様に、ＳｉＯ2 膜
１６、２１等をマスクにして不純物をイオン注入して、
不純物拡散層２２をＳｉ基板１１に形成する。そして、
不純物を含む多結晶Ｓｉ膜２３を全面に堆積させ、多結
晶Ｓｉ膜２３上でレジスト（図示せず）を配線のパター
ンに加工した後、このレジストをマスクにして、多結晶
Ｓｉ膜２３に異方性エッチングを施す。
１６、２１等をマスクにして不純物をイオン注入して、
不純物拡散層２２をＳｉ基板１１に形成する。そして、
不純物を含む多結晶Ｓｉ膜２３を全面に堆積させ、多結
晶Ｓｉ膜２３上でレジスト（図示せず）を配線のパター
ンに加工した後、このレジストをマスクにして、多結晶
Ｓｉ膜２３に異方性エッチングを施す。
【０００７】
【発明が解決しようとする課題】ところが、上述の一従
来例では、図３（ａ）からも明らかな様に、集積度を高
めるために、ＳｉＯ2 膜１２からＳｉＯ2 膜１６までの
高さよりも近い距離までＷポリサイド層１５同士を接近
させると、Ｗポリサイド層１５同士の間では、シャドウ
効果のために、Ｗポリサイド層１５と重畳する領域２４
を含むＳｉ基板１１に斜めイオン注入で不純物１７を導
入することができない。
来例では、図３（ａ）からも明らかな様に、集積度を高
めるために、ＳｉＯ2 膜１２からＳｉＯ2 膜１６までの
高さよりも近い距離までＷポリサイド層１５同士を接近
させると、Ｗポリサイド層１５同士の間では、シャドウ
効果のために、Ｗポリサイド層１５と重畳する領域２４
を含むＳｉ基板１１に斜めイオン注入で不純物１７を導
入することができない。
【０００８】また、ゲート電極とソース領域とを重畳さ
せてドレイン電流の駆動能力を高めたり、ゲート電極と
ドレイン領域とを重畳させて注入ホットキャリアによる
信頼性の低下を抑制したりするために、Ｗポリサイド層
１５と重畳する領域２４のＳｉ基板１１に斜めイオン注
入で不純物を導入する場合もある。従って、上述の一従
来例では、集積度が高く且つ信頼性が高いにも拘らず所
望の特性を有している半導体装置を製造することが困難
であった。
せてドレイン電流の駆動能力を高めたり、ゲート電極と
ドレイン領域とを重畳させて注入ホットキャリアによる
信頼性の低下を抑制したりするために、Ｗポリサイド層
１５と重畳する領域２４のＳｉ基板１１に斜めイオン注
入で不純物を導入する場合もある。従って、上述の一従
来例では、集積度が高く且つ信頼性が高いにも拘らず所
望の特性を有している半導体装置を製造することが困難
であった。
【０００９】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、オフセット絶縁膜が積層されている配線
を半導体基板上に形成する工程と、互いに隣接している
一対の前記配線上に積層されている前記オフセット絶縁
膜のうちで他方の前記配線に臨む一部分ずつを除去する
工程と、前記除去の後に斜めイオン注入で前記半導体基
板に不純物を導入する工程とを具備することを特徴とし
ている。
の製造方法は、オフセット絶縁膜が積層されている配線
を半導体基板上に形成する工程と、互いに隣接している
一対の前記配線上に積層されている前記オフセット絶縁
膜のうちで他方の前記配線に臨む一部分ずつを除去する
工程と、前記除去の後に斜めイオン注入で前記半導体基
板に不純物を導入する工程とを具備することを特徴とし
ている。
【００１０】本発明による半導体装置の製造方法では、
互いに隣接している一対の配線上に積層されているオフ
セット絶縁膜のうちで他方の配線に臨む一部分ずつを除
去した後に斜めイオン注入で半導体基板に不純物を導入
しているので、これら一対の配線同士の間の領域に対し
てオフセット絶縁膜によるシャドウ効果が軽減される。
互いに隣接している一対の配線上に積層されているオフ
セット絶縁膜のうちで他方の配線に臨む一部分ずつを除
去した後に斜めイオン注入で半導体基板に不純物を導入
しているので、これら一対の配線同士の間の領域に対し
てオフセット絶縁膜によるシャドウ効果が軽減される。
【００１１】このため、互いに隣接している一対の配線
同士が近接していても、これら一対の配線同士の間で配
線と重畳している領域を含めて斜めイオン注入で半導体
基板に不純物を導入することができる。
同士が近接していても、これら一対の配線同士の間で配
線と重畳している領域を含めて斜めイオン注入で半導体
基板に不純物を導入することができる。
【００１２】しかも、オフセット絶縁膜の全体を除去し
ているのではなく他方の配線に臨む一部分ずつしか除去
していないので、配線に側壁絶縁膜を形成した場合にオ
フセット絶縁膜と側壁絶縁膜とで一対の配線の各々を覆
い易くて、これら一対の配線と後に上層に形成する配線
との絶縁耐圧を確保し易い。
ているのではなく他方の配線に臨む一部分ずつしか除去
していないので、配線に側壁絶縁膜を形成した場合にオ
フセット絶縁膜と側壁絶縁膜とで一対の配線の各々を覆
い易くて、これら一対の配線と後に上層に形成する配線
との絶縁耐圧を確保し易い。
【００１３】
【発明の実施の形態】以下、ＭＯＳトランジスタの製造
に適用した本発明の一実施形態を、図１、２を参照しな
がら説明する。本実施形態では、図１（ａ）に示す様
に、Ｓｉ基板３１の表面にゲート酸化膜としてのＳｉＯ
2 膜３２を形成した後、このＳｉＯ2 膜３２上に不純物
を含む多結晶Ｓｉ膜３３とＷシリサイド膜３４とを順次
に積層させて、これらの多結晶Ｓｉ膜３３とＷシリサイ
ド膜３４とでＷポリサイド層３５を形成する。
に適用した本発明の一実施形態を、図１、２を参照しな
がら説明する。本実施形態では、図１（ａ）に示す様
に、Ｓｉ基板３１の表面にゲート酸化膜としてのＳｉＯ
2 膜３２を形成した後、このＳｉＯ2 膜３２上に不純物
を含む多結晶Ｓｉ膜３３とＷシリサイド膜３４とを順次
に積層させて、これらの多結晶Ｓｉ膜３３とＷシリサイ
ド膜３４とでＷポリサイド層３５を形成する。
【００１４】その後、Ｗポリサイド層３５上に更にＳｉ
Ｏ2 膜３６を積層させ、ＳｉＯ2 膜３６上でレジスト
（図示せず）をゲート電極のパターンに加工した後、こ
のレジストをマスクにして、ＳｉＯ2 膜３６とＷポリサ
イド層３５とに異方性エッチングを施す。そして、レジ
ストを除去した後、ＳｉＯ2 膜３７を全面に堆積させ、
ＳｉＯ2 膜３７の全面に異方性エッチングを施して、こ
のＳｉＯ2 膜３７から成る側壁絶縁膜をＷポリサイド層
３５及びＳｉＯ2 膜３６の側面に形成する。
Ｏ2 膜３６を積層させ、ＳｉＯ2 膜３６上でレジスト
（図示せず）をゲート電極のパターンに加工した後、こ
のレジストをマスクにして、ＳｉＯ2 膜３６とＷポリサ
イド層３５とに異方性エッチングを施す。そして、レジ
ストを除去した後、ＳｉＯ2 膜３７を全面に堆積させ、
ＳｉＯ2 膜３７の全面に異方性エッチングを施して、こ
のＳｉＯ2 膜３７から成る側壁絶縁膜をＷポリサイド層
３５及びＳｉＯ2 膜３６の側面に形成する。
【００１５】次に、図１（ｂ）に示す様に、レジスト４
１を全面に塗布し、互いに隣接している一対のＷポリサ
イド層３５上に積層されているＳｉＯ2 膜３６のうちで
他方のＷポリサイド層３５に臨む一部分ずつを含む開口
４１ａをレジスト４１に形成する。そして、このレジス
ト４１をマスクにした異方性エッチングで、ＳｉＯ2膜
３６、３７を除去する。
１を全面に塗布し、互いに隣接している一対のＷポリサ
イド層３５上に積層されているＳｉＯ2 膜３６のうちで
他方のＷポリサイド層３５に臨む一部分ずつを含む開口
４１ａをレジスト４１に形成する。そして、このレジス
ト４１をマスクにした異方性エッチングで、ＳｉＯ2膜
３６、３７を除去する。
【００１６】次に、図１（ｃ）に示す様に、レジスト４
１を除去した後、短チャネル効果を抑制するための不純
物４２等を例えば４５°の斜めイオン注入でＳｉ基板３
１中に導入して、Ｗポリサイド層３５と重畳する領域を
含む不純物領域４３をＷポリサイド層３５に対して自己
整合的に形成する。
１を除去した後、短チャネル効果を抑制するための不純
物４２等を例えば４５°の斜めイオン注入でＳｉ基板３
１中に導入して、Ｗポリサイド層３５と重畳する領域を
含む不純物領域４３をＷポリサイド層３５に対して自己
整合的に形成する。
【００１７】次に、図２（ａ）に示す様に、ＳｉＯ2 膜
４４を全面に堆積させ、ＳｉＯ2 膜４４の全面に異方性
エッチングを施して、このＳｉＯ2 膜４４から成る側壁
絶縁膜をＷポリサイド層３５及びＳｉＯ2 膜３６の側面
に形成する。
４４を全面に堆積させ、ＳｉＯ2 膜４４の全面に異方性
エッチングを施して、このＳｉＯ2 膜４４から成る側壁
絶縁膜をＷポリサイド層３５及びＳｉＯ2 膜３６の側面
に形成する。
【００１８】次に、図２（ｂ）に示す様に、ＳｉＯ2 膜
３６、３７、４４等をマスクにして不純物をイオン注入
して、不純物拡散層４５をＳｉ基板３１に形成する。そ
して、不純物を含む多結晶Ｓｉ膜４６を全面に堆積さ
せ、多結晶Ｓｉ膜４６上でレジスト（図示せず）を配線
のパターンに加工した後、このレジストをマスクにし
て、多結晶Ｓｉ膜４６に異方性エッチングを施す。
３６、３７、４４等をマスクにして不純物をイオン注入
して、不純物拡散層４５をＳｉ基板３１に形成する。そ
して、不純物を含む多結晶Ｓｉ膜４６を全面に堆積さ
せ、多結晶Ｓｉ膜４６上でレジスト（図示せず）を配線
のパターンに加工した後、このレジストをマスクにし
て、多結晶Ｓｉ膜４６に異方性エッチングを施す。
【００１９】以上の様な本実施形態では、図１（ｃ）か
らも明らかな様に、互いに隣接している一対のＷポリサ
イド層３５上に積層されているＳｉＯ2 膜３６のうちで
他方のＷポリサイド層３５に臨む一部分ずつを除去した
後に斜めイオン注入でＳｉ基板３１に不純物４２を導入
しているので、これら一対のＷポリサイド層３５同士の
間の領域に対してＳｉＯ2 膜３６によるシャドウ効果が
軽減されている。
らも明らかな様に、互いに隣接している一対のＷポリサ
イド層３５上に積層されているＳｉＯ2 膜３６のうちで
他方のＷポリサイド層３５に臨む一部分ずつを除去した
後に斜めイオン注入でＳｉ基板３１に不純物４２を導入
しているので、これら一対のＷポリサイド層３５同士の
間の領域に対してＳｉＯ2 膜３６によるシャドウ効果が
軽減されている。
【００２０】このため、互いに隣接している一対のＷポ
リサイド層３５同士が近接していても、これら一対のＷ
ポリサイド層３５同士の間でもＷポリサイド層３５と重
畳する領域を含むＳｉ基板３１に斜めイオン注入で不純
物４２を導入して、不純物領域４３を形成することがで
きる。
リサイド層３５同士が近接していても、これら一対のＷ
ポリサイド層３５同士の間でもＷポリサイド層３５と重
畳する領域を含むＳｉ基板３１に斜めイオン注入で不純
物４２を導入して、不純物領域４３を形成することがで
きる。
【００２１】しかも、ＳｉＯ2 膜３６の全体を除去して
いるのではなく他方のＷポリサイド層３５に臨む一部分
ずつしか除去していないので、ＳｉＯ2 膜４４から成る
側壁絶縁膜をＷポリサイド層３５及びＳｉＯ2 膜３６の
側面に形成した場合に、図２（ａ）からも明らかな様
に、ＳｉＯ2 膜３６、４４で一対のＷポリサイド層３５
の各々を覆い易くて、これら一対のＷポリサイド層３５
と後に上層に形成する配線との絶縁耐圧を確保すること
ができる。
いるのではなく他方のＷポリサイド層３５に臨む一部分
ずつしか除去していないので、ＳｉＯ2 膜４４から成る
側壁絶縁膜をＷポリサイド層３５及びＳｉＯ2 膜３６の
側面に形成した場合に、図２（ａ）からも明らかな様
に、ＳｉＯ2 膜３６、４４で一対のＷポリサイド層３５
の各々を覆い易くて、これら一対のＷポリサイド層３５
と後に上層に形成する配線との絶縁耐圧を確保すること
ができる。
【００２２】なお、以上の実施形態では、ＳｉＯ2 膜３
７から成る側壁絶縁膜を形成した後にＳｉＯ2 膜３６の
一部の除去及び不純物４２の斜めイオン注入を行い、そ
の後に更にＳｉＯ2 膜４４から成る側壁絶縁膜を形成し
ている。しかし、ＳｉＯ2 膜３７から成る側壁絶縁膜を
形成することなく、ＳｉＯ2 膜３６の一部の除去及び不
純物４２の斜めイオン注入を行い、その後にＳｉＯ2 膜
４４から成る側壁絶縁膜を形成してもよい。
７から成る側壁絶縁膜を形成した後にＳｉＯ2 膜３６の
一部の除去及び不純物４２の斜めイオン注入を行い、そ
の後に更にＳｉＯ2 膜４４から成る側壁絶縁膜を形成し
ている。しかし、ＳｉＯ2 膜３７から成る側壁絶縁膜を
形成することなく、ＳｉＯ2 膜３６の一部の除去及び不
純物４２の斜めイオン注入を行い、その後にＳｉＯ2 膜
４４から成る側壁絶縁膜を形成してもよい。
【００２３】
【発明の効果】本発明による半導体装置の製造方法で
は、互いに隣接している一対の配線同士が近接していて
も、これら一対の配線同士の間で配線と重畳している領
域を含めて斜めイオン注入で半導体基板に不純物を導入
することができ、しかも、これら一対の配線と後に上層
に形成する配線との絶縁耐圧を確保し易いので、集積度
が高く且つ信頼性が高いにも拘らず所望の特性を有して
いる半導体装置を製造することができる。
は、互いに隣接している一対の配線同士が近接していて
も、これら一対の配線同士の間で配線と重畳している領
域を含めて斜めイオン注入で半導体基板に不純物を導入
することができ、しかも、これら一対の配線と後に上層
に形成する配線との絶縁耐圧を確保し易いので、集積度
が高く且つ信頼性が高いにも拘らず所望の特性を有して
いる半導体装置を製造することができる。
【図１】本発明の一実施形態の前半を工程順に示す側断
面図である。
面図である。
【図２】一実施形態の後半を工程順に示す側断面図であ
る。
る。
【図３】本発明の一従来例を工程順に示す側断面図であ
る。
る。
３１ Ｓｉ基板（半導体基板） ３５ Ｗポ
リサイド層（配線） ３６ ＳｉＯ2 膜（オフセット絶縁膜） ４２ 不純
物
リサイド層（配線） ３６ ＳｉＯ2 膜（オフセット絶縁膜） ４２ 不純
物
Claims (1)
- 【請求項１】 オフセット絶縁膜が積層されている配線
を半導体基板上に形成する工程と、 互いに隣接している一対の前記配線上に積層されている
前記オフセット絶縁膜のうちで他方の前記配線に臨む一
部分ずつを除去する工程と、 前記除去の後に斜めイオン注入で前記半導体基板に不純
物を導入する工程とを具備することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14662996A JPH09306866A (ja) | 1996-05-16 | 1996-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14662996A JPH09306866A (ja) | 1996-05-16 | 1996-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306866A true JPH09306866A (ja) | 1997-11-28 |
Family
ID=15412063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14662996A Pending JPH09306866A (ja) | 1996-05-16 | 1996-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066158A (ja) * | 2009-09-16 | 2011-03-31 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-05-16 JP JP14662996A patent/JPH09306866A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066158A (ja) * | 2009-09-16 | 2011-03-31 | Toshiba Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3472401B2 (ja) | 半導体装置の製造方法 | |
| JPH1027914A (ja) | Ｓｏｉトランジスタ及びその製造方法 | |
| US8048759B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2908715B2 (ja) | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 | |
| JP3770250B2 (ja) | 半導体装置の製造方法 | |
| JPH09139495A (ja) | 半導体装置およびその製造方法 | |
| JPH07142589A (ja) | 半導体集積回路装置およびその製造方法 | |
| US7435669B2 (en) | Method of fabricating transistor in semiconductor device | |
| US5620911A (en) | Method for fabricating a metal field effect transistor having a recessed gate | |
| JPH09306866A (ja) | 半導体装置の製造方法 | |
| JPH09162387A (ja) | 半導体装置および半導体装置の製造方法 | |
| US5817570A (en) | Semiconductor structure for an MOS transistor and method for fabricating the semiconductor structure | |
| JP3360970B2 (ja) | 半導体装置の製造方法 | |
| JPH09213949A (ja) | 半導体装置の製造方法 | |
| JP2798953B2 (ja) | 半導体装置及びその製造方法 | |
| JP2856603B2 (ja) | 半導体装置の製造方法 | |
| JP2004119549A (ja) | 半導体装置およびその製造方法 | |
| JP3523244B1 (ja) | 半導体装置の製造方法 | |
| KR19980048091A (ko) | 반도체소자의 소자격리구조 형성방법 | |
| JP3235091B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP2828089B2 (ja) | 半導体装置の製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPH11354650A (ja) | 半導体装置およびその製造方法 | |
| JP2822795B2 (ja) | 半導体装置の製造方法 | |
| JPH11354787A (ja) | 半導体装置の製造方法 |