JPH09306872A - 半導体装置 - Google Patents
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- JPH09306872A JPH09306872A JP8119164A JP11916496A JPH09306872A JP H09306872 A JPH09306872 A JP H09306872A JP 8119164 A JP8119164 A JP 8119164A JP 11916496 A JP11916496 A JP 11916496A JP H09306872 A JPH09306872 A JP H09306872A
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Abstract
(57)【要約】
【課題】 半導体ウェハを各半導体チップ領域間の
スクライブライン領域に沿ってダイシングする場合に、
半導体チップ領域へのチッピングの侵入を防止する。 【解決手段】 半導体ウェハ１上の複数の半導体チップ
領域２間に形成されたスクライブライン領域５に、第１
の溝１０及び第２の溝１１の二重溝からなるチッピング
防止部１２を設ける。
スクライブライン領域に沿ってダイシングする場合に、
半導体チップ領域へのチッピングの侵入を防止する。 【解決手段】 半導体ウェハ１上の複数の半導体チップ
領域２間に形成されたスクライブライン領域５に、第１
の溝１０及び第２の溝１１の二重溝からなるチッピング
防止部１２を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
複数の半導体チップ領域間のスクライブライン領域に沿
ってダイシングされる半導体装置に関する。
複数の半導体チップ領域間のスクライブライン領域に沿
ってダイシングされる半導体装置に関する。
【０００２】
【従来の技術】ＩＣ、ＬＳＩなどの半導体装置は、半導
体単結晶インゴットからスライスされた半導体ウェハを
出発材料として用いて製造される。すなわち、半導体ウ
ェハに対して各種のプロセス処理を施してこの半導体ウ
ェハ上に複数の半導体チップ領域を形成した後、各半導
体チップ領域間に形成されたスクライブライン領域に沿
ってダイシングすることにより、個々の半導体チップ毎
に分割して半導体装置の組立に供する。
体単結晶インゴットからスライスされた半導体ウェハを
出発材料として用いて製造される。すなわち、半導体ウ
ェハに対して各種のプロセス処理を施してこの半導体ウ
ェハ上に複数の半導体チップ領域を形成した後、各半導
体チップ領域間に形成されたスクライブライン領域に沿
ってダイシングすることにより、個々の半導体チップ毎
に分割して半導体装置の組立に供する。
【０００３】半導体ウェハから各半導体チップを分割す
るにはダイシングブレードが用いられる。このダイシン
グブレードは、厚さ数１０μｍの円形砥石の切断部とな
る表面にダイヤモンド粒子をニッケルメッキ層のような
接着材を介して固着したものであり、数万ｒｐｍの高速
で回転しながらそのダイヤモンド粒子が半導体ウェハに
押し当てられて、スクライブライン領域に沿って切断す
る。ダイシング作業中は熱が発生するので、半導体ウェ
ハに水をかけて冷却しながら作業が行われる。図５は従
来のダイシングを説明する平面図で、図６は図５のＡ−
Ａ視断面図である。
るにはダイシングブレードが用いられる。このダイシン
グブレードは、厚さ数１０μｍの円形砥石の切断部とな
る表面にダイヤモンド粒子をニッケルメッキ層のような
接着材を介して固着したものであり、数万ｒｐｍの高速
で回転しながらそのダイヤモンド粒子が半導体ウェハに
押し当てられて、スクライブライン領域に沿って切断す
る。ダイシング作業中は熱が発生するので、半導体ウェ
ハに水をかけて冷却しながら作業が行われる。図５は従
来のダイシングを説明する平面図で、図６は図５のＡ−
Ａ視断面図である。
【０００４】同図において、１は半導体ウェハ、２は半
導体ウェハ１上に形成された半導体チップ領域、３は各
半導体チップ領域２の表面を保護するための酸化膜（Ｓ
ｉＯ2 ）等からなる絶縁保護膜で、実際にはこの絶縁保
護膜３は多層膜構造に形成されている。４は各半導体チ
ップ領域２の所望位置に形成されたＡｌなどからなるパ
ッド電極、５は各半導体チップ領域２間に形成されたス
クライブライン領域、６はスクライブセンター、７はス
クライブエッジ、８はパッド電極４及びスクライブライ
ン領域５を覆う窒化膜（ＳｉＮ）などからなるオーバー
コート膜である。尚、１３はスクライブＴＥＧ（Ｔｅｓ
ｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と称されるプロセス
モニタ用パターンであり、形成される場合もあればされ
ない場合もある。
導体ウェハ１上に形成された半導体チップ領域、３は各
半導体チップ領域２の表面を保護するための酸化膜（Ｓ
ｉＯ2 ）等からなる絶縁保護膜で、実際にはこの絶縁保
護膜３は多層膜構造に形成されている。４は各半導体チ
ップ領域２の所望位置に形成されたＡｌなどからなるパ
ッド電極、５は各半導体チップ領域２間に形成されたス
クライブライン領域、６はスクライブセンター、７はス
クライブエッジ、８はパッド電極４及びスクライブライ
ン領域５を覆う窒化膜（ＳｉＮ）などからなるオーバー
コート膜である。尚、１３はスクライブＴＥＧ（Ｔｅｓ
ｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と称されるプロセス
モニタ用パターンであり、形成される場合もあればされ
ない場合もある。
【０００５】図５及び図６の半導体ウェハ１に対して、
スクライブライン領域５のスクライブセンター６にダイ
シングブレードを位置決めして押し当てることにより、
ダイシングが開始される。ダイシング中、半導体ウェハ
１は適当な支持治具によって固定された状態で行われ、
半導体ウェハ１の一方向（例えばＸ方向）に沿うダイシ
ングが終了した後は、他方向（例えばＹ方向）に沿うダ
イシングが行われる。Ｘ、Ｙ方向のダイシングが終了し
た後は、支持治具による固定状態を解除することによ
り、半導体ウェハ１は個々の半導体チップごとに分割さ
れる。１６は実際にダイシングブレードによりカツトさ
れる幅の例を示す。
スクライブライン領域５のスクライブセンター６にダイ
シングブレードを位置決めして押し当てることにより、
ダイシングが開始される。ダイシング中、半導体ウェハ
１は適当な支持治具によって固定された状態で行われ、
半導体ウェハ１の一方向（例えばＸ方向）に沿うダイシ
ングが終了した後は、他方向（例えばＹ方向）に沿うダ
イシングが行われる。Ｘ、Ｙ方向のダイシングが終了し
た後は、支持治具による固定状態を解除することによ
り、半導体ウェハ１は個々の半導体チップごとに分割さ
れる。１６は実際にダイシングブレードによりカツトさ
れる幅の例を示す。
【０００６】
【発明が解決しようとする課題】ところで、従来の半導
体装置では、ダイシングにより半導体ウェハの分割を行
う場合、ダイシングブレードと接する半導体ウェハの切
断ラインのエッジに沿って不定型破断、いわゆるチッピ
ングが発生するという問題がある。
体装置では、ダイシングにより半導体ウェハの分割を行
う場合、ダイシングブレードと接する半導体ウェハの切
断ラインのエッジに沿って不定型破断、いわゆるチッピ
ングが発生するという問題がある。
【０００７】このチッピングが発生してこれが、図５に
おいて９で示すチッピング部分が生じ、該チッピング部
分９がスクライブライン領域５から半導体チップ領域２
へ侵入すると、ダイシングされて分割された半導体チッ
プは正常に動作しないおそれがあり、最悪の場合不良素
子となる。
おいて９で示すチッピング部分が生じ、該チッピング部
分９がスクライブライン領域５から半導体チップ領域２
へ侵入すると、ダイシングされて分割された半導体チッ
プは正常に動作しないおそれがあり、最悪の場合不良素
子となる。
【０００８】このため、スクライブライン領域のオーバ
ーコート膜を除去して直接半導体ウェハ面をダイシング
することにより、チッピングが発生しにくくなるように
する対策が考えられた。しかしながら、この案では、ス
クライブライン領域が露出しているので、ダイシング終
了後に半導体チップにワイヤボンディングを行ったとき
に、ワイヤがスクライブライン領域の一部に触れてショ
ート不良等を引き起こす不都合がある。
ーコート膜を除去して直接半導体ウェハ面をダイシング
することにより、チッピングが発生しにくくなるように
する対策が考えられた。しかしながら、この案では、ス
クライブライン領域が露出しているので、ダイシング終
了後に半導体チップにワイヤボンディングを行ったとき
に、ワイヤがスクライブライン領域の一部に触れてショ
ート不良等を引き起こす不都合がある。
【０００９】また、最近では、チップシュリンク化の目
的により、スクライブライン領域内にスクライブＴＥＧ
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と称される
プロセスモニタ用パターン１３を配置することが一般的
になりつつあるが、このＴＥＧは絶縁膜及び導電膜の積
層により形成されるので、ダイシングのときにダイシン
グブレードを目詰まりさせることになり、さらにはチッ
ピングが発生し易くなる。これを避けるには、スクライ
ブライン領域の幅寸法を広げるようにすれば良いが、こ
れはチップシュリンク化に逆行するので、好ましくな
い。
的により、スクライブライン領域内にスクライブＴＥＧ
（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と称される
プロセスモニタ用パターン１３を配置することが一般的
になりつつあるが、このＴＥＧは絶縁膜及び導電膜の積
層により形成されるので、ダイシングのときにダイシン
グブレードを目詰まりさせることになり、さらにはチッ
ピングが発生し易くなる。これを避けるには、スクライ
ブライン領域の幅寸法を広げるようにすれば良いが、こ
れはチップシュリンク化に逆行するので、好ましくな
い。
【００１０】本発明はこのような問題点を解決すべくな
されたものであり、半導体ウェハを各半導体チップ領域
間のスクライブライン領域に沿ってダイシングするとき
に半導体チップ領域へのチッピングの侵入が生じるのを
防止することを目的とする。
されたものであり、半導体ウェハを各半導体チップ領域
間のスクライブライン領域に沿ってダイシングするとき
に半導体チップ領域へのチッピングの侵入が生じるのを
防止することを目的とする。
【００１１】
【課題を解決するための手段】本発明半導体装置は、ス
クライブライン領域の半導体チップ領域側の部分にチッ
ピング防止部を設けたことを特徴とする。
クライブライン領域の半導体チップ領域側の部分にチッ
ピング防止部を設けたことを特徴とする。
【００１２】従って、本発明半導体装置によれば、半導
体ウェハ上の複数の半導体チップ領域間に形成されたス
クライブライン領域にチッピング防止部を設けたので、
半導体ウェハを各半導体チップ領域間のスクライブライ
ン領域に沿ってダイシングする場合において生じるおそ
れのある、半導体チップ領域へのチッピングの侵入をチ
ッピング防止部により防止することができる。
体ウェハ上の複数の半導体チップ領域間に形成されたス
クライブライン領域にチッピング防止部を設けたので、
半導体ウェハを各半導体チップ領域間のスクライブライ
ン領域に沿ってダイシングする場合において生じるおそ
れのある、半導体チップ領域へのチッピングの侵入をチ
ッピング防止部により防止することができる。
【００１３】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。
従って詳細に説明する。
【００１４】図１（Ａ）、（Ｂ）は本発明半導体装置の
第１の実施の形態を示すもので、（Ａ）は平面図、
（Ｂ）は（Ａ）のＡ−Ａ視断面図である。
第１の実施の形態を示すもので、（Ａ）は平面図、
（Ｂ）は（Ａ）のＡ−Ａ視断面図である。
【００１５】同図において、１は例えばＳｉからなる半
導体ウェハ、２は半導体ウェハ１上に形成された半導体
チップ領域、３は各半導体チップ領域２の表面を保護す
るための酸化膜（ＳｉＯ2 ）などからなる絶縁保護膜
で、実際にはこの絶縁保護膜３は多層膜構造に形成され
ている。４は各半導体チップ領域２の所望位置に形成さ
れたＡｌなどからなるパッド電極、５は各半導体チップ
領域２間に形成されたスクライブライン領域、６はスク
ライブセンター、７はスクライブエッジ、８は絶縁保護
膜３を覆う窒化膜（ＳｉＮ）などからなるオーバーコー
ト膜である。
導体ウェハ、２は半導体ウェハ１上に形成された半導体
チップ領域、３は各半導体チップ領域２の表面を保護す
るための酸化膜（ＳｉＯ2 ）などからなる絶縁保護膜
で、実際にはこの絶縁保護膜３は多層膜構造に形成され
ている。４は各半導体チップ領域２の所望位置に形成さ
れたＡｌなどからなるパッド電極、５は各半導体チップ
領域２間に形成されたスクライブライン領域、６はスク
ライブセンター、７はスクライブエッジ、８は絶縁保護
膜３を覆う窒化膜（ＳｉＮ）などからなるオーバーコー
ト膜である。
【００１６】スクライブライン領域５内のオーバーコー
ト膜８には第１の溝１０及びこの外側に形成された第２
の溝１１の二重溝からなるチッピング防止部１２が設け
られている。また、スクライブセンター６部分にはＴＥ
Ｇ領域１３が配置されている。
ト膜８には第１の溝１０及びこの外側に形成された第２
の溝１１の二重溝からなるチッピング防止部１２が設け
られている。また、スクライブセンター６部分にはＴＥ
Ｇ領域１３が配置されている。
【００１７】スクライブライン領域５のスクライブセン
ター６からスクライブエッジ７までの幅寸法は例えば約
６５μｍに設定されている。第１の溝１０の幅寸法ａは
例えば約４μｍ、第２の溝１１の幅寸法ｃは例えば約４
μｍ、第１及び第２の溝１０、１１間のオーバーコート
膜８の幅寸法ｂは例えば約４μｍ、第２の溝１１の外側
のオーバーコート膜８の幅寸法ｄは例えば約５μｍに各
々設定されている。また、第１及び第２の溝１０、１１
間の深さ寸法ｈは例えば約１μｍに設定されている。１
６は実際にダイシングブレードによりカツトされる幅を
示す。
ター６からスクライブエッジ７までの幅寸法は例えば約
６５μｍに設定されている。第１の溝１０の幅寸法ａは
例えば約４μｍ、第２の溝１１の幅寸法ｃは例えば約４
μｍ、第１及び第２の溝１０、１１間のオーバーコート
膜８の幅寸法ｂは例えば約４μｍ、第２の溝１１の外側
のオーバーコート膜８の幅寸法ｄは例えば約５μｍに各
々設定されている。また、第１及び第２の溝１０、１１
間の深さ寸法ｈは例えば約１μｍに設定されている。１
６は実際にダイシングブレードによりカツトされる幅を
示す。
【００１８】このように、スクライブライン領域５のオ
ーバーコート膜８に第１の溝１０及びこの外側に形成さ
れた第２の溝１１の二重溝からなるチッピング防止部１
２を設けることにより、ダイシングにより半導体ウェハ
１の分割を行う場合、チッピングが発生してもこのチッ
ピングは半導体チップ領域２に侵入しなくなる。
ーバーコート膜８に第１の溝１０及びこの外側に形成さ
れた第２の溝１１の二重溝からなるチッピング防止部１
２を設けることにより、ダイシングにより半導体ウェハ
１の分割を行う場合、チッピングが発生してもこのチッ
ピングは半導体チップ領域２に侵入しなくなる。
【００１９】次に、図２（Ａ）乃至（Ｄ）は図１に示し
た半導体装置の製造方法を工程順に示すものである。
た半導体装置の製造方法を工程順に示すものである。
【００２０】先ず、図２（Ａ）に示すように、複数の半
導体チップ領域２が形成された例えばＳｉからなる半導
体ウェハ１を用意する。半導体ウェハ１は酸化膜（Ｓｉ
Ｏ2）等からなる絶縁保護膜３で覆われている。
導体チップ領域２が形成された例えばＳｉからなる半導
体ウェハ１を用意する。半導体ウェハ１は酸化膜（Ｓｉ
Ｏ2）等からなる絶縁保護膜３で覆われている。
【００２１】次に、図２（Ｂ）に示すように、半導体ウ
ェハ１上の各半導体チップ領域２の所望位置にアルミニ
ウムＡｌなどからなるパッド電極４を形成する。このパ
ッド電極４の形成は、周知のＣＶＤ法、ＰＶＤ法などに
よりＡｌ膜を全面に形成した後、周知のフォトリソグラ
フィ処理を施すことにより、容易に形成することができ
る。
ェハ１上の各半導体チップ領域２の所望位置にアルミニ
ウムＡｌなどからなるパッド電極４を形成する。このパ
ッド電極４の形成は、周知のＣＶＤ法、ＰＶＤ法などに
よりＡｌ膜を全面に形成した後、周知のフォトリソグラ
フィ処理を施すことにより、容易に形成することができ
る。
【００２２】続いて、図２（Ｃ）に示すように、パッド
電極４を含む各半導体ウェハ１の表面を酸化膜などで覆
った後、さらにこの酸化膜を窒化膜（ＳｉＮ）などから
なるオーバーコート膜８で覆う。このオーバーコート膜
８の形成は、前記したような周知のＣＶＤ法、ＰＶＤ法
などにより容易に形成することができる。パッド電極４
の表面に形成されるオーバーコート膜８は、パッド電極
４の厚さ分だけ多少盛り上がった形状となる。
電極４を含む各半導体ウェハ１の表面を酸化膜などで覆
った後、さらにこの酸化膜を窒化膜（ＳｉＮ）などから
なるオーバーコート膜８で覆う。このオーバーコート膜
８の形成は、前記したような周知のＣＶＤ法、ＰＶＤ法
などにより容易に形成することができる。パッド電極４
の表面に形成されるオーバーコート膜８は、パッド電極
４の厚さ分だけ多少盛り上がった形状となる。
【００２３】次に、図２（Ｄ）に示すように、パッド電
極４の表面のオーバーコート膜８を除去すると同時に各
半導体チップ領域２間のスクライブライン領域５の表面
のオーバーコート膜８を選択的に除去して、チッピング
防止部１２となる第１の溝１０及び第２の溝１１を形成
する。これは、前記したような周知のフォトリソグラフ
ィ処理を施すことにより、容易に形成することができ
る。
極４の表面のオーバーコート膜８を除去すると同時に各
半導体チップ領域２間のスクライブライン領域５の表面
のオーバーコート膜８を選択的に除去して、チッピング
防止部１２となる第１の溝１０及び第２の溝１１を形成
する。これは、前記したような周知のフォトリソグラフ
ィ処理を施すことにより、容易に形成することができ
る。
【００２４】これによって、図１に示したように、幅寸
法ａが約４μｍの第１の溝１０、幅寸法ｃが約４μｍの
第２の溝１１、幅寸法ｂが約４μｍの第１及び第２の溝
１０、１１間のオーバーコート膜８、幅寸法ｄが約５μ
ｍの第２の溝１１の外側のオーバーコート膜８が形成さ
れる。また、各溝１０、１１の深さｈは約１μｍに形成
する。
法ａが約４μｍの第１の溝１０、幅寸法ｃが約４μｍの
第２の溝１１、幅寸法ｂが約４μｍの第１及び第２の溝
１０、１１間のオーバーコート膜８、幅寸法ｄが約５μ
ｍの第２の溝１１の外側のオーバーコート膜８が形成さ
れる。また、各溝１０、１１の深さｈは約１μｍに形成
する。
【００２５】図３は、本発明半導体装置によって得られ
た効果を説明する特性図で、縦軸は不良率（％）、横軸
はスクライブ幅であり、特性Ａは従来構造の場合を、特
性Ｂは本発明構造の場合を示している。この図３の特性
図から明らかなように、横軸のスクライブ幅を増加する
ほど不良率を低下することができる。そして、本発明に
よれば、従来の場合と比較して同じスクライブ幅に対す
る不良率は顕著に低い。
た効果を説明する特性図で、縦軸は不良率（％）、横軸
はスクライブ幅であり、特性Ａは従来構造の場合を、特
性Ｂは本発明構造の場合を示している。この図３の特性
図から明らかなように、横軸のスクライブ幅を増加する
ほど不良率を低下することができる。そして、本発明に
よれば、従来の場合と比較して同じスクライブ幅に対す
る不良率は顕著に低い。
【００２６】このような、本発明半導体装置によれば、
半導体ウェハ１上の複数の半導体チップ領域２間に形成
されたスクライブライン領域５に第１の溝１０及び第２
の溝１１の二重溝からなるチッピング防止部１２を設け
たので、半導体ウェハ１を各半導体チップ領域２間のス
クライブライン領域５に沿ってダイシングする場合に、
半導体チップ領域２へのチッピングの侵入を防止するこ
とができる。
半導体ウェハ１上の複数の半導体チップ領域２間に形成
されたスクライブライン領域５に第１の溝１０及び第２
の溝１１の二重溝からなるチッピング防止部１２を設け
たので、半導体ウェハ１を各半導体チップ領域２間のス
クライブライン領域５に沿ってダイシングする場合に、
半導体チップ領域２へのチッピングの侵入を防止するこ
とができる。
【００２７】図４は本発明半導体装置の第２の実施の形
態を示す断面図である。
態を示す断面図である。
【００２８】本実施の形態は、チッピング防止部１２が
突起（１４、１４）からなる点で第１の実施の形態とは
異なるが、それ以外の点では共通し、共通する点につい
ては既に説明済みなので、相違する点についてのみ説明
する。
突起（１４、１４）からなる点で第１の実施の形態とは
異なるが、それ以外の点では共通し、共通する点につい
ては既に説明済みなので、相違する点についてのみ説明
する。
【００２９】１４、１４は、本実施の形態におけるチッ
ピング防止部１２を成す突起で、オーバーコート膜８
を、絶縁保護膜３上に形成されたＡｌ等からなる導電膜
１５を介して盛り上げることによって形成されている。
ピング防止部１２を成す突起で、オーバーコート膜８
を、絶縁保護膜３上に形成されたＡｌ等からなる導電膜
１５を介して盛り上げることによって形成されている。
【００３０】この導電膜１５は、前記したように、パッ
ド電極４を形成する工程と同時に形成することができる
ので、特別の工程を追加する必要はない。１０、１１は
その突起１４、１４の形成により生じた溝である。
ド電極４を形成する工程と同時に形成することができる
ので、特別の工程を追加する必要はない。１０、１１は
その突起１４、１４の形成により生じた溝である。
【００３１】このように、本実施の形態によれば、第１
の実施の形態と同様に、半導体ウェハ１上の複数の半導
体チップ領域２間に形成されたスクライブライン領域５
に複数の突起１４、１４の謂わば二重膜からなるチッピ
ング防止部１２を設けたので、半導体ウェハ１を各半導
体チップ領域２間のスクライブライン領域５に沿ってダ
イシングする場合に、半導体チップ領域２へのチッピン
グの侵入を防止することができる。
の実施の形態と同様に、半導体ウェハ１上の複数の半導
体チップ領域２間に形成されたスクライブライン領域５
に複数の突起１４、１４の謂わば二重膜からなるチッピ
ング防止部１２を設けたので、半導体ウェハ１を各半導
体チップ領域２間のスクライブライン領域５に沿ってダ
イシングする場合に、半導体チップ領域２へのチッピン
グの侵入を防止することができる。
【００３２】また、各実施の形態の半導体装置によれ
ば、チッピング防止部１２を第１の溝１０及び第２の溝
１１の二重溝で、或いは突起１４、１４からなる二重膜
で構成することにより、工程管理を行う上で、発生した
チッピングが外側の第２の溝１１で止まれば良品と判断
し、縁側の第１の溝１０で止まった場合は不良品と判断
するというようなチッピングの度合いに応じた処置がで
きるので、工程管理の改善を行うことが可能となる。
ば、チッピング防止部１２を第１の溝１０及び第２の溝
１１の二重溝で、或いは突起１４、１４からなる二重膜
で構成することにより、工程管理を行う上で、発生した
チッピングが外側の第２の溝１１で止まれば良品と判断
し、縁側の第１の溝１０で止まった場合は不良品と判断
するというようなチッピングの度合いに応じた処置がで
きるので、工程管理の改善を行うことが可能となる。
【００３３】なお、上記各実施の形態においては、チッ
ピング防止部１２を二重溝１０、１１或いは二重膜１
４、１４で構成されていたが、必ずしも二重溝或いは二
重膜に限る必要はなく、１つの溝１０或いは膜１４にす
るという形態でも実施することができるし、逆に三重以
上に溝、膜を形成しても良い。また、絶縁保護膜３及び
オーバーコート膜８の材料は上記実施の形態におけるも
のとは必ずしも同じものであることは必須ではなく、同
じ働きをするものであれば任意材料を用いることができ
る。さらに、スクライブライン領域５、溝１０、１１、
突起１４、１４等の幅寸法はについても上記実施の形態
におけるものは飽くまで一例に過ぎず、必要に応じて変
更が可能である。
ピング防止部１２を二重溝１０、１１或いは二重膜１
４、１４で構成されていたが、必ずしも二重溝或いは二
重膜に限る必要はなく、１つの溝１０或いは膜１４にす
るという形態でも実施することができるし、逆に三重以
上に溝、膜を形成しても良い。また、絶縁保護膜３及び
オーバーコート膜８の材料は上記実施の形態におけるも
のとは必ずしも同じものであることは必須ではなく、同
じ働きをするものであれば任意材料を用いることができ
る。さらに、スクライブライン領域５、溝１０、１１、
突起１４、１４等の幅寸法はについても上記実施の形態
におけるものは飽くまで一例に過ぎず、必要に応じて変
更が可能である。
【００３４】
【発明の効果】以上述べたように、本発明半導体装置に
よれば、半導体ウェハ上の複数の半導体チップ領域間に
形成されたスクライブライン領域にチッピング防止部を
設けたので、半導体ウェハを各半導体チップ領域間のス
クライブライン領域に沿ってダイシングする場合に、半
導体チップ領域へのチッピングの侵入を防止することが
できる。
よれば、半導体ウェハ上の複数の半導体チップ領域間に
形成されたスクライブライン領域にチッピング防止部を
設けたので、半導体ウェハを各半導体チップ領域間のス
クライブライン領域に沿ってダイシングする場合に、半
導体チップ領域へのチッピングの侵入を防止することが
できる。
【図１】（Ａ）、（Ｂ）は本発明半導体装置の第１の実
施の形態を示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＡ−Ａ線視断面図である。
施の形態を示すもので、（Ａ）は平面図、（Ｂ）は
（Ａ）のＡ−Ａ線視断面図である。
【図２】（Ａ）乃至（Ｄ）は図１に示す半導体装置の製
造方法を工程順に示す断面図である。
造方法を工程順に示す断面図である。
【図３】第１の実施の形態の半導体装置によって得られ
た効果を説明する特性図である。
た効果を説明する特性図である。
【図４】本発明半導体装置の第２の実施の形態を示す断
面図である。
面図である。
【図５】従来の半導体装置を示す平面図である。
【図６】図５のＡ−Ａ視断面図である。
１・・・半導体ウェハ、２・・・半導体チップ領域、４
・・・パッド電極、５・・・スクライブライン領域、６
・・・スクライブセンター、８・・・オーバーコート
膜、１０・・・第１の溝、１１・・・第２の溝、１２・
・・チッピング防止部、１３・・・ＴＥＧ領域、１４・
・・突起、１５・・・導電膜。
・・・パッド電極、５・・・スクライブライン領域、６
・・・スクライブセンター、８・・・オーバーコート
膜、１０・・・第１の溝、１１・・・第２の溝、１２・
・・チッピング防止部、１３・・・ＴＥＧ領域、１４・
・・突起、１５・・・導電膜。
Claims (3)
- 【請求項１】 半導体ウェハ上に複数の半導体チップ領
域が形成され、各半導体チップ領域間のスクライブライ
ン領域に沿ってダイシングされる半導体装置であって、 前記スクライブライン領域の各半導体チップ領域側の部
分にチッピング防止部を設けたことを特徴とする半導体
装置。 - 【請求項２】 チッピング防止部は、スクライブライン
領域内の絶縁膜に形成された一つまたは複数の溝によっ
て構成されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 チッピング防止部は、絶縁膜が導電膜の
介在により盛り上げられた一つ又は複数の突起からなる
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119164A JPH09306872A (ja) | 1996-05-14 | 1996-05-14 | 半導体装置 |
| US08/855,875 US6326676B1 (en) | 1996-05-14 | 1997-05-12 | Semiconductor device |
| US09/569,419 US6368943B1 (en) | 1996-05-14 | 2000-05-12 | Semiconductor method of manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119164A JPH09306872A (ja) | 1996-05-14 | 1996-05-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306872A true JPH09306872A (ja) | 1997-11-28 |
Family
ID=14754504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8119164A Pending JPH09306872A (ja) | 1996-05-14 | 1996-05-14 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6326676B1 (ja) |
| JP (1) | JPH09306872A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
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