JPH0330357A - 半導体チップの製造方法 - Google Patents
半導体チップの製造方法Info
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- JPH0330357A JPH0330357A JP1164720A JP16472089A JPH0330357A JP H0330357 A JPH0330357 A JP H0330357A JP 1164720 A JP1164720 A JP 1164720A JP 16472089 A JP16472089 A JP 16472089A JP H0330357 A JPH0330357 A JP H0330357A
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- semiconductor
- cutting
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- H10P50/69—Etching of wafers, substrates or parts of devices using masks for semiconductor materials
- H10P50/691—Etching of wafers, substrates or parts of devices using masks for semiconductor materials for Group V materials or Group III-V materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体チップとその製造方法とに関するもの
で、特に、半導体ウェハをダイシング工程によって切分
けて複数の半導体チップを得る際に、各半導体チップ上
の電子素子領域の内部に達するような割れが半導体チッ
プ内に生じないようにするための改良に関する。
で、特に、半導体ウェハをダイシング工程によって切分
けて複数の半導体チップを得る際に、各半導体チップ上
の電子素子領域の内部に達するような割れが半導体チッ
プ内に生じないようにするための改良に関する。
半導体装置の製造技術において周知のように、電子素子
領域の配列が形成された半導体ウェハをダイシングによ
って切分けることにより、それぞ′れが電子素子領域を
有する複数の半導体チップが得られる。第６Ａ図は、半
導体基板１の一主面上に電子素子領域２０の配列が形成
された状態での半導体ウェハの部分断面図であり、この
半導体ウェハの部分平面図である第７Ａ図の６Ａ−６Ａ
断面図に相当する。各電子素子領域２０は、少なくとも
ひとつの電子素子を含んだ活性領域２と、この活性領域
２を覆うシリコン酸化膜４を有している。なお、この明
細書における「活性領域」とは、電子素子の動作に関与
する構造を総称する用語であって、ｐｎ接合構造のほか
、Ｍ ＯＳ 構造などの種々の構造を含んでいてもよい
。そして、図面中では、それらの細部を区別せずに活性
領域２として示しである。
領域の配列が形成された半導体ウェハをダイシングによ
って切分けることにより、それぞ′れが電子素子領域を
有する複数の半導体チップが得られる。第６Ａ図は、半
導体基板１の一主面上に電子素子領域２０の配列が形成
された状態での半導体ウェハの部分断面図であり、この
半導体ウェハの部分平面図である第７Ａ図の６Ａ−６Ａ
断面図に相当する。各電子素子領域２０は、少なくとも
ひとつの電子素子を含んだ活性領域２と、この活性領域
２を覆うシリコン酸化膜４を有している。なお、この明
細書における「活性領域」とは、電子素子の動作に関与
する構造を総称する用語であって、ｐｎ接合構造のほか
、Ｍ ＯＳ 構造などの種々の構造を含んでいてもよい
。そして、図面中では、それらの細部を区別せずに活性
領域２として示しである。
各シリコン酸化膜４の上面には、パッシベーション膜と
してシリコン窒化膜１０が形成されている。そして、互
いに隣接するシリコン酸化膜４の間には、電子素子領域
２０を相互に分離するとともに、ダイシングのための空
間を規定するための分離帯すなわちダイシングライン（
ストリートライン）５が設けられている。
してシリコン窒化膜１０が形成されている。そして、互
いに隣接するシリコン酸化膜４の間には、電子素子領域
２０を相互に分離するとともに、ダイシングのための空
間を規定するための分離帯すなわちダイシングライン（
ストリートライン）５が設けられている。
この＋、！＋−導体ウエバのつイシング工程では、この
工程１における半導体ウェハの部分平面図である第７Ｂ
図とその６Ｂ−６Ｂ断面図である第６Ｂ図に示すように
、ダイシングライン５に沿って半導体基板１に切断溝１
４を形成する。そして、この切断溝１４を境界として各
電子素子領域２０をＩ１互に引離し、それによって半導
体ウェハを複数の半導体チップへと分離する。
工程１における半導体ウェハの部分平面図である第７Ｂ
図とその６Ｂ−６Ｂ断面図である第６Ｂ図に示すように
、ダイシングライン５に沿って半導体基板１に切断溝１
４を形成する。そして、この切断溝１４を境界として各
電子素子領域２０をＩ１互に引離し、それによって半導
体ウェハを複数の半導体チップへと分離する。
ところで、このようなダイシング工程において、回転ブ
レードやダイアモンドスクライバを用いる機械的ダイシ
ング法と、レーザスクライバなどを用いる非機械的ダイ
シング法とが知られている。
レードやダイアモンドスクライバを用いる機械的ダイシ
ング法と、レーザスクライバなどを用いる非機械的ダイ
シング法とが知られている。
このうち、特に機械的ダイシング法を用いた場合には、
機械的振動や切削応力が半導体ウェハに加わるため、切
断溝１４から電子素子領域２ｏへと伸びる割れ５０が、
半導体基板１に発生することがある。そして、この割れ
５０が活性領域２に達する場合には、ダイシングによっ
て得られた半導体チップは不良品となる場合がある。そ
の結果、ダイシング工程における歩留まりを向上させる
ことが困難となって、半導体チップ、ひいてはそれを搭
載して得られる半導体装置のコストアップにもつながる
という問題がある。また、割れによって半導体装置の信
頼性が低下してしまうという問題もある。
機械的振動や切削応力が半導体ウェハに加わるため、切
断溝１４から電子素子領域２ｏへと伸びる割れ５０が、
半導体基板１に発生することがある。そして、この割れ
５０が活性領域２に達する場合には、ダイシングによっ
て得られた半導体チップは不良品となる場合がある。そ
の結果、ダイシング工程における歩留まりを向上させる
ことが困難となって、半導体チップ、ひいてはそれを搭
載して得られる半導体装置のコストアップにもつながる
という問題がある。また、割れによって半導体装置の信
頼性が低下してしまうという問題もある。
この発明は従来技術における上述の問題の克服を意図し
ており、半導体ウェハを切分けることによって製造され
る半導体チップであって、その切分は時に電子素子領域
の内部に達する割れを防止可能で、歩留まりや信頼性が
高い半導体チップを提供することを第１の目的とする。
ており、半導体ウェハを切分けることによって製造され
る半導体チップであって、その切分は時に電子素子領域
の内部に達する割れを防止可能で、歩留まりや信頼性が
高い半導体チップを提供することを第１の目的とする。
また、第２の目的は、半導体ウェハの切分は時に電子素
子領域の内部に達する割れを防止することができるよう
な半導体チップの製造方法を提供することである。
子領域の内部に達する割れを防止することができるよう
な半導体チップの製造方法を提供することである。
さらに、第３の目的は、上記第２の目的を達成するにあ
たって、新たな問題を生じさせることなく、製造プロセ
スがあまり複雑化しない方法を提供することである。
たって、新たな問題を生じさせることなく、製造プロセ
スがあまり複雑化しない方法を提供することである。
上述の第１の目的を達成するため、この発明の第１の構
成においては、電子素子領域の配列を含んだ半導体ウェ
ハを切分けて得られた半導体チップとして、（ａ）
少なくともひとつの凹溝が一主面上の周縁部分に沿って
形成された半導体基板と、（ｂ） 少なくともひとつ
の電子素子を含み、前記Ｎ１４．導体基板の前記一主面
のうち前記少なくともひとつの凹溝によって取囲まれた
部分に形成された電子素子領域とを備える半導体チップ
を提供する。
成においては、電子素子領域の配列を含んだ半導体ウェ
ハを切分けて得られた半導体チップとして、（ａ）
少なくともひとつの凹溝が一主面上の周縁部分に沿って
形成された半導体基板と、（ｂ） 少なくともひとつ
の電子素子を含み、前記Ｎ１４．導体基板の前記一主面
のうち前記少なくともひとつの凹溝によって取囲まれた
部分に形成された電子素子領域とを備える半導体チップ
を提供する。
また、第２の［！的を達成するため、この発明の第２の
構成では、電子素子領域の配列を含んた半導体ウェハを
切分けて複数の半導体チップを製造するにあたって、
（ａ） それぞれが少なくともひとつの電子素子を含
んだ複数の電子素子領域を、所定の幅を有する分離帯に
よって互いに空間的に分離しつつ前記半導体ウェハの一
主面上に形成し、それによって前記一主面上に前記複数
の電子素子領域の配列を得る工程と、（ｂ） 前記分
離帯のに、前記分離帯の長手方向に沿ってＮ本（Ｎ≧２
）の凹溝を平行に形成し、それによって（Ｎ−１）本の
配列間隔スペースと交互に前記Ｎ本の第１の凹溝が配列
した凹溝平行配列を得る二［程と、（ｃ）前記（Ｎ−１
）本の配列間隔スペースのうちのひとつを通り、かつ前
記分離帯の長手方向に沿って伸びる切断線に沿って前記
半導体ウェハを切分け、それによって、それぞれが電子
素子領域を有する複数の半導体チップを得る工程とを備
える方法を提供する。
構成では、電子素子領域の配列を含んた半導体ウェハを
切分けて複数の半導体チップを製造するにあたって、
（ａ） それぞれが少なくともひとつの電子素子を含
んだ複数の電子素子領域を、所定の幅を有する分離帯に
よって互いに空間的に分離しつつ前記半導体ウェハの一
主面上に形成し、それによって前記一主面上に前記複数
の電子素子領域の配列を得る工程と、（ｂ） 前記分
離帯のに、前記分離帯の長手方向に沿ってＮ本（Ｎ≧２
）の凹溝を平行に形成し、それによって（Ｎ−１）本の
配列間隔スペースと交互に前記Ｎ本の第１の凹溝が配列
した凹溝平行配列を得る二［程と、（ｃ）前記（Ｎ−１
）本の配列間隔スペースのうちのひとつを通り、かつ前
記分離帯の長手方向に沿って伸びる切断線に沿って前記
半導体ウェハを切分け、それによって、それぞれが電子
素子領域を有する複数の半導体チップを得る工程とを備
える方法を提供する。
さらに、第３の目的に対応する第３の構成では、上記第
２の方法による製造方法において、まず、前記工程（ａ
）が、（ａ−１）それぞれが少なくともひとつの電子素
子を含んだ複数の活性領域の配列を前記一主面に形成す
る工程と、（ａ−２）前記複数の活性領域のそれぞれの
上に第１の絶縁層を設けることにより複数の第１の絶縁
層を得る工程とを含むよう、にする。
２の方法による製造方法において、まず、前記工程（ａ
）が、（ａ−１）それぞれが少なくともひとつの電子素
子を含んだ複数の活性領域の配列を前記一主面に形成す
る工程と、（ａ−２）前記複数の活性領域のそれぞれの
上に第１の絶縁層を設けることにより複数の第１の絶縁
層を得る工程とを含むよう、にする。
また、工程（ｂ）が、（ｂ−１）前記分離帯の中央部に
、前記分離帯の前記長手方向に沿って伸びる帯状の第２
の絶縁層を形成する工程と、（ｂ−２）前記分離帯のう
ち、互いに隣接する２つの第１の絶縁層と前記第２の絶
縁層との間に存在する一対のエリアの上に、前記第１と
第２の絶縁層のうち少なくとも前記第２の絶縁層に対し
てそれぞれギャップを隔てて、前記長手方向に伸びる帯
状の第１と第２の耐エツチング層をそれぞれ形成する工
程と、（ｂ−３）前記第１と第２の耐エツチング層をマ
スクとして用いつつ、前記ギャップを介して前記半導体
ウェハを選択的にエツチングし、それによって、前記半
導体ウェハのうち前記ギャップの下に存在する各部分に
帯状の空洞をそれぞれ形成して複数の空洞を得る工程と
を含むようにする。これによって、前記Ｎ本の凹溝は前
記複数の空洞として得られる。また、前記切断線は前記
第２の絶縁層の上に設定される。
、前記分離帯の前記長手方向に沿って伸びる帯状の第２
の絶縁層を形成する工程と、（ｂ−２）前記分離帯のう
ち、互いに隣接する２つの第１の絶縁層と前記第２の絶
縁層との間に存在する一対のエリアの上に、前記第１と
第２の絶縁層のうち少なくとも前記第２の絶縁層に対し
てそれぞれギャップを隔てて、前記長手方向に伸びる帯
状の第１と第２の耐エツチング層をそれぞれ形成する工
程と、（ｂ−３）前記第１と第２の耐エツチング層をマ
スクとして用いつつ、前記ギャップを介して前記半導体
ウェハを選択的にエツチングし、それによって、前記半
導体ウェハのうち前記ギャップの下に存在する各部分に
帯状の空洞をそれぞれ形成して複数の空洞を得る工程と
を含むようにする。これによって、前記Ｎ本の凹溝は前
記複数の空洞として得られる。また、前記切断線は前記
第２の絶縁層の上に設定される。
［作用〕
第１の構成による半導体チップにおいては、゛ト導体ウ
ェハを切分けてこの半導体チップをｉする際に切断部位
から割れが生じたとしても、この割れは凹溝に向って走
るため、電子素子領域の内部にまで割れが達する可能性
を低減できる。
ェハを切分けてこの半導体チップをｉする際に切断部位
から割れが生じたとしても、この割れは凹溝に向って走
るため、電子素子領域の内部にまで割れが達する可能性
を低減できる。
また、第２の構成による製造方法では、電子素子領域の
分離帯中に複数の凹溝を形成し、それらの間の位置で半
導体ウェハを切分けるため、分離溝をはさんで互いに隣
接する電子素子領域のいずれにおいても、割れを凹溝の
位置で止めることができる。
分離帯中に複数の凹溝を形成し、それらの間の位置で半
導体ウェハを切分けるため、分離溝をはさんで互いに隣
接する電子素子領域のいずれにおいても、割れを凹溝の
位置で止めることができる。
さらに、第３の構成では、分離帯の中に設けた耐エツチ
ング層をマスクとして用いつつ半導体ウェハのエンチン
グを行い、それによって得られた空洞を上記凹溝として
用いるため、分離帯の中での凹溝の位置決めが容易であ
り、複雑なプロセスを要しない。また、切断線は第２の
絶縁層の上に設定されるため、切り分けによって耐エツ
チング層が飛散って半導体チップ上を汚染するなどの新
たな間；ｊは生じない。
ング層をマスクとして用いつつ半導体ウェハのエンチン
グを行い、それによって得られた空洞を上記凹溝として
用いるため、分離帯の中での凹溝の位置決めが容易であ
り、複雑なプロセスを要しない。また、切断線は第２の
絶縁層の上に設定されるため、切り分けによって耐エツ
チング層が飛散って半導体チップ上を汚染するなどの新
たな間；ｊは生じない。
第１Ａ図〜第１Ｌ図は、この発明の一実施例による半導
体チップの製造方法を、主要な製造段階における断面図
として示す図である。まず、第１Ａ図に示すように、ウ
ェハ状態のシリコン基板１を準備する。そして、第１Ｂ
図に示すように、シリコン基！２１の一主面上に、活性
領域２の配列を形成する。この活性領域２のそれぞれの
中には少なくともひとつの電子素子が形成されているが
、既述した第６Ａ図と同様に、活性領域２の内部構成は
省略して描かれている。また、第１Ｂ図中には示されて
いないが、活性領域２はシリコン基板１上においてマト
リクス状に配列されている。そして、互いに隣接する活
性領域２の間には、それらを互いに分離するエリア３が
設けられている。
体チップの製造方法を、主要な製造段階における断面図
として示す図である。まず、第１Ａ図に示すように、ウ
ェハ状態のシリコン基板１を準備する。そして、第１Ｂ
図に示すように、シリコン基！２１の一主面上に、活性
領域２の配列を形成する。この活性領域２のそれぞれの
中には少なくともひとつの電子素子が形成されているが
、既述した第６Ａ図と同様に、活性領域２の内部構成は
省略して描かれている。また、第１Ｂ図中には示されて
いないが、活性領域２はシリコン基板１上においてマト
リクス状に配列されている。そして、互いに隣接する活
性領域２の間には、それらを互いに分離するエリア３が
設けられている。
次の製造工程を示す第１Ｃ図において、各活性領域１を
個別に覆うように、シリコン酸化膜４ａが形成される。
個別に覆うように、シリコン酸化膜４ａが形成される。
シリコン酸化膜４ａのＩｖさは、たとえば３０００〜３
５００人である。活性領域２のそれぞれが電子素子領域
２０のひとつずつに割当てられることにより、シリコン
酸化膜４ａのそれぞれの広がりが、電子素子６ｒ１域２
０のそれぞれの広がりを規定する。また、互いに隣接す
る電子素子−６Ｊ！ｉ域２０の間には、所定の幅を有す
る分離帯５が存在している。
５００人である。活性領域２のそれぞれが電子素子領域
２０のひとつずつに割当てられることにより、シリコン
酸化膜４ａのそれぞれの広がりが、電子素子６ｒ１域２
０のそれぞれの広がりを規定する。また、互いに隣接す
る電子素子−６Ｊ！ｉ域２０の間には、所定の幅を有す
る分離帯５が存在している。
第２Ａ図は、第１Ｃ図に対応する平面図であって、第２
Ａ図のＣ−Ｃ断面が第１Ｃ図で表現されている。電子素
子領域２０がマトリクス状に配列していることに対応し
て、分離帯５はラティス状に配列している。分離帯５は
後のダイシング−［、程においてダイシングラインとな
る領域である。
Ａ図のＣ−Ｃ断面が第１Ｃ図で表現されている。電子素
子領域２０がマトリクス状に配列していることに対応し
て、分離帯５はラティス状に配列している。分離帯５は
後のダイシング−［、程においてダイシングラインとな
る領域である。
そして、その後に、シリコン基板１の上面の全域にわた
って、シリコンＩｆ！ｌｌ４ｂ（第１Ｄ図）をＣＶＤ法
によって堆積させる。このシリコン酸化膜４ｂの厚さは
、たとえば４０００〜４５００人である。次に、写真製
版法を用いてシリコン酸化１ｆｉ４ｂを選択的に取除き
、第１Ｅ図に示すように、分離帯５の中央部のシリコン
酸化１１ｉ４ｄと、電子素子領域２０上のシリコン酸化
＠４Ｃとを残す。シリコン酸化膜４ａと４０とは同一の
材料で形成されているため、これらは全体として、厚さ
７０００〜９０００人のシリコン酸化膜４となる。した
がって、後述する第１Ｆ図〜第１Ｌ図および第３Ａ図、
第３Ｂ図では、シリコン酸化ＩＩ！４ａ、４ｃの境界線
は示されていない。分離帯５の中央部に残ったシリコン
酸化膜４ｄの厚さＤは、４０００〜４５００人である。
って、シリコンＩｆ！ｌｌ４ｂ（第１Ｄ図）をＣＶＤ法
によって堆積させる。このシリコン酸化膜４ｂの厚さは
、たとえば４０００〜４５００人である。次に、写真製
版法を用いてシリコン酸化１ｆｉ４ｂを選択的に取除き
、第１Ｅ図に示すように、分離帯５の中央部のシリコン
酸化１１ｉ４ｄと、電子素子領域２０上のシリコン酸化
＠４Ｃとを残す。シリコン酸化膜４ａと４０とは同一の
材料で形成されているため、これらは全体として、厚さ
７０００〜９０００人のシリコン酸化膜４となる。した
がって、後述する第１Ｆ図〜第１Ｌ図および第３Ａ図、
第３Ｂ図では、シリコン酸化ＩＩ！４ａ、４ｃの境界線
は示されていない。分離帯５の中央部に残ったシリコン
酸化膜４ｄの厚さＤは、４０００〜４５００人である。
第１Ｅ図に対応する平面図が第２Ｂ図に示されており、
第２Ｂ図のＥ−Ｅ断面が第１Ｅ図で表現されている。酸
化シリコン膜４ｄは分離帯５の中央部のみに形成されて
分離帯５の長手方向に沿って伸びているため、第１Ｅ図
かられかるように、酸化シリコン膜４ｄと４との間には
ギャップスペース７が存在する。
第２Ｂ図のＥ−Ｅ断面が第１Ｅ図で表現されている。酸
化シリコン膜４ｄは分離帯５の中央部のみに形成されて
分離帯５の長手方向に沿って伸びているため、第１Ｅ図
かられかるように、酸化シリコン膜４ｄと４との間には
ギャップスペース７が存在する。
次の工程（第１Ｆ図）では、シリコン基板１上面の全域
にわたって、スパッタリング法により白金Ｉｔ！ＩＩ
８を形成する。この白金膜８の形成は、電子素子領域２
０における配線工程との関連で行ってもよい。そして、
第１Ｆ図の状態となっているウェハを加熱炉に入れ、所
定の時間だけこのウェハを加熱して白金シンターを行う
。すると、第１Ｇ図に示すように、白金膜８のうちギャ
ップスペース７の底面エリアに存在する部分が、シリコ
ン基板１から拡散してきたシリコン原子を受入れて、白
金シリサイド膜９となる。白金膜８の残りの部分はシリ
コン酸化膜４ｄまたは４と接触しており、白金と酸化シ
リコンとは熱反応しないため、これらの部分は白金のま
まである。また、白金シリサイド膜９の両側面９ａには
白金の薄い層（第１Ｇ図には図示せず。）が残る。それ
は、この両側面Ｑ ａがシリコン基板１に接触しておら
ず、シリコンと白金との反応が実質的に生じないためで
ある。
にわたって、スパッタリング法により白金Ｉｔ！ＩＩ
８を形成する。この白金膜８の形成は、電子素子領域２
０における配線工程との関連で行ってもよい。そして、
第１Ｆ図の状態となっているウェハを加熱炉に入れ、所
定の時間だけこのウェハを加熱して白金シンターを行う
。すると、第１Ｇ図に示すように、白金膜８のうちギャ
ップスペース７の底面エリアに存在する部分が、シリコ
ン基板１から拡散してきたシリコン原子を受入れて、白
金シリサイド膜９となる。白金膜８の残りの部分はシリ
コン酸化膜４ｄまたは４と接触しており、白金と酸化シ
リコンとは熱反応しないため、これらの部分は白金のま
まである。また、白金シリサイド膜９の両側面９ａには
白金の薄い層（第１Ｇ図には図示せず。）が残る。それ
は、この両側面Ｑ ａがシリコン基板１に接触しておら
ず、シリコンと白金との反応が実質的に生じないためで
ある。
次に、第１Ｇ図の状態のウェハを王水に浸漬させ、それ
によって白金１ＩＩ８を取除く。さらに、電子素子領域
２０上にアルミ配線（図示せず）などを設ける。これら
の工程を経たウェハの断面が第１Ｈ図に、また、その部
分拡大図が第３Ａ図に示されている。第１Ｈ図において
、分離帯すなわちダイシングライン５の幅Ｗは約６０μ
ｍ１シリコン酸化膜４ｄの幅Ｗ。は約５０μｍ１そして
、ギャップスペース７０幅Ｗｌは約５μｍである。また
、白金シリサイド膜９の両側面９ａ（第３Ａ図）とシリ
コン酸化膜４ｄ、４との間の白金は王水によって除去さ
れるため、白金シリサイド膜９とシリコン酸化＄４ｄ、
４との間にはギャップ７ａ。
によって白金１ＩＩ８を取除く。さらに、電子素子領域
２０上にアルミ配線（図示せず）などを設ける。これら
の工程を経たウェハの断面が第１Ｈ図に、また、その部
分拡大図が第３Ａ図に示されている。第１Ｈ図において
、分離帯すなわちダイシングライン５の幅Ｗは約６０μ
ｍ１シリコン酸化膜４ｄの幅Ｗ。は約５０μｍ１そして
、ギャップスペース７０幅Ｗｌは約５μｍである。また
、白金シリサイド膜９の両側面９ａ（第３Ａ図）とシリ
コン酸化膜４ｄ、４との間の白金は王水によって除去さ
れるため、白金シリサイド膜９とシリコン酸化＄４ｄ、
４との間にはギャップ７ａ。
７ｂが形成される。そして、このギャップ７ａ。
７ｂ底面は、シリコン基板１の露出面１ａ、ｌｂとなっ
ている。
ている。
次の工程（第１夏図）では、シリコン基板１の上面の全
域にわたって、パッシベーション膜としての窒化シリコ
ン１１１１０を、プラズマＣＶＤ法を用いて形成する。
域にわたって、パッシベーション膜としての窒化シリコ
ン１１１１０を、プラズマＣＶＤ法を用いて形成する。
そして、窒化シリコン膜１０のうち、シリコン酸化ＩＩ
！［４の上に存在する部分を覆うように、レジスト膜１
１を形成する。次に、ＣＦ４−Ｏ２系ガスを用いたプラ
ズマエツチングにより、窒化シリコンＭ１０を選択的に
除去する。
！［４の上に存在する部分を覆うように、レジスト膜１
１を形成する。次に、ＣＦ４−Ｏ２系ガスを用いたプラ
ズマエツチングにより、窒化シリコンＭ１０を選択的に
除去する。
この除去処理におけるエツチング時間を、窒化シリコン
１ＩＩ１１０のうちレジストｌｌ！１１１に覆われてい
ない部分が完全に除去されるためたの時間よりも、約１
０％（たとえば３０秒から１分程度）長い時間に設定す
る。すると、プラズマ状態のガスがギャップ７ａ、７ｂ
（第３Ａ図）を通ってシリコン基板１の露出面１ａ、
ｌｂに到達し、この露出面１ａ、ｌｂの下部に存在する
シリコン基板１の部分がエツチングされる。その結果、
第１Ｊ図および第３Ｂ図に示すように、ギャップ７ａ、
７ｂの下に空洞１２．１３が形成される。この空洞１２
．１３の形成において、白金シリサイドｉｓ ９はマス
クとして機能する。空洞１２．１３のそれぞれの深さＨ
（第３Ｂ図）は、約１μｍが望ましい。
１ＩＩ１１０のうちレジストｌｌ！１１１に覆われてい
ない部分が完全に除去されるためたの時間よりも、約１
０％（たとえば３０秒から１分程度）長い時間に設定す
る。すると、プラズマ状態のガスがギャップ７ａ、７ｂ
（第３Ａ図）を通ってシリコン基板１の露出面１ａ、
ｌｂに到達し、この露出面１ａ、ｌｂの下部に存在する
シリコン基板１の部分がエツチングされる。その結果、
第１Ｊ図および第３Ｂ図に示すように、ギャップ７ａ、
７ｂの下に空洞１２．１３が形成される。この空洞１２
．１３の形成において、白金シリサイドｉｓ ９はマス
クとして機能する。空洞１２．１３のそれぞれの深さＨ
（第３Ｂ図）は、約１μｍが望ましい。
一方、エツチング時のアンダーカットによって、空洞１
２．１３は横方向にも伸びる。その結果、空洞１２．１
３の断面形状は円弧または楕円弧に近い形状となり、深
さＨを深くとろうとすると、空洞１２．１３の横方向の
サイズも増加する。これら２つの空洞１２．１３が互い
に連通してしまわないためには、空洞１２．１３の横方
向（つまり、シリコン基板１の主面に平行な方向）の幅
の１／２に相当する長さｄｔが、白金シリサイド膜９の
横方向の幅の１／２に相当する長さｄ２よりも小さいこ
とが必要である。白金シリサイド膜９の横方向の幅Ｗ１
（第１Ｈ図）が約５μｍであるときには、長さｄｌが
約２．５μｍ以下となるようにエツチング時間を定める
。深さＨに対する上述の数値例すなわち１μｍは、この
条件を満足しつつ、後のダイシングニし程での割れのコ
ントロール能力を十分に発揮し得る空洞１２．１３を与
える。
２．１３は横方向にも伸びる。その結果、空洞１２．１
３の断面形状は円弧または楕円弧に近い形状となり、深
さＨを深くとろうとすると、空洞１２．１３の横方向の
サイズも増加する。これら２つの空洞１２．１３が互い
に連通してしまわないためには、空洞１２．１３の横方
向（つまり、シリコン基板１の主面に平行な方向）の幅
の１／２に相当する長さｄｔが、白金シリサイド膜９の
横方向の幅の１／２に相当する長さｄ２よりも小さいこ
とが必要である。白金シリサイド膜９の横方向の幅Ｗ１
（第１Ｈ図）が約５μｍであるときには、長さｄｌが
約２．５μｍ以下となるようにエツチング時間を定める
。深さＨに対する上述の数値例すなわち１μｍは、この
条件を満足しつつ、後のダイシングニし程での割れのコ
ントロール能力を十分に発揮し得る空洞１２．１３を与
える。
第３Ｂ図かられかるように、空洞１２．１３は閉鎖空洞
ではなく、ギャップスペース７ａ、７ｂへ連通する開口
を持った凹溝と見なすことができる。ｊｆｌｌＪ図に対
応した平面図である第２Ｃ図では、空洞１２．１３は描
かれていないが、その部分拡大図である第２Ｄ図には、
白金シリサイド膜９の両エツジＥ、Ｅ２を軸線とする空
洞１２゜■ １３が破線によって示されている。ただし、第２Ｃ図の
Ｊ−Ｊ断面が第１Ｊ図に相当する。
ではなく、ギャップスペース７ａ、７ｂへ連通する開口
を持った凹溝と見なすことができる。ｊｆｌｌＪ図に対
応した平面図である第２Ｃ図では、空洞１２．１３は描
かれていないが、その部分拡大図である第２Ｄ図には、
白金シリサイド膜９の両エツジＥ、Ｅ２を軸線とする空
洞１２゜■ １３が破線によって示されている。ただし、第２Ｃ図の
Ｊ−Ｊ断面が第１Ｊ図に相当する。
第２Ｄ図かられかるように、互いに隣接する２つの電子
素子領域２０の間には、２つの空洞１２と２つの空洞１
３との、合計４つの空洞が存在する。すなわち、互いに
隣接する２つの電子素子領域２０の間に存在する空洞（
凹溝）の数をＮとしたとき、この実施例ではＮ−４とな
っている。また、空洞１２．１３の各々は、電子素子領
域２０を取囲むように伸びている。
素子領域２０の間には、２つの空洞１２と２つの空洞１
３との、合計４つの空洞が存在する。すなわち、互いに
隣接する２つの電子素子領域２０の間に存在する空洞（
凹溝）の数をＮとしたとき、この実施例ではＮ−４とな
っている。また、空洞１２．１３の各々は、電子素子領
域２０を取囲むように伸びている。
第１Ｋ図はダイシング工程を示している。シリコン酸化
膜４ｄの上面中心部に、分離溝５の長手方向（つまり第
１Ｋ図の紙面に垂直な方向）に伸びる切断線（図示せず
）が設定され、この切断線に沿って切断溝１４が１ヒ成
される。切断溝１４は、たとえばシリコン基板１の１ｖ
さの約半分に相当すル深さを有し、ブレードスクライバ
を用いて形成される。この切断溝１４の形成を通じて、
シリコン酸化膜４ｄは一対のシリコン酸化膜４ｅへと分
離される。このダイシング工程において、切断溝１４か
ら伸びる割れ１５が、シリコン基板１に発生することが
ある。しかしながら、はとんどの場合、この割れ１５は
空洞１２に向かって伸びて、この空洞１２で止まる。そ
の結果、割れが電子素子領域２０の内部、とくに活性領
域２に及ぶことはほとんどない。割れを空洞１２におい
て止めることができない場合でも、第１Ｋ図中に仮想線
の割れ１６で示すように、この割れは他方の空洞１３に
おいて止めることができる。
膜４ｄの上面中心部に、分離溝５の長手方向（つまり第
１Ｋ図の紙面に垂直な方向）に伸びる切断線（図示せず
）が設定され、この切断線に沿って切断溝１４が１ヒ成
される。切断溝１４は、たとえばシリコン基板１の１ｖ
さの約半分に相当すル深さを有し、ブレードスクライバ
を用いて形成される。この切断溝１４の形成を通じて、
シリコン酸化膜４ｄは一対のシリコン酸化膜４ｅへと分
離される。このダイシング工程において、切断溝１４か
ら伸びる割れ１５が、シリコン基板１に発生することが
ある。しかしながら、はとんどの場合、この割れ１５は
空洞１２に向かって伸びて、この空洞１２で止まる。そ
の結果、割れが電子素子領域２０の内部、とくに活性領
域２に及ぶことはほとんどない。割れを空洞１２におい
て止めることができない場合でも、第１Ｋ図中に仮想線
の割れ１６で示すように、この割れは他方の空洞１３に
おいて止めることができる。
空洞１２．１３のうち、切断溝１４により近い側に位置
する空洞１２が特に重要である。それは、空洞１２は活
性領域２から比較的遠い位置にあるため、割れを活性領
域２から遠い位置で止めることができるからである。
する空洞１２が特に重要である。それは、空洞１２は活
性領域２から比較的遠い位置にあるため、割れを活性領
域２から遠い位置で止めることができるからである。
互いに隣接する２つの電子素子領域２００間には、合計
４本の空ａｔ２．１３が存在する。そして、これら４本
の空洞は、３つの配列間隔スペース、すなわち、第１Ｋ
図の左側に存在する空洞］−２，１３の間の第１のスペ
ース、２つの空洞１２の間の第２のスペース、そして、
第１Ｋ図の右側にａ存する空洞１２．１３の間の第３の
スペースと、交−Ｕに配列している。切断線１４がこれ
らの３つの配列間隔スペースのうちのひとつ、すなわち
第２のスペース中に設定されているため、切断線１４は
、４本の空洞１２．．１３を第１Ｋ図の左側に存在する
第１の空洞グループＧ１と、第１Ｋ図の右側に存在する
第２の空洞グループＧ２とに分類する境界線となってい
る。一般に、Ｎを２以上の整数として、Ｎ本の空洞（凹
溝）は（Ｎ−１）個の配列間隔スペースと交互に配列す
るように形成され、これらの配列間隔スペースのうちの
ひとつの中に切断溝が形成される。その結果、Ｎ１゜Ｎ
２を、 Ｎ、＋Ｎ２−Ｎ ・・・（１）を
満足する正整数としたとき、Ｎ本の空洞は、方の電子素
子領域側のＮ１本の空洞と、他方の電子素子領域側のＮ
２本の空洞とに分離される。
４本の空ａｔ２．１３が存在する。そして、これら４本
の空洞は、３つの配列間隔スペース、すなわち、第１Ｋ
図の左側に存在する空洞］−２，１３の間の第１のスペ
ース、２つの空洞１２の間の第２のスペース、そして、
第１Ｋ図の右側にａ存する空洞１２．１３の間の第３の
スペースと、交−Ｕに配列している。切断線１４がこれ
らの３つの配列間隔スペースのうちのひとつ、すなわち
第２のスペース中に設定されているため、切断線１４は
、４本の空洞１２．．１３を第１Ｋ図の左側に存在する
第１の空洞グループＧ１と、第１Ｋ図の右側に存在する
第２の空洞グループＧ２とに分類する境界線となってい
る。一般に、Ｎを２以上の整数として、Ｎ本の空洞（凹
溝）は（Ｎ−１）個の配列間隔スペースと交互に配列す
るように形成され、これらの配列間隔スペースのうちの
ひとつの中に切断溝が形成される。その結果、Ｎ１゜Ｎ
２を、 Ｎ、＋Ｎ２−Ｎ ・・・（１）を
満足する正整数としたとき、Ｎ本の空洞は、方の電子素
子領域側のＮ１本の空洞と、他方の電子素子領域側のＮ
２本の空洞とに分離される。
この発明の原理を満足するための基本条件はＮ≧２．
Ｎ ≧１．Ｎ２≧１ ・・・（２）！ であり、望ましくは、 Ｎ≧４． Ｎ ≧２．Ｎ２≧２ ・・・（
３）が満足されるように、Ｎ、Ｎ、Ｎ２を決定する。
Ｎ ≧１．Ｎ２≧１ ・・・（２）！ であり、望ましくは、 Ｎ≧４． Ｎ ≧２．Ｎ２≧２ ・・・（
３）が満足されるように、Ｎ、Ｎ、Ｎ２を決定する。
第１Ｋ図に示す実施例においては、
Ｎ−４，Ｎ −Ｎ２−２ ・・・（４）
となっている。
となっている。
第１Ｋ図に対応する平面図が第２Ｅ図に示されているが
、第２Ｅ図では空洞１２．１３は白金シリサイド膜９の
両エツジＥ、Ｅ２の位置付近に存在することのみが示さ
れており、空洞１２．１３の詳細は示されていない。第
２Ｅ図のＫ −Ｋ 断面が第１Ｋ図に相当する。
、第２Ｅ図では空洞１２．１３は白金シリサイド膜９の
両エツジＥ、Ｅ２の位置付近に存在することのみが示さ
れており、空洞１２．１３の詳細は示されていない。第
２Ｅ図のＫ −Ｋ 断面が第１Ｋ図に相当する。
第１に図および第２Ｅ図で示される状態となったウェハ
が、第４図にウェハ４０として示されている。ウェハ４
０はその裏面がビニールシート４１に貼付けられ、ビニ
ールシート４１は、第４図に矢印で示すように放射状に
引張られる。それによって、ビニールシート４１は放射
状外向きに伸長し、ウェハ４０は切断溝１４のそれぞれ
において半導体チップ３０へと分離する（ブレークエキ
スバンド工程）。
が、第４図にウェハ４０として示されている。ウェハ４
０はその裏面がビニールシート４１に貼付けられ、ビニ
ールシート４１は、第４図に矢印で示すように放射状に
引張られる。それによって、ビニールシート４１は放射
状外向きに伸長し、ウェハ４０は切断溝１４のそれぞれ
において半導体チップ３０へと分離する（ブレークエキ
スバンド工程）。
第２Ｆ図は、このブレーキエキスバンドニし程における
ウェハの部分平面図であり、そのＬ−Ｌ断面図が第１Ｌ
図に示されている。ブレーク而４２（第１Ｌ図）は切断
溝１４の下面から伸びてシリコン基板１の裏面にまで達
し、それによって、電子素子領域２０を含んだ半導体チ
ップ３ｏが複数個得られる。割れ１５または１６が生じ
ていたとしても、この割れ１５．１６は活性領域２へ達
していないため、これらの半導体チップ３０を不良品と
して廃棄する必要はない。その結果、半導体チップ３０
の製造における歩留まりゃ、半導体チップ３０の電気的
特性における信頼性が向上する。
ウェハの部分平面図であり、そのＬ−Ｌ断面図が第１Ｌ
図に示されている。ブレーク而４２（第１Ｌ図）は切断
溝１４の下面から伸びてシリコン基板１の裏面にまで達
し、それによって、電子素子領域２０を含んだ半導体チ
ップ３ｏが複数個得られる。割れ１５または１６が生じ
ていたとしても、この割れ１５．１６は活性領域２へ達
していないため、これらの半導体チップ３０を不良品と
して廃棄する必要はない。その結果、半導体チップ３０
の製造における歩留まりゃ、半導体チップ３０の電気的
特性における信頼性が向上する。
また、切断線１４は、白金シリサイド膜９の中ではなく
、シリコン酸化１１１４ｄの中に設けられるため、ダイ
シング工程において白金シリサイドの切削飛沫が半導体
チップ３０に付着し、半導体チツブ３０の電気的特性に
影響を与えることはない。
、シリコン酸化１１１４ｄの中に設けられるため、ダイ
シング工程において白金シリサイドの切削飛沫が半導体
チップ３０に付着し、半導体チツブ３０の電気的特性に
影響を与えることはない。
シリコン酸化膜４ｄの切削飛沫は電気的絶縁物であるた
め、仮にそれが半導体チップ３０に付むしてもその電気
的特性に対する影響はほとんどない。
め、仮にそれが半導体チップ３０に付むしてもその電気
的特性に対する影響はほとんどない。
このようにして得られた半導体チップ３０は、ボンディ
ング工程やパッケージング工程などに送られ、゛Ｉ６導
体装置として完成する。第５図はボンディング工程にお
ける半導体チップ３０の平面図である。電子素子領域２
０の端部に所要数のポンディングパッド３４か設けられ
、このポンディングパッド３４に外部配線３５が接続さ
れている。
ング工程やパッケージング工程などに送られ、゛Ｉ６導
体装置として完成する。第５図はボンディング工程にお
ける半導体チップ３０の平面図である。電子素子領域２
０の端部に所要数のポンディングパッド３４か設けられ
、このポンディングパッド３４に外部配線３５が接続さ
れている。
第５図では、ポンディングパッド３４および外部配線３
５の一部分のみが示されている。また、第５図の３Ｂ−
３Ｂ断面は、実質的に第３Ｂ図に対応する。
５の一部分のみが示されている。また、第５図の３Ｂ−
３Ｂ断面は、実質的に第３Ｂ図に対応する。
第５図の半導体チップ３０の構造は次のように表現する
ことができる。すなわち、まず、半導体チップ３０の周
縁部３３上にはシリコン酸化ｌｌ！１Ｉ４ｅからなる矩
形の絶縁リング３２が存在する。また、その内側には、
白金シリサイド１１１９からなる矩形の金属／半導体＋
３２６材料リング３１が存在する。金属／゛１６導体複
合材料リング３１の両エツジＥ、Ｅ２に対応する位置に
は、シリコン基板１１１に、空洞１２．１３が存在する
（第５図においてもまた、空洞１２．１３の詳細は示さ
れていない。）そして、これらの絶縁リング３２．複合
材料リング３１および空洞１２．１３によって取囲まれ
ている゛１′導体基板１の中央部には電子素子領域２０
が存在する。
ことができる。すなわち、まず、半導体チップ３０の周
縁部３３上にはシリコン酸化ｌｌ！１Ｉ４ｅからなる矩
形の絶縁リング３２が存在する。また、その内側には、
白金シリサイド１１１９からなる矩形の金属／半導体＋
３２６材料リング３１が存在する。金属／゛１６導体複
合材料リング３１の両エツジＥ、Ｅ２に対応する位置に
は、シリコン基板１１１に、空洞１２．１３が存在する
（第５図においてもまた、空洞１２．１３の詳細は示さ
れていない。）そして、これらの絶縁リング３２．複合
材料リング３１および空洞１２．１３によって取囲まれ
ている゛１′導体基板１の中央部には電子素子領域２０
が存在する。
そして、空洞１２．１３が周縁部３３に設けられている
ことにより、この半導体チップ３０をウェハの切分けに
よって製造する場合において、割れが電子素子領域２０
の内部に侵入することを防１１できる。このため、第５
図の半導体チップ３０は、その製造を高い歩留まりで行
うことができるとともに、信頼性も高い好ましいチップ
となっている。空洞１２．１３を形成するための上程は
７１ｉ子素子領域２０を構成するための工程との関連で
行うことができるため、半導体装置製造のための全工程
の数をあまり増加させる必要もない。
ことにより、この半導体チップ３０をウェハの切分けに
よって製造する場合において、割れが電子素子領域２０
の内部に侵入することを防１１できる。このため、第５
図の半導体チップ３０は、その製造を高い歩留まりで行
うことができるとともに、信頼性も高い好ましいチップ
となっている。空洞１２．１３を形成するための上程は
７１ｉ子素子領域２０を構成するための工程との関連で
行うことができるため、半導体装置製造のための全工程
の数をあまり増加させる必要もない。
なお、この発明は、たとえば以下のような変形を加えて
実施することも可能である。
実施することも可能である。
白金シリサイド膜９を設ける目的は、これをマスクとし
て用いつつ空洞（凹溝）１２．１３を形成することであ
る。このため、一般には、白金シリサイド膜９は他の種
類の耐エツチング層であってしよい。たとえば、白金膜
８のかわりに、タングステンやモリブデンなどを用いる
ときには、白金シリサイド膜９のかわりにタングステン
シリサイド膜やモリブデンシリサイド膜が得られる。
て用いつつ空洞（凹溝）１２．１３を形成することであ
る。このため、一般には、白金シリサイド膜９は他の種
類の耐エツチング層であってしよい。たとえば、白金膜
８のかわりに、タングステンやモリブデンなどを用いる
ときには、白金シリサイド膜９のかわりにタングステン
シリサイド膜やモリブデンシリサイド膜が得られる。
この発明は電子素子領域２０の内部構造を制限するもの
ではないから、個別半導体素子と集積回路との双方に適
用＋１７能である。
ではないから、個別半導体素子と集積回路との双方に適
用＋１７能である。
以上説明したように、この発明の第１の構成によれば、
電子素子領域を取囲む凹溝を半導体チップに形成してお
くことにより、ウェハを切分けてこの半導体チップを得
る際の割れが電子素子領域の内部に侵入することを防止
できる。このため、半導体チップの歩留まりと信頼性と
が向上する。
電子素子領域を取囲む凹溝を半導体チップに形成してお
くことにより、ウェハを切分けてこの半導体チップを得
る際の割れが電子素子領域の内部に侵入することを防止
できる。このため、半導体チップの歩留まりと信頼性と
が向上する。
また、第２の構成による製造方法では、電子素子領域の
分離帯中に複数の凹溝を形成し、それらの間の位置で半
導体ウェハを切分けるため、分離溝をはさんで互いに隣
接する電子素子領域のいずれにおいても、割れを凹溝の
位置で１１：、めることかできる。このため、この方法
によって製造される半導体チップの信頼性と歩留まりと
が向上する。
分離帯中に複数の凹溝を形成し、それらの間の位置で半
導体ウェハを切分けるため、分離溝をはさんで互いに隣
接する電子素子領域のいずれにおいても、割れを凹溝の
位置で１１：、めることかできる。このため、この方法
によって製造される半導体チップの信頼性と歩留まりと
が向上する。
さらに、第３の構成では、分離帯の中に設けた耐エツチ
ング層をマスクとして用いっつ半導体ウェハのエツチン
グを行い、それによって得られた空洞を上記凹溝として
用いるため、分離帯の中での凹溝の位置決めが容易であ
り、複雑なプロセスを要しない。また、切断線は第２の
絶縁層の上に設定されるため、切り分けによって耐エツ
チング層が飛散って半導体チップ上を汚染するなとの新
たな問題は生じないという効果もある。
ング層をマスクとして用いっつ半導体ウェハのエツチン
グを行い、それによって得られた空洞を上記凹溝として
用いるため、分離帯の中での凹溝の位置決めが容易であ
り、複雑なプロセスを要しない。また、切断線は第２の
絶縁層の上に設定されるため、切り分けによって耐エツ
チング層が飛散って半導体チップ上を汚染するなとの新
たな問題は生じないという効果もある。
第１Ａ図から第１Ｌ図はこの発明の一実施例を示す断面
図、第２Ａ図から第２Ｆ図は実施例中の各−に程におけ
る部分平面図、第３Ａ図および第３Ｂ図はそれぞれ第１
Ｈ図および第１Ｊ図に示す状態の部分拡大図、第４図は
ブレークエキスバンド工程の説明図、第５図は実施例の
半導体チップの３１乏面図、第６Ａ図および第６Ｂ図は
従来方法を示す断面図、第７Ａ図および第７Ｂ図はそれ
ぞれ第６Ａ図におよび第６Ｂ図に対応する部分甲面図で
ある。 図において、１はシリコン基板、２は活性領域、４．４
ａ〜４ｅはシリコン酸化膜、５は分離帯（ダイシングラ
イン）、８は白金膜、９は白金シリサイド膜（耐エツチ
ング層）、１２．１３は空洞（凹溝）、２０は電子素子
領域、３０は半導体チップである。 なお、各図中同一符号は同一または相当部分を示す。 ２０：電子素子領域
図、第２Ａ図から第２Ｆ図は実施例中の各−に程におけ
る部分平面図、第３Ａ図および第３Ｂ図はそれぞれ第１
Ｈ図および第１Ｊ図に示す状態の部分拡大図、第４図は
ブレークエキスバンド工程の説明図、第５図は実施例の
半導体チップの３１乏面図、第６Ａ図および第６Ｂ図は
従来方法を示す断面図、第７Ａ図および第７Ｂ図はそれ
ぞれ第６Ａ図におよび第６Ｂ図に対応する部分甲面図で
ある。 図において、１はシリコン基板、２は活性領域、４．４
ａ〜４ｅはシリコン酸化膜、５は分離帯（ダイシングラ
イン）、８は白金膜、９は白金シリサイド膜（耐エツチ
ング層）、１２．１３は空洞（凹溝）、２０は電子素子
領域、３０は半導体チップである。 なお、各図中同一符号は同一または相当部分を示す。 ２０：電子素子領域
Claims (3)
- （１）電子素子領域の配列を含んだ半導体ウェハを切分
けて得られた半導体チップであって、（ａ）少なくとも
ひとつの凹溝が一主面上の周縁部分に沿って形成された
半導体基板と、 （ｂ）少なくともひとつの電子素子を含み、前記半導体
基板の前記一主面のうち前記少なくともひとつの凹溝に
よって取囲まれた部分に形成された電子素子領域とを備
える半導体チップ。 - （２）電子素子領域の配列を含んだ半導体ウェハを切分
けて複数の半導体チップを製造する方法であって、 （ａ）それぞれが少なくともひとつの電子素子を含んだ
複数の電子素子領域を、所定の幅を有する分離帯によっ
て互いに空間的に分離しつつ前記半導体ウェハの一主面
上に形成し、それによって前記一主面上に前記複数の電
子素子領域の配列を得る工程と、 （ｂ）前記分離帯の中に、前記分離帯の長手方向に沿っ
てＮ本（Ｎ≧２）の凹溝を平行に形成し、それによって
（Ｎ−１）本の配列間隔スペースと交互に前記Ｎ本の第
１の凹溝が配列した凹溝平行配列を得る工程と、 （ｃ）前記（Ｎ−１）本の配列間隔スペースのうちのひ
とつを通り、かつ前記分離帯の長手方向に沿って伸びる
切断線に沿って前記半導体ウェハを切分け、それによっ
て、それぞれが電子素子領域を有する複数の半導体チッ
プを得る工程とを備える、半導体チップの製造方法。 - （３）請求項２の製造方法において、 前記工程（ａ）が、 （ａ−１）それぞれが少なくともひとつの電子素子を含
んだ複数の活性領域の配列を前記一主面に形成する工程
と、 （ａ−２）前記複数の活性領域のそれぞれの上に第１の
絶縁層を設けることにより複数の第１の絶縁層を得る工
程とを含み、 工程（ｂ）が、 （ｂ−１）前記分離帯の中央部に、前記分離帯の前記長
手方向に沿って伸びる帯状の第２の絶縁層を形成する工
程と、 （ｂ−２）前記分離帯のうち、互いに隣接する２つの第
１の絶縁層と前記第２の絶縁層との間に存在する一対の
エリアの上に、前記第１と第２の絶縁層のうち少なくと
も前記第２の絶縁層に対してそれぞれギャップを隔てて
、前記長手方向に伸びる帯状の第１と第２の耐エッチン
グ層をそれぞれ形成する工程と、 （ｂ−３）前記第１と第２の耐エッチング層をマスクと
して用いつつ、前記ギャップを介して前記半導体ウェハ
を選択的にエッチングし、それによって、前記半導体ウ
ェハのうち前記ギャップの下に存在する各部分に帯状の
空洞をそれぞれ形成して複数の空洞を得る工程とを含み
、 前記Ｎ本の凹溝は前記複数の空洞として得られるととも
に、 前記切断線は前記第２の絶縁層の上に設定されることを
特徴する、半導体チップの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16472089A JPH0750700B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体チップの製造方法 |
| US07/446,125 US5024970A (en) | 1989-06-27 | 1989-12-05 | Method of obtaining semiconductor chips |
| DE4020195A DE4020195C2 (de) | 1989-06-27 | 1990-06-25 | Verfahren zur Vereinzelung von Halbleiterchips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16472089A JPH0750700B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体チップの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330357A true JPH0330357A (ja) | 1991-02-08 |
| JPH0750700B2 JPH0750700B2 (ja) | 1995-05-31 |
Family
ID=15798611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16472089A Expired - Lifetime JPH0750700B2 (ja) | 1989-06-27 | 1989-06-27 | 半導体チップの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5024970A (ja) |
| JP (1) | JPH0750700B2 (ja) |
| DE (1) | DE4020195C2 (ja) |
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- 1989-12-05 US US07/446,125 patent/US5024970A/en not_active Expired - Fee Related
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