JPH09306984A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09306984A JPH09306984A JP12313396A JP12313396A JPH09306984A JP H09306984 A JPH09306984 A JP H09306984A JP 12313396 A JP12313396 A JP 12313396A JP 12313396 A JP12313396 A JP 12313396A JP H09306984 A JPH09306984 A JP H09306984A
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Abstract
(57)【要約】
【課題】 半導体基板のトレンチ側面と配線層との間で
接合リークが生じるのを防止するには、マスク合わせず
れに対する余裕が必要で、素子面積の増大を招いてい
た。 【解決手段】 半導体基板１０１上に絶縁膜１０２、膜
１０３を形成し、素子分離領域に溝を形成し、絶縁膜１
０２をエッチングで後退させ素子領域と膜１０３との間
に隙間を形成し、絶縁膜１０４、１０５を形成して隙間
を埋め、絶縁膜１０６を堆積して溝を埋め込み、素子領
域上の膜１０３、絶縁膜１０２、１０４、１０５を除去
して素子領域表面を露出させ、溝の側壁の絶縁膜１０４
の上部端面を絶縁膜１０５ａで覆い、表面全体に絶縁膜
１０７を堆積して素子領域に対応した部分を開孔し、素
子領域の表面を露出させる。
接合リークが生じるのを防止するには、マスク合わせず
れに対する余裕が必要で、素子面積の増大を招いてい
た。 【解決手段】 半導体基板１０１上に絶縁膜１０２、膜
１０３を形成し、素子分離領域に溝を形成し、絶縁膜１
０２をエッチングで後退させ素子領域と膜１０３との間
に隙間を形成し、絶縁膜１０４、１０５を形成して隙間
を埋め、絶縁膜１０６を堆積して溝を埋め込み、素子領
域上の膜１０３、絶縁膜１０２、１０４、１０５を除去
して素子領域表面を露出させ、溝の側壁の絶縁膜１０４
の上部端面を絶縁膜１０５ａで覆い、表面全体に絶縁膜
１０７を堆積して素子領域に対応した部分を開孔し、素
子領域の表面を露出させる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係わり、特に埋め込み素子分離構造を有する装置の
製造方法に関する。
法に係わり、特に埋め込み素子分離構造を有する装置の
製造方法に関する。
【０００２】
【従来の技術】半導体装置において素子分離を行うた
め、半導体基板表面の素子分離領域に溝を形成し、絶縁
物で溝を埋め込むことが行われている。
め、半導体基板表面の素子分離領域に溝を形成し、絶縁
物で溝を埋め込むことが行われている。
【０００３】従来は、このような素子分離構造を持つ装
置を次のような方法で製造していた。図４（ａ）のよう
に、半導体基板２０１の表面における素子分離領域に溝
を形成し、素子領域は凸状にする。この溝を形成した半
導体基板２０１の表面全体にシリコン酸化膜２０２を形
成し、その表面上にＬＰＣＶＤ法によりシリコン酸化膜
２０３を堆積する。このシリコン酸化膜２０３は、溝の
深さよりも厚く堆積する。シリコン酸化膜２０３を研磨
して、半導体基板２０１の素子領域の表面が露出するま
で平坦化する。
置を次のような方法で製造していた。図４（ａ）のよう
に、半導体基板２０１の表面における素子分離領域に溝
を形成し、素子領域は凸状にする。この溝を形成した半
導体基板２０１の表面全体にシリコン酸化膜２０２を形
成し、その表面上にＬＰＣＶＤ法によりシリコン酸化膜
２０３を堆積する。このシリコン酸化膜２０３は、溝の
深さよりも厚く堆積する。シリコン酸化膜２０３を研磨
して、半導体基板２０１の素子領域の表面が露出するま
で平坦化する。
【０００４】図４（ｂ）のように、表面全体にシリコン
酸化膜を堆積して層間絶縁膜２０４を形成し、レジスト
膜を用いて素子領域に対応する部分にコンタクトをとる
ためのホールを開孔する。
酸化膜を堆積して層間絶縁膜２０４を形成し、レジスト
膜を用いて素子領域に対応する部分にコンタクトをとる
ためのホールを開孔する。
【０００５】ここで、溝を形成するときに用いたフォト
マスクと、層間絶縁膜２０４にホールを開孔するために
用いたフォトマスクとの間にマスク合わせずれが生じる
と、図４（ｂ）に示されるように溝の側壁において穴２
０６が掘れた状態となる。
マスクと、層間絶縁膜２０４にホールを開孔するために
用いたフォトマスクとの間にマスク合わせずれが生じる
と、図４（ｂ）に示されるように溝の側壁において穴２
０６が掘れた状態となる。
【０００６】この状態で、表面上に配線層を形成する
と、素子領域の拡散層２０５よりも下方の半導体基板２
０１と配線層２０４との間で接合リークが生じるという
問題があった。
と、素子領域の拡散層２０５よりも下方の半導体基板２
０１と配線層２０４との間で接合リークが生じるという
問題があった。
【０００７】従来の他の方法によれば、図５（ａ）に示
されるように、半導体基板３０１の溝の内壁にシリコン
酸化膜３０２のみならずシリコン窒化膜３０３を形成し
た後、シリコン酸化膜３０４で溝を埋め込む。この後、
図５（ｂ）のように層間絶縁膜３０５を形成してコンタ
クト用のホールを開孔する。
されるように、半導体基板３０１の溝の内壁にシリコン
酸化膜３０２のみならずシリコン窒化膜３０３を形成し
た後、シリコン酸化膜３０４で溝を埋め込む。この後、
図５（ｂ）のように層間絶縁膜３０５を形成してコンタ
クト用のホールを開孔する。
【０００８】この方法によれば、マスク合わせずれが生
じた場合にもシリコン窒化膜３０３は除去されずに残る
が、シリコン酸化膜３０２は除去される。これにより、
溝の側壁に沿って穴３０７が掘れた状態になり、拡散層
３０６と半導体基板３０１との間の接合部が露出する。
よって、この層間絶縁膜３０５上に配線層を形成する
と、半導体基板３０１との間で接合リークが生じる。
じた場合にもシリコン窒化膜３０３は除去されずに残る
が、シリコン酸化膜３０２は除去される。これにより、
溝の側壁に沿って穴３０７が掘れた状態になり、拡散層
３０６と半導体基板３０１との間の接合部が露出する。
よって、この層間絶縁膜３０５上に配線層を形成する
と、半導体基板３０１との間で接合リークが生じる。
【０００９】従来の方法でこのような接合リークを防止
するには、マスク合わせずれに対して余裕を持たせるた
めに拡散層と配線層とのコンタクト領域を大きくとらな
ければならず、素子面積の増大を招いていた。
するには、マスク合わせずれに対して余裕を持たせるた
めに拡散層と配線層とのコンタクト領域を大きくとらな
ければならず、素子面積の増大を招いていた。
【００１０】
【発明が解決しようとする課題】このように、従来は接
合リークを防止しようとすると、マスク合わせずれに対
して余裕を持たせる必要があり、素子面積の増大を招い
ていた。
合リークを防止しようとすると、マスク合わせずれに対
して余裕を持たせる必要があり、素子面積の増大を招い
ていた。
【００１１】本発明は上記事情に鑑みてなされたもの
で、埋め込み素子分離構造を持つ半導体装置の製造方法
において、半導体基板表面と配線層との間でコンタクト
をとる際に、マスク合わせの余裕を小さくし、かつ接合
リークの発生を防止することが可能な製造方法を提供す
ることを目的とする。
で、埋め込み素子分離構造を持つ半導体装置の製造方法
において、半導体基板表面と配線層との間でコンタクト
をとる際に、マスク合わせの余裕を小さくし、かつ接合
リークの発生を防止することが可能な製造方法を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の表面上に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜の表面上に、この第１の絶
縁膜とは異なる材料から成る膜を形成する工程と、前記
第１の絶縁膜及び前記膜のうち素子領域に対応する部分
を残してパターニングし、さらに前記半導体基板の素子
分離領域に溝を形成する工程と、前記第１の絶縁膜の側
面にエッチングを行って後退させ、前記素子領域と前記
膜との間に隙間を形成する工程と、表面全体に第２の絶
縁膜と、この第２の絶縁膜とは異なる材料から成る第３
の絶縁膜とを順に形成し、前記素子領域と前記膜との間
の隙間を前記第２及び第３の絶縁膜で埋める工程と、表
面全体に第４の絶縁膜を堆積して前記素子分離領域を埋
め込み、エッチバックを行って前記素子領域の上部に前
記第１、第２、第３の絶縁膜と前記膜とを残した状態に
する工程と、前記素子領域の上部の前記膜をエッチング
により除去する工程と、前記第３の絶縁膜のうち、前記
素子領域と前記膜との間の隙間より上方にある部分をエ
ッチングにより除去する工程と、前記素子領域の表面上
の前記第１及び第２の絶縁膜を除去して前記素子領域の
表面を露出させ、前記素子分離領域の溝の側壁に形成さ
れた前記第２の絶縁膜の上部端面が前記第３の絶縁膜で
覆われた状態にする工程と、表面全体に第５の絶縁膜を
堆積し、前記素子領域に対応した部分を開孔し、前記素
子領域の表面を露出させる工程とを備え、前記第５の絶
縁膜に開孔を行ったとき、前記素子分離領域の溝の側面
は少なくとも前記第２及び第３の絶縁膜のいずれか一方
で覆われていることを特徴とする。
造方法は、半導体基板の表面上に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜の表面上に、この第１の絶
縁膜とは異なる材料から成る膜を形成する工程と、前記
第１の絶縁膜及び前記膜のうち素子領域に対応する部分
を残してパターニングし、さらに前記半導体基板の素子
分離領域に溝を形成する工程と、前記第１の絶縁膜の側
面にエッチングを行って後退させ、前記素子領域と前記
膜との間に隙間を形成する工程と、表面全体に第２の絶
縁膜と、この第２の絶縁膜とは異なる材料から成る第３
の絶縁膜とを順に形成し、前記素子領域と前記膜との間
の隙間を前記第２及び第３の絶縁膜で埋める工程と、表
面全体に第４の絶縁膜を堆積して前記素子分離領域を埋
め込み、エッチバックを行って前記素子領域の上部に前
記第１、第２、第３の絶縁膜と前記膜とを残した状態に
する工程と、前記素子領域の上部の前記膜をエッチング
により除去する工程と、前記第３の絶縁膜のうち、前記
素子領域と前記膜との間の隙間より上方にある部分をエ
ッチングにより除去する工程と、前記素子領域の表面上
の前記第１及び第２の絶縁膜を除去して前記素子領域の
表面を露出させ、前記素子分離領域の溝の側壁に形成さ
れた前記第２の絶縁膜の上部端面が前記第３の絶縁膜で
覆われた状態にする工程と、表面全体に第５の絶縁膜を
堆積し、前記素子領域に対応した部分を開孔し、前記素
子領域の表面を露出させる工程とを備え、前記第５の絶
縁膜に開孔を行ったとき、前記素子分離領域の溝の側面
は少なくとも前記第２及び第３の絶縁膜のいずれか一方
で覆われていることを特徴とする。
【００１３】ここで、前記第２の絶縁膜はシリコン酸化
膜、第３の絶縁膜はシリコン窒化膜とすると、エッチン
グ選択比を大きくとることが可能で、前記第５の絶縁膜
に開孔を行ったときに、より確実に素子分離領域の溝の
側面が露出することを防止することができる。
膜、第３の絶縁膜はシリコン窒化膜とすると、エッチン
グ選択比を大きくとることが可能で、前記第５の絶縁膜
に開孔を行ったときに、より確実に素子分離領域の溝の
側面が露出することを防止することができる。
【００１４】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１５】図１に、本実施の形態による半導体装置の
製造方法を、工程別の素子縦断面として示す。先ず、図
１（ａ）のように、半導体基板１０１の表面に熱酸化法
により約摂氏８５０度に加熱して約１５０〜３００オン
グストロームの膜厚でシリコン酸化膜１０２を形成す
る。このシリコン酸化膜１０２の表面上に、エッチング
選択比を大きくとることができるように、ＣＶＤ法によ
り約３０００オングストロームの膜厚で多結晶シリコン
膜１０３を形成する。さらに、多結晶シリコン膜１０３
の表面上にＣＶＤ法により約３０００オングストローム
のシリコン酸化膜１１１を形成する。
製造方法を、工程別の素子縦断面として示す。先ず、図
１（ａ）のように、半導体基板１０１の表面に熱酸化法
により約摂氏８５０度に加熱して約１５０〜３００オン
グストロームの膜厚でシリコン酸化膜１０２を形成す
る。このシリコン酸化膜１０２の表面上に、エッチング
選択比を大きくとることができるように、ＣＶＤ法によ
り約３０００オングストロームの膜厚で多結晶シリコン
膜１０３を形成する。さらに、多結晶シリコン膜１０３
の表面上にＣＶＤ法により約３０００オングストローム
のシリコン酸化膜１１１を形成する。
【００１６】図１（ｂ）のように、シリコン酸化膜１１
１上にレジストを塗布し、素子領域に対応した部分を残
し他の部分を除去してレジスト膜１１２を形成する。こ
のレジスト膜１１２をマスクとして、図１（ｃ）のよう
にシリコン酸化膜１１１にエッチングを行い、レジスト
膜１１２を除去する。
１上にレジストを塗布し、素子領域に対応した部分を残
し他の部分を除去してレジスト膜１１２を形成する。こ
のレジスト膜１１２をマスクとして、図１（ｃ）のよう
にシリコン酸化膜１１１にエッチングを行い、レジスト
膜１１２を除去する。
【００１７】図１（ｄ）のように、シリコン酸化膜１１
１をマスクとして、多結晶シリコン膜１０３、シリコン
酸化膜１０２及び半導体基板１０１に順にエッチングを
行っていく。これにより、半導体基板１０１の素子分離
領域に溝が形成される。
１をマスクとして、多結晶シリコン膜１０３、シリコン
酸化膜１０２及び半導体基板１０１に順にエッチングを
行っていく。これにより、半導体基板１０１の素子分離
領域に溝が形成される。
【００１８】この状態で、図１（ｅ）のように、希フッ
酸処理を行って素子領域と多結晶シリコン膜１０３との
間のシリコン酸化膜１０２を後退させ、溝を形成する。
この後退させる量は、この後に形成するシリコン酸化膜
及びシリコン窒化膜が入り込める十分な隙間が形成され
るように設定する必要がある。但し、シリコン酸化膜１
０２を後退させすぎると、シリコン酸化膜１０２で覆わ
れており素子の形成が可能な領域が小さくなることに留
意しなければならない。
酸処理を行って素子領域と多結晶シリコン膜１０３との
間のシリコン酸化膜１０２を後退させ、溝を形成する。
この後退させる量は、この後に形成するシリコン酸化膜
及びシリコン窒化膜が入り込める十分な隙間が形成され
るように設定する必要がある。但し、シリコン酸化膜１
０２を後退させすぎると、シリコン酸化膜１０２で覆わ
れており素子の形成が可能な領域が小さくなることに留
意しなければならない。
【００１９】次に、図１（ｆ）のように熱酸化法で表面
全体にシリコン酸化膜１０４を形成する。このシリコン
酸化膜１０４の膜厚は、この後に形成するシリコン窒化
膜が多結晶シリコン膜１０３と半導体基板１０１の素子
領域との間の隙間に入り込めるように設定する。
全体にシリコン酸化膜１０４を形成する。このシリコン
酸化膜１０４の膜厚は、この後に形成するシリコン窒化
膜が多結晶シリコン膜１０３と半導体基板１０１の素子
領域との間の隙間に入り込めるように設定する。
【００２０】さらに、図１（ｇ）のようにＣＶＤ法によ
り約５０〜６０オングストロームのシリコン窒化膜１０
５を表面全体に形成する。
り約５０〜６０オングストロームのシリコン窒化膜１０
５を表面全体に形成する。
【００２１】図１（ｈ）のように、ＬＰＣＶＤ法により
シリコン酸化膜１０６を表面全体に堆積する。このシリ
コン酸化膜１０６の膜厚は、溝を埋め込むことができる
ように設定する。反応性イオンエッチング等の異方性エ
ッチング、又はＣＭＰ（Chemical Mechanical Polishin
g ）法によりエッチバックを行い、表面を平坦化する。
シリコン酸化膜１０６を表面全体に堆積する。このシリ
コン酸化膜１０６の膜厚は、溝を埋め込むことができる
ように設定する。反応性イオンエッチング等の異方性エ
ッチング、又はＣＭＰ（Chemical Mechanical Polishin
g ）法によりエッチバックを行い、表面を平坦化する。
【００２２】図１（ｉ）のように、ＣＤＥ（Chemical D
ry Etching）法等の等方性エッチングを行って、素子領
域の保護に形成した多結晶シリコン膜１０３を除去す
る。
ry Etching）法等の等方性エッチングを行って、素子領
域の保護に形成した多結晶シリコン膜１０３を除去す
る。
【００２３】次に、図１（ｊ）のように、ＣＤＥ法等の
等方性エッチングによりシリコン窒化膜１０５のうち多
結晶シリコン膜１０３と素子領域との隙間より上部にあ
る部分を除去する。
等方性エッチングによりシリコン窒化膜１０５のうち多
結晶シリコン膜１０３と素子領域との隙間より上部にあ
る部分を除去する。
【００２４】図１（ｋ）のように、等方性エッチングに
よりシリコン酸化膜１０２及び１０４のうち素子領域よ
り上部にある部分を除去する。これにより、素子領域の
周囲において、シリコン酸化膜１０４の上部端面をシリ
コン窒化膜１０５ａが覆った状態になる。
よりシリコン酸化膜１０２及び１０４のうち素子領域よ
り上部にある部分を除去する。これにより、素子領域の
周囲において、シリコン酸化膜１０４の上部端面をシリ
コン窒化膜１０５ａが覆った状態になる。
【００２５】図１（ｌ）のように、表面全体にシリコン
酸化膜から成る層間絶縁膜１０７をＣＶＤ法により堆積
し、図示されていないレジストを塗布する。素子領域に
対応した位置が開孔されたレジスト膜を形成し、これを
マスクとして層間絶縁膜１０７にエッチングを行い、コ
ンタクトホールを開孔する。この時、マスク合わせずれ
が生じて層間絶縁膜１０７のホールと素子領域との間が
ずれたとしても、上述したようにシリコン酸化膜１０４
の上部端面はシリコン窒化膜１０５ａが覆っている。従
って、シリコン酸化膜１０４とシリコン窒化膜１０５と
の間でエッチング選択比を高くとるようにして層間絶縁
膜１０７にエッチングを行うと、シリコン酸化膜１０４
が除去されず、トレンチの側面における拡散層１０８と
半導体基板１０１との接合部の露出を防止することがで
きる。これにより、この上面に形成する配線層と拡散層
１０８の接合部との間でリークが生じるのを防止するこ
とができる。従って、マスク合わせずれを考慮して配線
層と素子領域との間のコンタクト領域を大きくとる必要
がなく、素子面積を縮小することができる。
酸化膜から成る層間絶縁膜１０７をＣＶＤ法により堆積
し、図示されていないレジストを塗布する。素子領域に
対応した位置が開孔されたレジスト膜を形成し、これを
マスクとして層間絶縁膜１０７にエッチングを行い、コ
ンタクトホールを開孔する。この時、マスク合わせずれ
が生じて層間絶縁膜１０７のホールと素子領域との間が
ずれたとしても、上述したようにシリコン酸化膜１０４
の上部端面はシリコン窒化膜１０５ａが覆っている。従
って、シリコン酸化膜１０４とシリコン窒化膜１０５と
の間でエッチング選択比を高くとるようにして層間絶縁
膜１０７にエッチングを行うと、シリコン酸化膜１０４
が除去されず、トレンチの側面における拡散層１０８と
半導体基板１０１との接合部の露出を防止することがで
きる。これにより、この上面に形成する配線層と拡散層
１０８の接合部との間でリークが生じるのを防止するこ
とができる。従って、マスク合わせずれを考慮して配線
層と素子領域との間のコンタクト領域を大きくとる必要
がなく、素子面積を縮小することができる。
【００２６】ここで、半導体基板１０１の表面に直接シ
リコン窒化膜１０５を形成せずに、シリコン酸化膜１０
５を間に形成しているが、これはストレスを緩和するた
めである。
リコン窒化膜１０５を形成せずに、シリコン酸化膜１０
５を間に形成しているが、これはストレスを緩和するた
めである。
【００２７】また、図１（ｈ）に示されたエッチバック
による平坦化が終了した時点から、図１（ｋ）における
素子領域を露出させシリコン酸化膜１０４の上部端面を
シリコン窒化膜１０５ａで覆った状態にするまでには、
図１（ｉ）〜（ｊ）に示された工程の他に、他の工程が
考えられる。
による平坦化が終了した時点から、図１（ｋ）における
素子領域を露出させシリコン酸化膜１０４の上部端面を
シリコン窒化膜１０５ａで覆った状態にするまでには、
図１（ｉ）〜（ｊ）に示された工程の他に、他の工程が
考えられる。
【００２８】例えば、図１（ｉ）に示された工程と同様
に、図２（ｉ）に示されたように、等方性エッチングに
より多結晶シリコン膜１０３を除去する。
に、図２（ｉ）に示されたように、等方性エッチングに
より多結晶シリコン膜１０３を除去する。
【００２９】次に、図２（ｊ）のように、等方性エッチ
ングを行ってシリコン酸化膜１０２、１０４及び１０６
のうち、素子領域より上面にある部分を除去する。この
後、シリコン窒化膜１０５にエッチングを行う。このと
き、シリコン酸化膜１０４の上部端面を覆うシリコン窒
化膜１０５ａまでが除去されないようにする必要があ
る。この後は、図１（ｋ）〜（ｌ）の工程を同様に経て
コンタクトホールが開孔された層間絶縁膜１０７を形成
する。
ングを行ってシリコン酸化膜１０２、１０４及び１０６
のうち、素子領域より上面にある部分を除去する。この
後、シリコン窒化膜１０５にエッチングを行う。このと
き、シリコン酸化膜１０４の上部端面を覆うシリコン窒
化膜１０５ａまでが除去されないようにする必要があ
る。この後は、図１（ｋ）〜（ｌ）の工程を同様に経て
コンタクトホールが開孔された層間絶縁膜１０７を形成
する。
【００３０】あるいは、図３（ｉ）のように等方性エッ
チングを行い、多結晶シリコン膜１０３と同様な深さま
でシリコン窒化膜１０４を除去する。
チングを行い、多結晶シリコン膜１０３と同様な深さま
でシリコン窒化膜１０４を除去する。
【００３１】図３（ｊ）のように、等方性エッチングを
行って多結晶シリコン膜１０３を除去する。さらに、等
方性エッチングにより素子領域より上面にあるシリコン
酸化膜１０２及び１０４を除去する。この後、図１
（ｋ）〜（ｌ）の工程を経て層間絶縁膜１０７を形成す
る。
行って多結晶シリコン膜１０３を除去する。さらに、等
方性エッチングにより素子領域より上面にあるシリコン
酸化膜１０２及び１０４を除去する。この後、図１
（ｋ）〜（ｌ）の工程を経て層間絶縁膜１０７を形成す
る。
【００３２】以上のいずれの実施の形態によっても、溝
の内壁の表面にはシリコン酸化膜１０４が形成され、こ
のシリコン酸化膜１０４の上部端面にはシリコン窒化膜
１０５ａが覆われた状態で層間絶縁膜１０７にコンタク
トホールを開孔するため、トレンチの側面の露出を防止
し、配線層との間の接合リークを防ぐことができる。
の内壁の表面にはシリコン酸化膜１０４が形成され、こ
のシリコン酸化膜１０４の上部端面にはシリコン窒化膜
１０５ａが覆われた状態で層間絶縁膜１０７にコンタク
トホールを開孔するため、トレンチの側面の露出を防止
し、配線層との間の接合リークを防ぐことができる。
【００３３】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、実施の形態では素子
分離領域の溝の側面を、シリコン酸化膜１０４とシリコ
ン窒化膜１０５で覆っている。しかし、エッチングの選
択比を大きくとることができるものであれば、他の二種
類の材料から成る絶縁膜で溝の側面を覆ってもよい。
を限定するものではない。例えば、実施の形態では素子
分離領域の溝の側面を、シリコン酸化膜１０４とシリコ
ン窒化膜１０５で覆っている。しかし、エッチングの選
択比を大きくとることができるものであれば、他の二種
類の材料から成る絶縁膜で溝の側面を覆ってもよい。
【００３４】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、素子分離領域の溝の側面を、エッチン
グ選択比を大きくとることが可能な二種類の絶縁膜で覆
った状態で層間絶縁膜の素子領域に対応した部分を開孔
するため、溝を形成するときのフォトマスクと層間絶縁
膜に開孔するときのフォトマスクとの間でマスク合わせ
ずれが生じた場合にも、溝の側面が露出して半導体基板
と層間絶縁膜の上部に形成した配線層との間で接合リー
クが発生することを防止することができるため、歩留ま
りを向上させることができるとともに、マスク合わせず
れを考慮して素子領域と配線層とのコンタクト領域を大
きくとる必要がなく、素子面積を縮小することができ
る。
置の製造方法は、素子分離領域の溝の側面を、エッチン
グ選択比を大きくとることが可能な二種類の絶縁膜で覆
った状態で層間絶縁膜の素子領域に対応した部分を開孔
するため、溝を形成するときのフォトマスクと層間絶縁
膜に開孔するときのフォトマスクとの間でマスク合わせ
ずれが生じた場合にも、溝の側面が露出して半導体基板
と層間絶縁膜の上部に形成した配線層との間で接合リー
クが発生することを防止することができるため、歩留ま
りを向上させることができるとともに、マスク合わせず
れを考慮して素子領域と配線層とのコンタクト領域を大
きくとる必要がなく、素子面積を縮小することができ
る。
【図１】本発明の一実施の形態による半導体装置の製造
方法を工程別に示した素子縦断面図。
方法を工程別に示した素子縦断面図。
【図２】本発明の他の実施の形態による半導体装置の製
造方法を工程別に示した素子縦断面図。
造方法を工程別に示した素子縦断面図。
【図３】本発明のさらに他の実施の形態による半導体装
置の製造方法を工程別に示した素子縦断面図。
置の製造方法を工程別に示した素子縦断面図。
【図４】従来の半導体装置の製造方法を工程別に示した
素子縦断面図。
素子縦断面図。
【図５】従来の他の半導体装置の製造方法を工程別に示
した素子縦断面図。
した素子縦断面図。
１０１ 半導体基板 １０２、１０４、１０６、１１１ シリコン酸化膜 １０３ 多結晶シリコン膜 １０５、１０５ａ シリコン窒化膜 １０７ 層間絶縁膜 １１２ レジスト膜
Claims (3)
- 【請求項１】半導体基板の表面上に第１の絶縁膜を形成
する工程と、 前記第１の絶縁膜の表面上に、この第１の絶縁膜とは異
なる材料から成る膜を形成する工程と、 前記第１の絶縁膜及び前記膜のうち素子領域に対応する
部分を残してパターニングし、さらに前記半導体基板の
素子分離領域に溝を形成する工程と、 前記第１の絶縁膜の側面にエッチングを行って後退さ
せ、前記素子領域と前記膜との間に隙間を形成する工程
と、 表面全体に第２の絶縁膜と、この第２の絶縁膜とは異な
る材料から成る第３の絶縁膜とを順に形成し、前記素子
領域と前記膜との間の隙間を前記第２及び第３の絶縁膜
で埋める工程と、 表面全体に第４の絶縁膜を堆積して前記素子分離領域を
埋め込み、エッチバックを行って前記素子領域の上部に
前記第１、第２、第３の絶縁膜と前記膜とを残した状態
にする工程と、 前記素子領域の上部の前記膜をエッチングにより除去す
る工程と、 前記第３の絶縁膜のうち、前記素子領域と前記膜との間
の隙間より上方にある部分をエッチングにより除去する
工程と、 前記素子領域の表面上の前記第１及び第２の絶縁膜を除
去して前記素子領域の表面を露出させ、前記素子分離領
域の溝の側壁に形成された前記第２の絶縁膜の上部端面
が前記第３の絶縁膜で覆われた状態にする工程と、 表面全体に第５の絶縁膜を堆積し、前記素子領域に対応
した部分を開孔し、前記素子領域の表面を露出させる工
程とを備え、 前記第５の絶縁膜に開孔を行ったとき、前記素子分離領
域の溝の側面は少なくとも前記第２及び第３の絶縁膜の
いずれか一方で覆われていることを特徴とする半導体装
置の製造方法。 - 【請求項２】半導体基板の表面上に第１の絶縁膜を形成
する工程と、 前記第１の絶縁膜の表面上に、この第１の絶縁膜とは異
なる材料から成る膜を形成する工程と、 前記第１の絶縁膜及び前記膜のうち素子領域に対応する
部分を残してパターニングし、さらに前記半導体基板の
素子分離領域に溝を形成する工程と、 前記第１の絶縁膜の側面にエッチングを行って後退さ
せ、前記素子領域と前記膜との間に隙間を形成する工程
と、 表面全体に第２の絶縁膜と、この第２の絶縁膜とは異な
る材料から成る第３の絶縁膜とを順に形成し、前記素子
領域と前記膜との間の隙間を前記第２及び第３の絶縁膜
で埋める工程と、 表面全体に第４の絶縁膜を堆積して前記素子分離領域を
埋め込み、エッチバックを行って前記素子領域の上部に
前記第１、第２、第３の絶縁膜と前記膜とが残る状態に
する工程と、 前記第３の絶縁膜のうち、前記素子領域と前記膜との間
の隙間よりも上方の部分をエッチングにより除去する工
程と、 前記素子領域の上部の前記膜をエッチングにより除去す
る工程と、 前記第１、第２及び第３の絶縁膜のうち、前記素子領域
より上方の部分をエッチングにより除去して前記素子領
域の表面を露出させ、前記素子分離領域の溝の側壁に形
成された前記第２の絶縁膜の上部端面が前記第３の絶縁
膜で覆われた状態にする工程と、 表面全体に第５の絶縁膜を堆積し、前記素子領域に対応
した部分を開孔し、前記素子領域の表面を露出させる工
程とを備え、 前記第５の絶縁膜に開孔したとき、前記素子分離領域の
溝の側面は少なくとも前記第２及び第３の絶縁膜のいず
れか一方で覆われていることを特徴とする半導体装置の
製造方法。 - 【請求項３】前記第２の絶縁膜はシリコン酸化膜で前記
第３の絶縁膜はシリコン窒化膜であることを特徴とする
請求項１又は２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12313396A JPH09306984A (ja) | 1996-05-17 | 1996-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12313396A JPH09306984A (ja) | 1996-05-17 | 1996-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306984A true JPH09306984A (ja) | 1997-11-28 |
Family
ID=14853008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12313396A Pending JPH09306984A (ja) | 1996-05-17 | 1996-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039831A (ja) * | 2002-07-03 | 2004-02-05 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2007531324A (ja) * | 2004-04-01 | 2007-11-01 | マイクロン テクノロジー， インク． | トレンチ分離領域の形成方法 |
-
1996
- 1996-05-17 JP JP12313396A patent/JPH09306984A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039831A (ja) * | 2002-07-03 | 2004-02-05 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2007531324A (ja) * | 2004-04-01 | 2007-11-01 | マイクロン テクノロジー， インク． | トレンチ分離領域の形成方法 |
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