JPH09307076A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09307076A JPH09307076A JP8121847A JP12184796A JPH09307076A JP H09307076 A JPH09307076 A JP H09307076A JP 8121847 A JP8121847 A JP 8121847A JP 12184796 A JP12184796 A JP 12184796A JP H09307076 A JPH09307076 A JP H09307076A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【課題】 蓄積容量部レジストマスク形成時の光の乱反
射に起因する蓄積容量部の寸法ばらつきを極力小さくし
得る半導体装置の製造方法を提供する。 【解決手段】 本製造方法は、半導体基板１上の第１の
層間絶縁膜７に容量コンタクト孔９を開口した後、その
上に蓄積容量下部電極となるポリシリコン膜１０を堆積
する工程と、シリコンイオンを注入してポリシリコン膜
１０の表面に非晶質シリコン層２０を形成することによ
ってポリシリコン膜１０表面を平滑化する工程と、ポリ
シリコン膜１０上に蓄積容量下部電極形成用のレジスト
マスクを形成する工程と、レジストマスクを用いてポリ
シリコン膜１０をエッチングすることにより蓄積容量下
部電極を形成する工程、を有している。
射に起因する蓄積容量部の寸法ばらつきを極力小さくし
得る半導体装置の製造方法を提供する。 【解決手段】 本製造方法は、半導体基板１上の第１の
層間絶縁膜７に容量コンタクト孔９を開口した後、その
上に蓄積容量下部電極となるポリシリコン膜１０を堆積
する工程と、シリコンイオンを注入してポリシリコン膜
１０の表面に非晶質シリコン層２０を形成することによ
ってポリシリコン膜１０表面を平滑化する工程と、ポリ
シリコン膜１０上に蓄積容量下部電極形成用のレジスト
マスクを形成する工程と、レジストマスクを用いてポリ
シリコン膜１０をエッチングすることにより蓄積容量下
部電極を形成する工程、を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＤＲＡＭ等の電荷を蓄積する容量部を
有する素子の蓄積容量部形成方法に関するものである。
方法に関し、特にＤＲＡＭ等の電荷を蓄積する容量部を
有する素子の蓄積容量部形成方法に関するものである。
【０００２】
【従来の技術】現在、高度に微細化・集積化の進んだ半
導体装置として、設計最小寸法が０．２５μｍ以下のも
のが製造されている。このような微細なパターンを形成
するためには、ＫｒＦエキシマレーザー光等の短波長光
によるフォトリソグラフィー技術が用いられる。また、
この種の加工技術により製造される２５６Ｍbit ＤＲＡ
Ｍでは、限られた面積で大きな蓄積容量を得るために、
ビット線より上層に蓄積容量部を形成するセル構造が採
られている。
導体装置として、設計最小寸法が０．２５μｍ以下のも
のが製造されている。このような微細なパターンを形成
するためには、ＫｒＦエキシマレーザー光等の短波長光
によるフォトリソグラフィー技術が用いられる。また、
この種の加工技術により製造される２５６Ｍbit ＤＲＡ
Ｍでは、限られた面積で大きな蓄積容量を得るために、
ビット線より上層に蓄積容量部を形成するセル構造が採
られている。
【０００３】図８〜図１０は、ビット線より上層に蓄積
容量部が形成されるＤＲＡＭの蓄積容量部形成方法を工
程順を追って示すプロセスフロー図である。まず、図８
（ａ）に示すように、半導体基板１上に素子分離酸化膜
２、ゲート酸化膜３、ワード線４、ビットコンタクト
５、ビット線６等を形成し、ホウ素とリンを含有したシ
リコン酸化膜（Boron-Phospho-Silicate Glass, 以下、
ＢＰＳＧ膜と記す）等からなる第１の層間絶縁膜７を形
成する。その後、不純物拡散層８に到達する容量コンタ
クト孔９を開口する。次に、蓄積容量部を形成するため
のポリシリコン膜１０を堆積する。
容量部が形成されるＤＲＡＭの蓄積容量部形成方法を工
程順を追って示すプロセスフロー図である。まず、図８
（ａ）に示すように、半導体基板１上に素子分離酸化膜
２、ゲート酸化膜３、ワード線４、ビットコンタクト
５、ビット線６等を形成し、ホウ素とリンを含有したシ
リコン酸化膜（Boron-Phospho-Silicate Glass, 以下、
ＢＰＳＧ膜と記す）等からなる第１の層間絶縁膜７を形
成する。その後、不純物拡散層８に到達する容量コンタ
クト孔９を開口する。次に、蓄積容量部を形成するため
のポリシリコン膜１０を堆積する。
【０００４】そして、図８（ｂ）に示すように、ポリシ
リコン膜１０上に回転塗布法等を用いてフォトレジスト
１１を塗布した後、図９（ｃ）に示すように、ＫｒＦエ
キシマレーザー光等を用いてフォトレジストによる蓄積
容量部パターンのマスク１２を形成する。その後、図９
（ｄ）に示すように、このレジストマスク１２を用いて
ポリシリコン膜１０のエッチングを行い、蓄積容量下部
電極１３を形成する。さらに、図１０（ｅ）に示すよう
に、蓄積容量下部電極１３上に容量絶縁膜１４、蓄積容
量上部電極１５を形成することによって蓄積容量部１６
が完成する。最後に、第２の層間絶縁膜１７の形成、コ
ンタクト孔１８の開口、上層配線１９の形成を順次行う
ことにより、ＤＲＡＭメモリセルが完成する。
リコン膜１０上に回転塗布法等を用いてフォトレジスト
１１を塗布した後、図９（ｃ）に示すように、ＫｒＦエ
キシマレーザー光等を用いてフォトレジストによる蓄積
容量部パターンのマスク１２を形成する。その後、図９
（ｄ）に示すように、このレジストマスク１２を用いて
ポリシリコン膜１０のエッチングを行い、蓄積容量下部
電極１３を形成する。さらに、図１０（ｅ）に示すよう
に、蓄積容量下部電極１３上に容量絶縁膜１４、蓄積容
量上部電極１５を形成することによって蓄積容量部１６
が完成する。最後に、第２の層間絶縁膜１７の形成、コ
ンタクト孔１８の開口、上層配線１９の形成を順次行う
ことにより、ＤＲＡＭメモリセルが完成する。
【０００５】なお、２５６Ｍbit ＤＲＡＭのような微細
なメモリ素子では、限られたセル領域の中でデータの読
み出しに必要な電荷を蓄積するために、平面的な占有面
積は小さくても蓄積容量下部電極１３の表面積はある所
定の値を確保しなければならず、そのために蓄積容量下
部電極１３となるポリシリコン膜１０を、例えば６００
〜１２００ｎｍもの厚みで堆積する必要がある。
なメモリ素子では、限られたセル領域の中でデータの読
み出しに必要な電荷を蓄積するために、平面的な占有面
積は小さくても蓄積容量下部電極１３の表面積はある所
定の値を確保しなければならず、そのために蓄積容量下
部電極１３となるポリシリコン膜１０を、例えば６００
〜１２００ｎｍもの厚みで堆積する必要がある。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭの蓄積容量部形成方法には、以下のような問題
点がある。上記のように、蓄積容量下部電極１３となる
ポリシリコン膜１０を６００〜１２００ｎｍも堆積する
と、ポリシリコン膜１０の表面はシリコンの結晶粒界を
反映して凸凹の状態となる。なお、凸凹の大きさは１０
〜５０ｎｍ程度のわずかなものである。そこで、このわ
ずかな凸凹に起因して、図９（ｃ）に示した蓄積容量部
のレジストマスク１２の形成を行う際、ポリシリコン膜
１０表面で光の乱反射が発生し、レジストマスク寸法に
ばらつきが生じる。ところが、蓄積容量部の寸法のばら
つきは、微細なメモリ素子では深刻な問題である。なぜ
ならば、蓄積容量部が大きくなると隣接する蓄積容量部
との絶縁不良が発生し、小さくなると容量不足となるか
らである。
ＤＲＡＭの蓄積容量部形成方法には、以下のような問題
点がある。上記のように、蓄積容量下部電極１３となる
ポリシリコン膜１０を６００〜１２００ｎｍも堆積する
と、ポリシリコン膜１０の表面はシリコンの結晶粒界を
反映して凸凹の状態となる。なお、凸凹の大きさは１０
〜５０ｎｍ程度のわずかなものである。そこで、このわ
ずかな凸凹に起因して、図９（ｃ）に示した蓄積容量部
のレジストマスク１２の形成を行う際、ポリシリコン膜
１０表面で光の乱反射が発生し、レジストマスク寸法に
ばらつきが生じる。ところが、蓄積容量部の寸法のばら
つきは、微細なメモリ素子では深刻な問題である。なぜ
ならば、蓄積容量部が大きくなると隣接する蓄積容量部
との絶縁不良が発生し、小さくなると容量不足となるか
らである。
【０００７】この問題は、蓄積容量下部電極となる導電
層を、表面形状が滑らかで凸凹のない非晶質シリコンで
形成すれば解決できるわけである。ところが、非晶質シ
リコンは、通常、シリコンが結晶化しない４００〜５０
０℃程度の低温で堆積しなければならず、堆積速度が遅
いという欠点を持っているため、６００〜１２００ｎｍ
もの厚みに堆積するには多大な時間を要する、という問
題がある。
層を、表面形状が滑らかで凸凹のない非晶質シリコンで
形成すれば解決できるわけである。ところが、非晶質シ
リコンは、通常、シリコンが結晶化しない４００〜５０
０℃程度の低温で堆積しなければならず、堆積速度が遅
いという欠点を持っているため、６００〜１２００ｎｍ
もの厚みに堆積するには多大な時間を要する、という問
題がある。
【０００８】本発明は、上記の課題を解決するためにな
されたものであって、蓄積容量部レジストマスク形成時
の光の乱反射に起因する蓄積容量部の寸法ばらつきを極
力小さくし得る半導体装置の製造方法を提供することを
目的とする。
されたものであって、蓄積容量部レジストマスク形成時
の光の乱反射に起因する蓄積容量部の寸法ばらつきを極
力小さくし得る半導体装置の製造方法を提供することを
目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、半導体基板上
に形成された蓄積容量部に電荷を蓄積することによって
情報を記憶する機能を有する半導体装置の製造方法であ
って、半導体基板の上方に層間絶縁膜を形成し、層間絶
縁膜に半導体基板に到達するコンタクト孔を開口した
後、コンタクト孔内を含む層間絶縁膜上に後で蓄積容量
部の下部電極となる多結晶半導体膜を堆積する工程と、
多結晶半導体膜にイオン注入を行い多結晶半導体膜の表
面を非晶質化することによって平滑化する工程と、多結
晶半導体膜上に蓄積容量下部電極形成用のレジストマス
クを形成する工程と、レジストマスクを用いて多結晶半
導体膜をエッチングすることにより蓄積容量下部電極を
形成する工程、を有することを特徴とするものである。
めに、本発明の半導体装置の製造方法は、半導体基板上
に形成された蓄積容量部に電荷を蓄積することによって
情報を記憶する機能を有する半導体装置の製造方法であ
って、半導体基板の上方に層間絶縁膜を形成し、層間絶
縁膜に半導体基板に到達するコンタクト孔を開口した
後、コンタクト孔内を含む層間絶縁膜上に後で蓄積容量
部の下部電極となる多結晶半導体膜を堆積する工程と、
多結晶半導体膜にイオン注入を行い多結晶半導体膜の表
面を非晶質化することによって平滑化する工程と、多結
晶半導体膜上に蓄積容量下部電極形成用のレジストマス
クを形成する工程と、レジストマスクを用いて多結晶半
導体膜をエッチングすることにより蓄積容量下部電極を
形成する工程、を有することを特徴とするものである。
【００１０】また、前記多結晶半導体膜としては、ポリ
シリコン膜を用いることができる。そして、前記イオン
注入時に用いるイオン種としては、（１）シリコン、ア
ルゴン、フッ素のうちのいずれか１種、または複数種、
あるいは（２）導電性不純物であるヒ素、リン、ホウ素
のうちのいずれか１種、または複数種を用いることがで
きる。
シリコン膜を用いることができる。そして、前記イオン
注入時に用いるイオン種としては、（１）シリコン、ア
ルゴン、フッ素のうちのいずれか１種、または複数種、
あるいは（２）導電性不純物であるヒ素、リン、ホウ素
のうちのいずれか１種、または複数種を用いることがで
きる。
【００１１】すなわち、本発明は、堆積直後には結晶粒
界を反映して表面が凸凹状になっている多結晶半導体膜
に対してイオン注入を行うことにより、イオン注入時に
生じる「イオンが通過した領域の非晶質化」という現象
を利用して多結晶半導体膜表面の平滑化を図るというも
のである。これにより、フォトリソグラフィー技術を用
いて蓄積容量下部電極形成用レジストマスクを形成する
際に、光の乱反射が少なくなるため、レジストマスクの
寸法ばらつきを低減することができる。
界を反映して表面が凸凹状になっている多結晶半導体膜
に対してイオン注入を行うことにより、イオン注入時に
生じる「イオンが通過した領域の非晶質化」という現象
を利用して多結晶半導体膜表面の平滑化を図るというも
のである。これにより、フォトリソグラフィー技術を用
いて蓄積容量下部電極形成用レジストマスクを形成する
際に、光の乱反射が少なくなるため、レジストマスクの
寸法ばらつきを低減することができる。
【００１２】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図３を参照して説明する。図１〜図３は、本実
施の形態の半導体装置の製造方法を工程順を追って示す
プロセスフロー図であり、図中符号１は半導体基板、２
は素子分離酸化膜、３はゲート酸化膜、４はワード線、
５はビットコンタクト、６はビット線、７はＢＰＳＧ膜
等からなる第１の層間絶縁膜、８は不純物拡散層、であ
る。
を図１〜図３を参照して説明する。図１〜図３は、本実
施の形態の半導体装置の製造方法を工程順を追って示す
プロセスフロー図であり、図中符号１は半導体基板、２
は素子分離酸化膜、３はゲート酸化膜、４はワード線、
５はビットコンタクト、６はビット線、７はＢＰＳＧ膜
等からなる第１の層間絶縁膜、８は不純物拡散層、であ
る。
【００１３】まず、図１（ａ）に示すように、半導体基
板１上に素子分離酸化膜２、ゲート酸化膜３、ワード線
４、ビットコンタクト５、ビット線６等を形成し、ＢＰ
ＳＧ膜等からなる第１の層間絶縁膜７を形成する。その
後、不純物拡散層８に到達する容量コンタクト孔９を開
口する。次に、後で蓄積容量部の下部電極となるポリシ
リコン膜１０（多結晶半導体膜）を堆積する。この際、
ポリシリコン膜１０の膜厚はデータの読み出しに必要な
蓄積電荷量によって決定され、例えば２５６Ｍbit ＤＲ
ＡＭでは６００〜１２００ｎｍとなる。この段階では、
ポリシリコン膜１０の表面にはシリコンの結晶粒界を反
映した細かな凸凹が存在する。
板１上に素子分離酸化膜２、ゲート酸化膜３、ワード線
４、ビットコンタクト５、ビット線６等を形成し、ＢＰ
ＳＧ膜等からなる第１の層間絶縁膜７を形成する。その
後、不純物拡散層８に到達する容量コンタクト孔９を開
口する。次に、後で蓄積容量部の下部電極となるポリシ
リコン膜１０（多結晶半導体膜）を堆積する。この際、
ポリシリコン膜１０の膜厚はデータの読み出しに必要な
蓄積電荷量によって決定され、例えば２５６Ｍbit ＤＲ
ＡＭでは６００〜１２００ｎｍとなる。この段階では、
ポリシリコン膜１０の表面にはシリコンの結晶粒界を反
映した細かな凸凹が存在する。
【００１４】次に、図１（ｂ）に示すように、ポリシリ
コン膜１０中にシリコンイオンを注入する。この際、イ
オン注入条件としては、ポリシリコン膜１０の表面に非
晶質シリコン層２０を形成できる加速電圧と注入量を設
定する。シリコンの場合、加速電圧２０〜７０keV 、注
入量５．０×１０15〜２．０×１０16ｃｍ-2程度が適当
である。
コン膜１０中にシリコンイオンを注入する。この際、イ
オン注入条件としては、ポリシリコン膜１０の表面に非
晶質シリコン層２０を形成できる加速電圧と注入量を設
定する。シリコンの場合、加速電圧２０〜７０keV 、注
入量５．０×１０15〜２．０×１０16ｃｍ-2程度が適当
である。
【００１５】そして、ポリシリコン膜１０表面を非晶質
状態に保ったまま、すなわちアニール等を施さないま
ま、ポリシリコン膜１０上に回転塗布法等を用いてフォ
トレジストを塗布した後、図２（ｃ）に示すように、Ｋ
ｒＦエキシマレーザー光等を用いてフォトレジストによ
る蓄積容量部パターンのマスク１２を形成する。この
際、非晶質シリコン層２０の表面が滑らかなため、レジ
ストマスク１２形成時の非晶質シリコン層２０表面での
露光入射光の乱反射が少ない。したがって、均一な寸
法、形状でレジストマスク１２を形成することができ
る。
状態に保ったまま、すなわちアニール等を施さないま
ま、ポリシリコン膜１０上に回転塗布法等を用いてフォ
トレジストを塗布した後、図２（ｃ）に示すように、Ｋ
ｒＦエキシマレーザー光等を用いてフォトレジストによ
る蓄積容量部パターンのマスク１２を形成する。この
際、非晶質シリコン層２０の表面が滑らかなため、レジ
ストマスク１２形成時の非晶質シリコン層２０表面での
露光入射光の乱反射が少ない。したがって、均一な寸
法、形状でレジストマスク１２を形成することができ
る。
【００１６】その後、このレジストマスク１２を用いて
ポリシリコン膜１０のエッチングを行い、図２（ｄ）に
示すように、蓄積容量下部電極１３を形成する。この
際、レジストマスク１２の寸法、形状が均一であるた
め、蓄積容量下部電極１３も均一な寸法、形状で形成す
ることが可能となる。この後、蓄積容量下部電極１３中
にリン等の不純物を拡散させ、導電性を持たせておく。
さらに、図３（ｅ）に示すように、既知の方法を用いて
蓄積容量下部電極１３上に容量絶縁膜１４、蓄積容量上
部電極１５を形成することによって蓄積容量部１６が完
成する。最後に、既知の方法を用いて第２の層間絶縁膜
１７の形成、コンタクト孔１８の開口、上層配線１９の
形成を順次行うことにより、ＤＲＡＭメモリセルが完成
する。
ポリシリコン膜１０のエッチングを行い、図２（ｄ）に
示すように、蓄積容量下部電極１３を形成する。この
際、レジストマスク１２の寸法、形状が均一であるた
め、蓄積容量下部電極１３も均一な寸法、形状で形成す
ることが可能となる。この後、蓄積容量下部電極１３中
にリン等の不純物を拡散させ、導電性を持たせておく。
さらに、図３（ｅ）に示すように、既知の方法を用いて
蓄積容量下部電極１３上に容量絶縁膜１４、蓄積容量上
部電極１５を形成することによって蓄積容量部１６が完
成する。最後に、既知の方法を用いて第２の層間絶縁膜
１７の形成、コンタクト孔１８の開口、上層配線１９の
形成を順次行うことにより、ＤＲＡＭメモリセルが完成
する。
【００１７】このように、本実施の形態によれば、堆積
直後には表面が凸凹状になっていたポリシリコン膜１０
に対してシリコンイオンを注入することにより、表面に
非晶質シリコン層２０を形成してポリシリコン膜１０表
面の平滑化を図ることができる。これにより、フォトリ
ソグラフィー技術を用いて蓄積容量下部電極形成用のレ
ジストマスク１２を形成する際に露光入射光の乱反射が
少なくなるため、レジストマスク１２の寸法・形状ばら
つきを低減することができる。その結果、蓄積容量部１
６の寸法・形状ばらつきを低減することができるため、
蓄積容量部起因の不良が少なく、特性ばらつきの小さい
半導体装置を製造することができる。
直後には表面が凸凹状になっていたポリシリコン膜１０
に対してシリコンイオンを注入することにより、表面に
非晶質シリコン層２０を形成してポリシリコン膜１０表
面の平滑化を図ることができる。これにより、フォトリ
ソグラフィー技術を用いて蓄積容量下部電極形成用のレ
ジストマスク１２を形成する際に露光入射光の乱反射が
少なくなるため、レジストマスク１２の寸法・形状ばら
つきを低減することができる。その結果、蓄積容量部１
６の寸法・形状ばらつきを低減することができるため、
蓄積容量部起因の不良が少なく、特性ばらつきの小さい
半導体装置を製造することができる。
【００１８】なお、本実施の形態では、ポリシリコン膜
１０の表面に非晶質シリコン層２０を形成するために、
シリコンイオンを注入することとしたが、シリコンイオ
ンの代わりにアルゴンイオン、フッ素イオン等を注入す
るようにしてもよい。
１０の表面に非晶質シリコン層２０を形成するために、
シリコンイオンを注入することとしたが、シリコンイオ
ンの代わりにアルゴンイオン、フッ素イオン等を注入す
るようにしてもよい。
【００１９】以下、本発明の第２の実施の形態を図４〜
図６を参照して説明する。図４〜図６は、本実施の形態
の半導体装置の製造方法を工程順を追って示すプロセス
フロー図であるが、本実施例の特徴は、非晶質シリコン
層を形成するためのイオン注入種を導電性不純物とする
点である。そこで、図２において図１と共通の構成要素
については同一の符号を付す。
図６を参照して説明する。図４〜図６は、本実施の形態
の半導体装置の製造方法を工程順を追って示すプロセス
フロー図であるが、本実施例の特徴は、非晶質シリコン
層を形成するためのイオン注入種を導電性不純物とする
点である。そこで、図２において図１と共通の構成要素
については同一の符号を付す。
【００２０】図４（ａ）に示すように、半導体基板１上
に素子分離酸化膜２、ゲート酸化膜３、ワード線４、ビ
ットコンタクト５、ビット線６等を形成し、ＢＰＳＧ膜
等で第１の層間絶縁膜７を形成、容量コンタクト孔９を
開口後、蓄積容量下部電極となるポリシリコン膜１０を
堆積するところまでは、第１の実施の形態と全く同様で
ある。
に素子分離酸化膜２、ゲート酸化膜３、ワード線４、ビ
ットコンタクト５、ビット線６等を形成し、ＢＰＳＧ膜
等で第１の層間絶縁膜７を形成、容量コンタクト孔９を
開口後、蓄積容量下部電極となるポリシリコン膜１０を
堆積するところまでは、第１の実施の形態と全く同様で
ある。
【００２１】次に、図４（ｂ）に示すように、ポリシリ
コン膜１０中に、例えばヒ素イオン等の導電性不純物を
注入する。例えばヒ素イオンの場合、イオン注入条件と
しては、加速電圧２０〜７０keV 、注入量５．０×１０
15〜２．０×１０16ｃｍ-2程度が適当である。この際、
ポリシリコン膜１０表面のヒ素イオンが通過した領域が
非晶質化して、非晶質シリコン層２０となる。なお、導
電性不純物としてリンイオン、ホウ素イオン等を注入し
てもよい。
コン膜１０中に、例えばヒ素イオン等の導電性不純物を
注入する。例えばヒ素イオンの場合、イオン注入条件と
しては、加速電圧２０〜７０keV 、注入量５．０×１０
15〜２．０×１０16ｃｍ-2程度が適当である。この際、
ポリシリコン膜１０表面のヒ素イオンが通過した領域が
非晶質化して、非晶質シリコン層２０となる。なお、導
電性不純物としてリンイオン、ホウ素イオン等を注入し
てもよい。
【００２２】そして、ポリシリコン膜１０表面を非晶質
状態に保ったまま、ポリシリコン膜１０上にフォトレジ
ストを塗布した後、図５（ｃ）に示すように、蓄積容量
部のレジストマスク１２を形成する。この際、非晶質シ
リコン層２０の表面は滑らかであり、レジストマスク１
２形成時の非晶質シリコン層２０表面における露光入射
光の乱反射が少ないため、均一な寸法、形状でレジスト
マスク１２を形成することができる。
状態に保ったまま、ポリシリコン膜１０上にフォトレジ
ストを塗布した後、図５（ｃ）に示すように、蓄積容量
部のレジストマスク１２を形成する。この際、非晶質シ
リコン層２０の表面は滑らかであり、レジストマスク１
２形成時の非晶質シリコン層２０表面における露光入射
光の乱反射が少ないため、均一な寸法、形状でレジスト
マスク１２を形成することができる。
【００２３】その後、このレジストマスク１２を用いて
ポリシリコン膜１０のエッチングを行い、図５（ｄ）に
示すように、蓄積容量下部電極１３を形成する。この
際、レジストマスク１２の寸法、形状が均一であるた
め、蓄積容量下部電極１３も均一な寸法、形状で形成す
ることが可能となる。この後、これを熱処理することに
より、蓄積容量下部電極１３の表面付近に高濃度に注入
された不純物を蓄積容量下部電極１３全体に拡散させ
る。なお、この熱処理は独自に行ってもよいし、後工程
の第２の層間絶縁膜形成時の熱処理と兼ねてもよい。
ポリシリコン膜１０のエッチングを行い、図５（ｄ）に
示すように、蓄積容量下部電極１３を形成する。この
際、レジストマスク１２の寸法、形状が均一であるた
め、蓄積容量下部電極１３も均一な寸法、形状で形成す
ることが可能となる。この後、これを熱処理することに
より、蓄積容量下部電極１３の表面付近に高濃度に注入
された不純物を蓄積容量下部電極１３全体に拡散させ
る。なお、この熱処理は独自に行ってもよいし、後工程
の第２の層間絶縁膜形成時の熱処理と兼ねてもよい。
【００２４】そして、図６（ｅ）に示すように、蓄積容
量下部電極１３上に容量絶縁膜１４、蓄積容量上部電極
１５を形成することによって蓄積容量部１６が完成す
る。最後に、第２の層間絶縁膜１７の形成、コンタクト
孔１８の開口、上層配線１９の形成を順次行うことによ
り、ＤＲＡＭメモリセルが完成する。
量下部電極１３上に容量絶縁膜１４、蓄積容量上部電極
１５を形成することによって蓄積容量部１６が完成す
る。最後に、第２の層間絶縁膜１７の形成、コンタクト
孔１８の開口、上層配線１９の形成を順次行うことによ
り、ＤＲＡＭメモリセルが完成する。
【００２５】本実施の形態においても、ポリシリコン膜
１０中にイオンを注入することにより、表面に非晶質シ
リコン層２０を形成してポリシリコン膜１０表面の平滑
化がなされ、レジストマスク１２形成時に光の乱反射が
生じないため、レジストマスク１２の寸法・形状ばらつ
きを低減でき、蓄積容量部１６の寸法・形状ばらつきを
低減することができる、といった第１の実施の形態と同
様の効果を奏することができる。
１０中にイオンを注入することにより、表面に非晶質シ
リコン層２０を形成してポリシリコン膜１０表面の平滑
化がなされ、レジストマスク１２形成時に光の乱反射が
生じないため、レジストマスク１２の寸法・形状ばらつ
きを低減でき、蓄積容量部１６の寸法・形状ばらつきを
低減することができる、といった第１の実施の形態と同
様の効果を奏することができる。
【００２６】それに加えて、本実施の形態の場合、ポリ
シリコン膜１０表面の非晶質化を不純物のイオン注入で
行い、その不純物の拡散により蓄積容量下部電極１３の
導電化を行っているため、非晶質化のためのイオン注入
とは別個に導電化のためのイオン注入を行う必要がな
く、第１の実施の形態に比べて製造工程を簡略化するこ
とができる。
シリコン膜１０表面の非晶質化を不純物のイオン注入で
行い、その不純物の拡散により蓄積容量下部電極１３の
導電化を行っているため、非晶質化のためのイオン注入
とは別個に導電化のためのイオン注入を行う必要がな
く、第１の実施の形態に比べて製造工程を簡略化するこ
とができる。
【００２７】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各種膜の具体的な構成、各工程の具体的な条件、等
については適宜設定することができる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば各種膜の具体的な構成、各工程の具体的な条件、等
については適宜設定することができる。
【００２８】
【実施例】以下、本発明の一実施例について図７を用い
て説明する。本実施例は、上記第２の実施の形態の製造
方法による効果を評価したものであって、図７は従来例
と本実施例のレジストマスク寸法の偏差を比較したもの
である。
て説明する。本実施例は、上記第２の実施の形態の製造
方法による効果を評価したものであって、図７は従来例
と本実施例のレジストマスク寸法の偏差を比較したもの
である。
【００２９】図７において、縦軸は、マスク設計値０．
３５μｍの場合のレジストマスクの寸法を表している。
この図を見ると明らかなように、従来例ではポリシリコ
ン表面での乱反射によりレジストマスク寸法が０．２６
〜０．４１μｍ程度にまで大きくばらついているのに対
し、ヒ素を注入してポリシリコン膜表面を平滑化した本
実施例の場合、０．３１〜０．３８μｍ程度とばらつき
が小さくなることが実証された。
３５μｍの場合のレジストマスクの寸法を表している。
この図を見ると明らかなように、従来例ではポリシリコ
ン表面での乱反射によりレジストマスク寸法が０．２６
〜０．４１μｍ程度にまで大きくばらついているのに対
し、ヒ素を注入してポリシリコン膜表面を平滑化した本
実施例の場合、０．３１〜０．３８μｍ程度とばらつき
が小さくなることが実証された。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法によれば、蓄積容量下部電極とな
る多結晶半導体膜表面をイオン注入により非晶質化させ
て平滑化することにより、レジストマスク形成時の露光
入射光の乱反射を少なくすることができる。その結果、
均一な大きさの蓄積容量下部電極を得ることができるた
め、蓄積容量部起因の不良が少なく、特性ばらつきが小
さい半導体装置を製造することができる。
半導体装置の製造方法によれば、蓄積容量下部電極とな
る多結晶半導体膜表面をイオン注入により非晶質化させ
て平滑化することにより、レジストマスク形成時の露光
入射光の乱反射を少なくすることができる。その結果、
均一な大きさの蓄積容量下部電極を得ることができるた
め、蓄積容量部起因の不良が少なく、特性ばらつきが小
さい半導体装置を製造することができる。
【図１】本発明の第１の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図２】同、プロセスフロー図の続きである。
【図３】同、プロセスフロー図の続きである。
【図４】本発明の第２の実施の形態である半導体装置の
製造方法を工程順を追って示すプロセスフロー図であ
る。
製造方法を工程順を追って示すプロセスフロー図であ
る。
【図５】同、プロセスフロー図の続きである。
【図６】同、プロセスフロー図の続きである。
【図７】従来例と本発明の実施例におけるレジストマス
ク寸法の偏差を比較した図である。
ク寸法の偏差を比較した図である。
【図８】従来の半導体装置の製造方法の一例を工程順を
追って示すプロセスフロー図である。
追って示すプロセスフロー図である。
【図９】同、プロセスフロー図の続きである。
【図１０】同、プロセスフロー図の続きである。
１ 半導体基板 ７ 第１の層間絶縁膜 ９ 容量コンタクト孔 １０ ポリシリコン膜（多結晶半導体膜） １２ レジストマスク １３ 蓄積容量下部電極 １６ 蓄積容量部 ２０ 非晶質シリコン層
Claims (4)
- 【請求項１】 半導体基板上に形成された蓄積容量部に
電荷を蓄積することによって情報を記憶する機能を有す
る半導体装置の製造方法であって、 半導体基板の上方に層間絶縁膜を形成し、該層間絶縁膜
に前記半導体基板に到達するコンタクト孔を開口した
後、該コンタクト孔内を含む前記層間絶縁膜上に後で蓄
積容量部の下部電極となる多結晶半導体膜を堆積する工
程と、該多結晶半導体膜にイオン注入を行い該多結晶半
導体膜の表面を非晶質化することによって平滑化する工
程と、前記多結晶半導体膜上に蓄積容量下部電極形成用
のレジストマスクを形成する工程と、該レジストマスク
を用いて前記多結晶半導体膜をエッチングすることによ
り蓄積容量下部電極を形成する工程、を有することを特
徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記多結晶半導体膜としてポリシリコン膜を用いること
を特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１または２に記載の半導体装置の
製造方法において、 前記イオン注入時に用いるイオン種として、シリコン、
アルゴン、フッ素のうちのいずれか１種、または複数種
を用いることを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項１または２に記載の半導体装置の
製造方法において、 前記イオン注入時に用いるイオン種として、導電性不純
物であるヒ素、リン、ホウ素のうちのいずれか１種、ま
たは複数種を用いることを特徴とする半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8121847A JPH09307076A (ja) | 1996-05-16 | 1996-05-16 | 半導体装置の製造方法 |
| US08/856,801 US5773342A (en) | 1996-05-16 | 1997-05-15 | Method for forming a storage node in a semiconductor memory using ion implantation to form a smooth amorphous polycrystalline film |
| KR1019970019504A KR100291252B1 (ko) | 1996-05-16 | 1997-05-16 | 반도체메모리소자내에축적노드를형성시키는방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8121847A JPH09307076A (ja) | 1996-05-16 | 1996-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307076A true JPH09307076A (ja) | 1997-11-28 |
Family
ID=14821414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8121847A Pending JPH09307076A (ja) | 1996-05-16 | 1996-05-16 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5773342A (ja) |
| JP (1) | JPH09307076A (ja) |
| KR (1) | KR100291252B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003513444A (ja) * | 1999-10-27 | 2003-04-08 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 半球形シリコンを有するシリコン電極を形成することによってキャパシタを製造するための方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129848A (ja) * | 1995-11-06 | 1997-05-16 | Mitsubishi Electric Corp | キャパシタを有する半導体装置の製造方法 |
| US6069052A (en) * | 1996-10-07 | 2000-05-30 | Mosel Vitelic, Inc. | Process and structure for increasing capacitance of stack capacitor |
| TW359037B (en) * | 1997-12-12 | 1999-05-21 | United Semiconductor Corp | Manufacturing method for DRAM capacitors |
| TW399235B (en) * | 1998-12-04 | 2000-07-21 | United Microelectronics Corp | Selective semi-sphere silicon grain manufacturing method |
| US6177326B1 (en) * | 1998-12-08 | 2001-01-23 | United Microelectronics Corp. | Method to form bottom electrode of capacitor |
| US6589876B1 (en) * | 1999-07-22 | 2003-07-08 | Micron Technology, Inc. | Methods of forming conductive capacitor plugs, methods of forming capacitor contact openings, and methods of forming memory arrays |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270164A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960013640B1 (ko) * | 1993-03-11 | 1996-10-10 | 엘지반도체 주식회사 | 디램 셀 제조방법 |
| US5429972A (en) * | 1994-05-09 | 1995-07-04 | Advanced Micro Devices, Inc. | Method of fabricating a capacitor with a textured polysilicon interface and an enhanced dielectric |
| JP2839076B2 (ja) * | 1995-05-11 | 1998-12-16 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5658381A (en) * | 1995-05-11 | 1997-08-19 | Micron Technology, Inc. | Method to form hemispherical grain (HSG) silicon by implant seeding followed by vacuum anneal |
-
1996
- 1996-05-16 JP JP8121847A patent/JPH09307076A/ja active Pending
-
1997
- 1997-05-15 US US08/856,801 patent/US5773342A/en not_active Expired - Fee Related
- 1997-05-16 KR KR1019970019504A patent/KR100291252B1/ko not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03270164A (ja) * | 1990-03-20 | 1991-12-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003513444A (ja) * | 1999-10-27 | 2003-04-08 | インフィニオン テクノロジーズ ノース アメリカ コーポレイション | 半球形シリコンを有するシリコン電極を形成することによってキャパシタを製造するための方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5773342A (en) | 1998-06-30 |
| KR100291252B1 (ko) | 2001-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |