JPH03270164A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03270164A JPH03270164A JP2070711A JP7071190A JPH03270164A JP H03270164 A JPH03270164 A JP H03270164A JP 2070711 A JP2070711 A JP 2070711A JP 7071190 A JP7071190 A JP 7071190A JP H03270164 A JPH03270164 A JP H03270164A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
スタックドキャパシタの蓄積電極等に使用される多結晶
シリコン膜の形成工程を含む半導体装置の製造方法に関
し、 キャパシタの蓄積電極等に用いられる多結晶半導体膜の
表面を平坦化することを目的とし、半導体層を形成した
後に、固溶限界濃度以上の量でイオンを注入して、前記
半導体層の表面を平坦化する工程と、該半導体層の上に
絶縁膜を形成する工程とを含み構成する。
シリコン膜の形成工程を含む半導体装置の製造方法に関
し、 キャパシタの蓄積電極等に用いられる多結晶半導体膜の
表面を平坦化することを目的とし、半導体層を形成した
後に、固溶限界濃度以上の量でイオンを注入して、前記
半導体層の表面を平坦化する工程と、該半導体層の上に
絶縁膜を形成する工程とを含み構成する。
〔産業上の利用分野］
本発明は、半導体装置の製造方法に関し、より詳しくは
、スタックドキャパシタの蓄積電極等に使用される多結
晶シリコン膜の形成工程を含む半導体装置の製造方法に
関する。
、スタックドキャパシタの蓄積電極等に使用される多結
晶シリコン膜の形成工程を含む半導体装置の製造方法に
関する。
例えば、Ｄ ＲＡ Ｍ （Ｄｙｎａｍｉｃ Ｒａｎｄｏ
−＾ｃｃｅＳｓ Ｍｅｎｏｒｙ）に使用されるスタック
ドキャパシタは、第７図に示すように、転送トランジス
タ６０の拡散層６１に接続される蓄積電極層６２と、誘
電体層６３と、対向電極層６４から構成されている。
−＾ｃｃｅＳｓ Ｍｅｎｏｒｙ）に使用されるスタック
ドキャパシタは、第７図に示すように、転送トランジス
タ６０の拡散層６１に接続される蓄積電極層６２と、誘
電体層６３と、対向電極層６４から構成されている。
そして、スタックドキャパシタを形成する場合には、第
６図に示すように、蓄積電極層６２となる第一の多結晶
シリコン膜６５をＣＶＤ法により例えば１００ｎ−の厚
さに積層しく同図（ａ））、これに不純物イオンを注入
した後に所定の大きさにパターニングし、ついで、その
上面を熱酸化して誘電体層６３となるＷｉ厚数十ｎ−の
ＳｉＯ□膜６６膜形６膜形６図（ｂ））、その上に第二
の多結晶シリコン膜６７を成長する（同図（Ｃ））とい
った工程を経ることになる。
６図に示すように、蓄積電極層６２となる第一の多結晶
シリコン膜６５をＣＶＤ法により例えば１００ｎ−の厚
さに積層しく同図（ａ））、これに不純物イオンを注入
した後に所定の大きさにパターニングし、ついで、その
上面を熱酸化して誘電体層６３となるＷｉ厚数十ｎ−の
ＳｉＯ□膜６６膜形６膜形６図（ｂ））、その上に第二
の多結晶シリコン膜６７を成長する（同図（Ｃ））とい
った工程を経ることになる。
なお、誘電体層６３には、ＳｉＯ□１５ｉＪ４／ＳｉＯ
□の３層膜が用いられることもある。
□の３層膜が用いられることもある。
〔発明が解決しようとする課題］
ところで、ＣＶＤ法によって堆積した多結晶シリコン［
６５を用いてスタックドキャパシタを形成すると、多結
晶シリコン膜６５表面に凹凸が生しるため、一部領域で
電界集中が起きて局部的な漏れ電流が発生し、キャパシ
タの誘電体層６３の絶縁耐圧が低下することが知られて
いる（１？、？１．＾ｎｄｅｒｓｏｎ ａｎｄ Ｄ、Ｒ
，Ｋｅｒｒ、 Ｊ、＾ｐｐ１． Ｐｈｙｓ、、 ｖｏｌ
、４Ｂ（１９７７）、 ｐｐ４８３４−４８３６．）。
６５を用いてスタックドキャパシタを形成すると、多結
晶シリコン膜６５表面に凹凸が生しるため、一部領域で
電界集中が起きて局部的な漏れ電流が発生し、キャパシ
タの誘電体層６３の絶縁耐圧が低下することが知られて
いる（１？、？１．＾ｎｄｅｒｓｏｎ ａｎｄ Ｄ、Ｒ
，Ｋｅｒｒ、 Ｊ、＾ｐｐ１． Ｐｈｙｓ、、 ｖｏｌ
、４Ｂ（１９７７）、 ｐｐ４８３４−４８３６．）。
例えば、４ＭＤＲＡＭのスタックドキャパシタは、一般
に、蓄積容量を単位面積当たり４ｆＦｎｍ−２にする場
合には、キャパシタ誘電体層６３の厚さを７ｎｍまで薄
くし、また、１６ＭＤＲＡＭにおいては、蓄積容量が単
位面積当たり７．５ｆＦｒｖ−”まで必要となるために
、キャパシタ誘電体層６３を５ｎｍまで薄くする必要が
ある。
に、蓄積容量を単位面積当たり４ｆＦｎｍ−２にする場
合には、キャパシタ誘電体層６３の厚さを７ｎｍまで薄
くし、また、１６ＭＤＲＡＭにおいては、蓄積容量が単
位面積当たり７．５ｆＦｒｖ−”まで必要となるために
、キャパシタ誘電体層６３を５ｎｍまで薄くする必要が
ある。
この場合、−ａに用いられている反応条件により、多結
晶シリコン膜６５を膜厚１１００ｎまでｊ［ｆｆｆした
場合、その表面に生じる凹凸の高さは約１５ｎｍであり
、この値は１６ＭＤＲＡＭのキャパシタ誘電体層６３の
厚さの３倍になる。
晶シリコン膜６５を膜厚１１００ｎまでｊ［ｆｆｆした
場合、その表面に生じる凹凸の高さは約１５ｎｍであり
、この値は１６ＭＤＲＡＭのキャパシタ誘電体層６３の
厚さの３倍になる。
したがって、半導体素子の微細化に伴い、多結晶半導体
膜表面の凹凸が素子への悪影響を及ぼすといった問題が
ある。
膜表面の凹凸が素子への悪影響を及ぼすといった問題が
ある。
本発明はこのような間理に鑑みてなされたものであって
、キャパシタのＭ積電極等に用いられ本生導体膜の表面
を平坦化できる半導体装置の製造方法を提供することを
目的とする。
、キャパシタのＭ積電極等に用いられ本生導体膜の表面
を平坦化できる半導体装置の製造方法を提供することを
目的とする。
［課題を解決するための手段〕
上記した課題は、電極形成用の多結晶半導体層を形成し
た後に、半導体の導電化に寄与しないイオンを前記多結
晶半導体層に注入し、前記多結晶半導体層の表面を平坦
化する工程と、平坦化された前記多結晶半導体層の上に
絶縁膜を形成する工程とを含むことを特徴とする半導体
装置の製造方法、 または、電極形成用の多結晶半導体層を形成した１＆に
、該多結晶′Ｐ−導体層に］、 ＯＸＩ Ｏ”ｃｍ−
！以上の注入量で燐イオンを注入するか、または、９
、０ Ｘ １０１５ｃ「”以上の注入量で砒素イオンを
注入して、前記多結晶半導体層の表面を平坦化する工程
と、平坦化された前記多結晶シリコン半導体層の上に絶
縁膜を形成する工程とを含む半導体装置の製造方法、 または、前記電極がキャパシタの電極であることを特徴
とする半導体装置の製造方法、または、半導体層を形成
した後に、固溶限界濃度以上の量でイオンを注入して、
前記半導体層の表面を平坦化する工程を含む半導体装置
の製造方法によって達成される。
た後に、半導体の導電化に寄与しないイオンを前記多結
晶半導体層に注入し、前記多結晶半導体層の表面を平坦
化する工程と、平坦化された前記多結晶半導体層の上に
絶縁膜を形成する工程とを含むことを特徴とする半導体
装置の製造方法、 または、電極形成用の多結晶半導体層を形成した１＆に
、該多結晶′Ｐ−導体層に］、 ＯＸＩ Ｏ”ｃｍ−
！以上の注入量で燐イオンを注入するか、または、９
、０ Ｘ １０１５ｃ「”以上の注入量で砒素イオンを
注入して、前記多結晶半導体層の表面を平坦化する工程
と、平坦化された前記多結晶シリコン半導体層の上に絶
縁膜を形成する工程とを含む半導体装置の製造方法、 または、前記電極がキャパシタの電極であることを特徴
とする半導体装置の製造方法、または、半導体層を形成
した後に、固溶限界濃度以上の量でイオンを注入して、
前記半導体層の表面を平坦化する工程を含む半導体装置
の製造方法によって達成される。
〔作 用〕
本発明によれば、Ｗ、極を半導体層により構成する場合
に、半導体の導電化に寄与しないイオン、例えばシリコ
ンやゲルマニウムを多結晶半導体層に注入してこれを平
坦化している。
に、半導体の導電化に寄与しないイオン、例えばシリコ
ンやゲルマニウムを多結晶半導体層に注入してこれを平
坦化している。
このため、半導体層に電圧を印加すると、半導体層の表
面では局部的に電界が集中することがなくなり、この上
に形成される絶縁膜の絶縁耐圧が向上する。
面では局部的に電界が集中することがなくなり、この上
に形成される絶縁膜の絶縁耐圧が向上する。
したがって、キャパシタの蓄積電極を多結晶半導体層に
より形威する場合に、その上に形成される絶縁膜を薄く
して絶縁耐圧を高くすることができ、その容量を増やす
ことが可能になる。
より形威する場合に、その上に形成される絶縁膜を薄く
して絶縁耐圧を高くすることができ、その容量を増やす
ことが可能になる。
また、本発明によれば、固溶限界濃度以上の注入量でイ
オンを半導体層に注入したり、あるいは、多結晶半導体
層にＩ 、ＯＸ １０ ”ｃｍ−２以上の注入量で燐イ
オンを注入するか、または、９．０ＸｌＯ”０１２以上
の注入量で砒素イオンを注入することによって、半導体
層の表面を平坦化している。
オンを半導体層に注入したり、あるいは、多結晶半導体
層にＩ 、ＯＸ １０ ”ｃｍ−２以上の注入量で燐イ
オンを注入するか、または、９．０ＸｌＯ”０１２以上
の注入量で砒素イオンを注入することによって、半導体
層の表面を平坦化している。
この場合、絶縁耐圧を高めるばかりでなく、平坦化と不
純物イオン注入を同特に行うことができるため、半導体
層を導電化するためのイオン注入工程を別に設ける必要
はなく、半導体装置の製造工数が少なくなる。
純物イオン注入を同特に行うことができるため、半導体
層を導電化するためのイオン注入工程を別に設ける必要
はなく、半導体装置の製造工数が少なくなる。
そこで、以下に本発明の詳細を図面に基づいて説明する
。
。
（ａ）本発明の第１実施例の説明
第１図は、本発明の一実施例方法を示す工程図であって
、図中符号ｌは、Ｐ型シリコン基板２に形成されたＤＲ
ＡＭの転送トランジスタで、この転送トランジスタは、
シリコン基板２の上にゲート酸化膜１ａを介して形成さ
れたゲート電極１ｂと、その両側に形成されたＮ゛型拡
散層Ｉｓ、１ｄから構成されており、その周囲は素子分
離用酸化膜３により囲まれるとともに、その全体がＰＳ
Ｇよりなる層間絶縁膜４により覆われている。
、図中符号ｌは、Ｐ型シリコン基板２に形成されたＤＲ
ＡＭの転送トランジスタで、この転送トランジスタは、
シリコン基板２の上にゲート酸化膜１ａを介して形成さ
れたゲート電極１ｂと、その両側に形成されたＮ゛型拡
散層Ｉｓ、１ｄから構成されており、その周囲は素子分
離用酸化膜３により囲まれるとともに、その全体がＰＳ
Ｇよりなる層間絶縁膜４により覆われている。
なお、図中符号５は、素子分離用酸化膜３の上に形成さ
れた配線層を示している。
れた配線層を示している。
以下に、転送トランジスタ１に接続されるスタックドキ
ャパシタの形成工程について説明する。
ャパシタの形成工程について説明する。
まず、第１図（ｂ）に示すように、フォトリソグラフィ
ー法等によって眉間絶縁膜４をパターニングして、Ｎ゛
型型数散層１ｄ上にコンタクトホール４ａを形威し、こ
の後に、ＣＶＤ法により全体に膜厚１１００ｎの第一の
多結晶シリコンＷｉ６を成長する。この多結晶シリコン
膜６の上面をＳＥＭ（ＳｃａｎｎｉｎｇＥｌｅｃＬｏｒ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）により観察すると、高さ約
１５ｎ■の凹凸が生じている。
ー法等によって眉間絶縁膜４をパターニングして、Ｎ゛
型型数散層１ｄ上にコンタクトホール４ａを形威し、こ
の後に、ＣＶＤ法により全体に膜厚１１００ｎの第一の
多結晶シリコンＷｉ６を成長する。この多結晶シリコン
膜６の上面をＳＥＭ（ＳｃａｎｎｉｎｇＥｌｅｃＬｏｒ
ｎ Ｍｉｃｒｏｓｃｏｐｅ）により観察すると、高さ約
１５ｎ■の凹凸が生じている。
そこで、注入！１９．６ ｘ １０ ｌＳ／ｃｄ以上、
エネルギ４０ｋｅＶという条件で、ゲルマニウムイオン
（Ｇｅ ” ）を第一の多結晶シリコン膜６に注入する
と、その多結晶シリコンＩＰ！６の表面は平坦になる（
第１図（ｃ））、イオン注入後の多結晶シリコン膜６の
表面をＳＥＭによって観察すると、凹凸が消失していた
。
エネルギ４０ｋｅＶという条件で、ゲルマニウムイオン
（Ｇｅ ” ）を第一の多結晶シリコン膜６に注入する
と、その多結晶シリコンＩＰ！６の表面は平坦になる（
第１図（ｃ））、イオン注入後の多結晶シリコン膜６の
表面をＳＥＭによって観察すると、凹凸が消失していた
。
この後に、エネルギ４０ｋｅＶ、注入Ｎ３×ＩＱＩＳ／
−の条件で、燐イオンを多結晶シリコン膜に注入し、つ
いで、フォトリソグラフィー法等によって第一の多結晶
シリコン１１９６をパターニングし、コンタクトホール
４ａ及びその周辺領域以外の多結晶シリコン膜６を除去
し、これをキャパシタの蓄積電極層１１として使用する
（第１図（ｄ））。
−の条件で、燐イオンを多結晶シリコン膜に注入し、つ
いで、フォトリソグラフィー法等によって第一の多結晶
シリコン１１９６をパターニングし、コンタクトホール
４ａ及びその周辺領域以外の多結晶シリコン膜６を除去
し、これをキャパシタの蓄積電極層１１として使用する
（第１図（ｄ））。
さらに、多結晶シリコンＦ！６の上面を温度９００°Ｃ
で熱酸化し、誘電体１２として使用される膜厚１０ｎ＋
ｎのＳｉＯ□欣７を成長する。
で熱酸化し、誘電体１２として使用される膜厚１０ｎ＋
ｎのＳｉＯ□欣７を成長する。
この工程における熱により、多結晶シリコン膜６中の燐
は活性化し、多結晶シリコン膜６が導電性を有すること
になる。
は活性化し、多結晶シリコン膜６が導電性を有すること
になる。
この後に、第二の多結晶シリコン膜８を１０゜ｎ＋１積
層し、この後に、エネルギ４０ｋｅＶ、注入Ｉｔ ３
Ｘ ｌ Ｏ”／ｃｉの条件で燐イオンを注入してこれを
活性化し、第二の多結晶シリコン膜８を導電化する（第
１図（ｅ））。
層し、この後に、エネルギ４０ｋｅＶ、注入Ｉｔ ３
Ｘ ｌ Ｏ”／ｃｉの条件で燐イオンを注入してこれを
活性化し、第二の多結晶シリコン膜８を導電化する（第
１図（ｅ））。
さらに、第二の多結晶シリコン膜８をフォトリソグラフ
ィー法等によりパターニングしてこれを第一の多結晶シ
リコン膜６上のＳ１０□膜７とその周辺に残存させる（
第１図（ｆ））、この第二の多結晶シリコン酸８はキャ
パシタの対向電極１３となり、この対向電極１３は、誘
電体１２、蓄積電極１１とともにスタックドキャパシタ
ｌＯを構成する。
ィー法等によりパターニングしてこれを第一の多結晶シ
リコン膜６上のＳ１０□膜７とその周辺に残存させる（
第１図（ｆ））、この第二の多結晶シリコン酸８はキャ
パシタの対向電極１３となり、この対向電極１３は、誘
電体１２、蓄積電極１１とともにスタックドキャパシタ
ｌＯを構成する。
この後に、ＰＳＧよりなる層間絶縁膜９によってキャパ
シタ１０と転送トランジスタ１を覆うことになる。
シタ１０と転送トランジスタ１を覆うことになる。
ところで、スタックドキャパシタ１０を形成する工程に
おいて、従来のようにゲルマニウムイオンを注入しない
場合には、ＳｉＯ□よりなる誘電体層の耐圧は、測定の
結果８．０ＭＶ／ｃ−以下となった。
おいて、従来のようにゲルマニウムイオンを注入しない
場合には、ＳｉＯ□よりなる誘電体層の耐圧は、測定の
結果８．０ＭＶ／ｃ−以下となった。
これに対して、上記工程により形成されたスタックドキ
ャパシタ１０の誘電体１２耐圧を試験した結果、］ ４
、ＯＭ Ｖ ７ｃｍの耐圧が得られ、信頼性が向上す
ることになる。
ャパシタ１０の誘電体１２耐圧を試験した結果、］ ４
、ＯＭ Ｖ ７ｃｍの耐圧が得られ、信頼性が向上す
ることになる。
このように、多結晶シリコン膜６にゲルマニウムイオン
を注入してその表面を平坦化する場合に、ゲルマニウム
イオン注入量に対する表面の凹凸の高さ及びＳｉＯ□Ｉ
ｆＩ７耐圧値の関係を測定すると、第２図に示すような
特性が得られた。
を注入してその表面を平坦化する場合に、ゲルマニウム
イオン注入量に対する表面の凹凸の高さ及びＳｉＯ□Ｉ
ｆＩ７耐圧値の関係を測定すると、第２図に示すような
特性が得られた。
これによれば、ゲルマニウムイオン注入量を多くするに
つれて多結晶シリコン１１Ｉ６表面の凹凸が小さくなり
、９．６ Ｘ ｌ ＯＩ５／ｃ−以上になると、完全に
平坦化される。また、第一の多結晶シリコン膜６の上に
形成される５ｉ（ｈ膜７の耐圧は、第一の多結晶シリコ
ン膜６が平坦になるにつれて太きくなることがわかり、
しかも、注入量が９．６×Ｉ Ｑ ＋ ５ ／ ｃ−を
越えるとＳｉＯ□膜７の耐圧値に変化が見られず、耐圧
は股の平坦性に大きく影響されることがわかる。これは
、局部的に電界が集中せず、絶村破壊による漏れ電流が
なくなるためと考えられる。
つれて多結晶シリコン１１Ｉ６表面の凹凸が小さくなり
、９．６ Ｘ ｌ ＯＩ５／ｃ−以上になると、完全に
平坦化される。また、第一の多結晶シリコン膜６の上に
形成される５ｉ（ｈ膜７の耐圧は、第一の多結晶シリコ
ン膜６が平坦になるにつれて太きくなることがわかり、
しかも、注入量が９．６×Ｉ Ｑ ＋ ５ ／ ｃ−を
越えるとＳｉＯ□膜７の耐圧値に変化が見られず、耐圧
は股の平坦性に大きく影響されることがわかる。これは
、局部的に電界が集中せず、絶村破壊による漏れ電流が
なくなるためと考えられる。
また、多結晶シリコン膜６の表面を平坦にする場合に、
その膜厚と、イオン注入量との関係を示すと第５図に示
すようになる。この試験結果によれば、膜厚が厚くなる
とその表面の凹凸が大きくなるため、イオン注入量が多
くなる傾向にある。
その膜厚と、イオン注入量との関係を示すと第５図に示
すようになる。この試験結果によれば、膜厚が厚くなる
とその表面の凹凸が大きくなるため、イオン注入量が多
くなる傾向にある。
なお、上記した条件で注入された燐イオンは、多結晶シ
リコンＭ、６．８を導電化するために使用されるもので
、腔の平坦化を図るためのものではない。
リコンＭ、６．８を導電化するために使用されるもので
、腔の平坦化を図るためのものではない。
（ｂ）本発明の第２実施例の説明
上記実施例ではゲルマニウムイオンによって多結晶シリ
コン膜６の上面を平坦化したが、この多結晶シリコンＭ
６を導電化するために注入する不純物イオンによっても
平坦化が可能である。
コン膜６の上面を平坦化したが、この多結晶シリコンＭ
６を導電化するために注入する不純物イオンによっても
平坦化が可能である。
まず、第１図（ｂ）に示すような状態で、膜厚１１００
ｎの多結晶シリコン膜６に、注入エネルギー ４０ ｋ
ｅ Ｖで燐イオンを注入する。
ｎの多結晶シリコン膜６に、注入エネルギー ４０ ｋ
ｅ Ｖで燐イオンを注入する。
そして、燐イオン注入量に対する膜表面の凹凸の高さ及
び５ｉｙｘ膜７の耐圧を調べると、第３図に示す特性が
得られ、イオン注入量を増やすことにより凹凸が小さく
なり、また、凹凸が小さくなるにつれて耐圧が増加する
ことがわかる。
び５ｉｙｘ膜７の耐圧を調べると、第３図に示す特性が
得られ、イオン注入量を増やすことにより凹凸が小さく
なり、また、凹凸が小さくなるにつれて耐圧が増加する
ことがわかる。
多結晶シリコン膜６が完全に平坦となる条件は、注入エ
ネルギーを４０ｋｅＶとして、注入量を１、 Ｉ Ｘ
１０ ”／ｃｄ以上とした場合である。
ネルギーを４０ｋｅＶとして、注入量を１、 Ｉ Ｘ
１０ ”／ｃｄ以上とした場合である。
この実施例においても誘電体１２となるＳｉＯ□膜７は
平坦にすることができ、実験によれば、絶縁耐圧がｌｏ
、７ＭＶ／ｃ鵬と高くなった。
平坦にすることができ、実験によれば、絶縁耐圧がｌｏ
、７ＭＶ／ｃ鵬と高くなった。
この耐圧値は、多結晶シリコン膜６をゲルマニウムイオ
ンによって平坦化する場合に比べて、小さくなっている
。これは、シリコンにおける燐の固溶限界濃度を越えて
しまうために、熱処理を行った後に、多結晶シリコン膜
６中に燐が析出してしまい、これによって多結晶シリコ
ン膜６の表面が荒れるためと考えられる。しかし、レー
ザーアニール技術の開発が進み、非平衡状態でのアニル
処理が可能になったことから、固溶限界濃度を越えても
不純物の析出を制御することは可能となる。
ンによって平坦化する場合に比べて、小さくなっている
。これは、シリコンにおける燐の固溶限界濃度を越えて
しまうために、熱処理を行った後に、多結晶シリコン膜
６中に燐が析出してしまい、これによって多結晶シリコ
ン膜６の表面が荒れるためと考えられる。しかし、レー
ザーアニール技術の開発が進み、非平衡状態でのアニル
処理が可能になったことから、固溶限界濃度を越えても
不純物の析出を制御することは可能となる。
また、この実施例において、膜厚の異なる多結晶シリコ
ン股６の表面を平坦化さセるために必要なイオン注入量
は、第５図に示すようになり、膜厚を厚くするにつれて
注入量を増やす必要があることがわかる。これは、膜厚
の厚さが増えるとともに凹凸の差も大きくなるからであ
る。
ン股６の表面を平坦化さセるために必要なイオン注入量
は、第５図に示すようになり、膜厚を厚くするにつれて
注入量を増やす必要があることがわかる。これは、膜厚
の厚さが増えるとともに凹凸の差も大きくなるからであ
る。
なお、以上の条件で注入された燐は、後の工程で加熱さ
れることにより活性化するので、多結晶シリコン欣６は
導電性となる。
れることにより活性化するので、多結晶シリコン欣６は
導電性となる。
（ｃ）本発明のその他の実施例の説明
上記した実施例では、ゲルマニウムイオン、燐イオンを
多結晶シリコン膜に注入してその表面を平坦化する場合
について述べたが、シリコンイオン、砒素イオン、その
他の不純物イオンを注入して平坦化を図ることが可能で
ある。
多結晶シリコン膜に注入してその表面を平坦化する場合
について述べたが、シリコンイオン、砒素イオン、その
他の不純物イオンを注入して平坦化を図ることが可能で
ある。
第４図は、シリコンイオン、砒素イオンを注入した場合
において、膜厚１１００ｎの多結晶シＴＪコン膜表面の
凹凸の大きさをＳＥＭによって観察し、イオン注入量と
凹凸の高さとの関係を調べたものである。この試験によ
れば、シリコンイオンの注入量をｌ Ｘ ｌ Ｏ”／ｄ
とした場合に、凹凸差が工ｎ−となる程度に平坦化され
、また、１．２Ｘｌ□＋ｉ／ｃｄにした場合に、多結晶
シリコン膜は完全に平坦となる。
において、膜厚１１００ｎの多結晶シＴＪコン膜表面の
凹凸の大きさをＳＥＭによって観察し、イオン注入量と
凹凸の高さとの関係を調べたものである。この試験によ
れば、シリコンイオンの注入量をｌ Ｘ ｌ Ｏ”／ｄ
とした場合に、凹凸差が工ｎ−となる程度に平坦化され
、また、１．２Ｘｌ□＋ｉ／ｃｄにした場合に、多結晶
シリコン膜は完全に平坦となる。
一方、砒素イオンの注入量を９．０ＸＩＯＩ’／Ｃ−に
すると多結晶シリコン膜の表面を完全に平坦化すること
が可能になり、４ Ｘ １０１Ｓ／ｃＩＩｌの注入量で
ｌｎｍまで平坦化することができる。
すると多結晶シリコン膜の表面を完全に平坦化すること
が可能になり、４ Ｘ １０１Ｓ／ｃＩＩｌの注入量で
ｌｎｍまで平坦化することができる。
また、ＩＩ！厚を変えた場合に膜の表面を完全に平坦化
できるイオン注入量を示すと、第５図のようになり、第
１．２実施例と同様ｌこ、膜厚が厚くなるにつれてイオ
ン注入量が増えることになる。
できるイオン注入量を示すと、第５図のようになり、第
１．２実施例と同様ｌこ、膜厚が厚くなるにつれてイオ
ン注入量が増えることになる。
なお、上記したキャパシタはＤＲＡＭに適用する場合に
限るものでなく、また、イオン注入による平坦化は、キ
ャパシタの電極を形成する工程に限るものでない。例え
ば、多結晶シリコンよりなる配線電極層の上に絶縁膜を
形成する場合に、イオン注入によって多結晶シリコン膜
を平坦化すれば、その上に形成される絶縁膜の耐圧が大
きくなり、絶縁膜を薄くすることができるので、多層配
線構造とする場合の全体の厚みを低減することが可能に
なる。
限るものでなく、また、イオン注入による平坦化は、キ
ャパシタの電極を形成する工程に限るものでない。例え
ば、多結晶シリコンよりなる配線電極層の上に絶縁膜を
形成する場合に、イオン注入によって多結晶シリコン膜
を平坦化すれば、その上に形成される絶縁膜の耐圧が大
きくなり、絶縁膜を薄くすることができるので、多層配
線構造とする場合の全体の厚みを低減することが可能に
なる。
また、上記した実施例では、多結晶シリコン膜６０表面
に５ｉ０２欣７だけを形成したが、多結晶シリコン膜６
の表面を熱酸化してＳｉＯ□膜を形成した後に、その上
にＣＶＤ法等によりＳｉ Ｊ４膜を積層し、さらにその
表面を熱酸化してｓｔｏｗ膜を威長さセることもできる
。これにより誘電体は、ＳｉＯ□１５ｉＪ４／ＳｉＯオ
の３層構造となる。
に５ｉ０２欣７だけを形成したが、多結晶シリコン膜６
の表面を熱酸化してＳｉＯ□膜を形成した後に、その上
にＣＶＤ法等によりＳｉ Ｊ４膜を積層し、さらにその
表面を熱酸化してｓｔｏｗ膜を威長さセることもできる
。これにより誘電体は、ＳｉＯ□１５ｉＪ４／ＳｉＯオ
の３層構造となる。
上述したように本発明によれば、電極を半導体層により
構成する場合に、半導体の導電化に寄与しないイオン、
例えばシリコンやゲルマニウムを多結晶半導体層に注入
してこれを平坦化しているので、半導体層の表面では局
部的に電界が集中することがなくなり、この上に形成さ
れる絶縁膜の絶縁耐圧を向上し、その上に形成される絶
縁膜を薄くして絶縁耐圧を高くすることができる。
構成する場合に、半導体の導電化に寄与しないイオン、
例えばシリコンやゲルマニウムを多結晶半導体層に注入
してこれを平坦化しているので、半導体層の表面では局
部的に電界が集中することがなくなり、この上に形成さ
れる絶縁膜の絶縁耐圧を向上し、その上に形成される絶
縁膜を薄くして絶縁耐圧を高くすることができる。
したがって、キャパシタの蓄！ｌ電極を多結晶半導体に
より形成する場合に、Ｍ積電極の表面を平坦化し、その
上に薄い誘電体を形成することにより、その容量を増や
すことが可能になる。
より形成する場合に、Ｍ積電極の表面を平坦化し、その
上に薄い誘電体を形成することにより、その容量を増や
すことが可能になる。
また、本発明によれば、固溶限界濃度以上の注入量でイ
オンを半導体層に注入したり、あるいは、多結晶半導体
層にｌ 、ｏｘ １０ ”ｃｍ−”以上の注入量で燐イ
オンを注入するか、または、９．０Ｘ１０１′ｃｍ−”
以上の注入量で砒素イオンを注入することによって、半
導体層の表面を平坦化しているので、！＠縁耐圧を大き
くできるばかりでなく、平坦化と不純物イオン注入とを
同時に行うことができるため、半導体層を導電化するた
めのイオン注入工程を別に設ける必要はなく、半導体装
置の製造工数を少なくすることができる。
オンを半導体層に注入したり、あるいは、多結晶半導体
層にｌ 、ｏｘ １０ ”ｃｍ−”以上の注入量で燐イ
オンを注入するか、または、９．０Ｘ１０１′ｃｍ−”
以上の注入量で砒素イオンを注入することによって、半
導体層の表面を平坦化しているので、！＠縁耐圧を大き
くできるばかりでなく、平坦化と不純物イオン注入とを
同時に行うことができるため、半導体層を導電化するた
めのイオン注入工程を別に設ける必要はなく、半導体装
置の製造工数を少なくすることができる。
第１図は、本発明の第１実施例の工程を示す断面図、
第２図は、本発明の第１実施例におけるゲルマニウムイ
オン注入量に対するＳｉＯ□膜耐圧及び多結晶シリコン
膜表面の凹凸の高さの関係を示す特性図、 第３図は、本発明の第２実施例における燐イオン注入量
に対するＳｉＪ膜耐圧及び多結晶シリコンｌｌり表面の
凹凸の高さの関係を示す特性図、第４図は、本発明の他
の実施例におけるイオン注入量に対する多結晶シリコン
膜表面の凹凸の高さを示す特性図、 第５図は、本発明に用いる多結晶シリコン膜の膜厚と、
平坦化に必要なイオン注入量との関係を示す特性図、 第６図は、従来方法の一例を示す断面図、第７図は、従
来方法によって形成された装置の一例を示す断面図であ
る。 （符号の説明） １・・・転送トランジスタ、 １ａ・・・ゲート酸化膜、 ｌｂ・・・ゲート電極、 １ｓ、１ｄ・・・Ｎ゛型型数散層 ２・・・基板、 ３・・・素子分離用酸化膜、 ４・・・層間絶縁膜、 ５・・・配ｍ層、 ６．８・・・多結晶シリコン膜、 ７・・・ＳｉＯ□膜、 ＩＯ・・・スタックドキャパシタ、 １１・・・蓄積電極、 １２・・・誘電体、 １３・・・対向電極。 出 願 人 富士通株式会社
オン注入量に対するＳｉＯ□膜耐圧及び多結晶シリコン
膜表面の凹凸の高さの関係を示す特性図、 第３図は、本発明の第２実施例における燐イオン注入量
に対するＳｉＪ膜耐圧及び多結晶シリコンｌｌり表面の
凹凸の高さの関係を示す特性図、第４図は、本発明の他
の実施例におけるイオン注入量に対する多結晶シリコン
膜表面の凹凸の高さを示す特性図、 第５図は、本発明に用いる多結晶シリコン膜の膜厚と、
平坦化に必要なイオン注入量との関係を示す特性図、 第６図は、従来方法の一例を示す断面図、第７図は、従
来方法によって形成された装置の一例を示す断面図であ
る。 （符号の説明） １・・・転送トランジスタ、 １ａ・・・ゲート酸化膜、 ｌｂ・・・ゲート電極、 １ｓ、１ｄ・・・Ｎ゛型型数散層 ２・・・基板、 ３・・・素子分離用酸化膜、 ４・・・層間絶縁膜、 ５・・・配ｍ層、 ６．８・・・多結晶シリコン膜、 ７・・・ＳｉＯ□膜、 ＩＯ・・・スタックドキャパシタ、 １１・・・蓄積電極、 １２・・・誘電体、 １３・・・対向電極。 出 願 人 富士通株式会社
Claims (4)
- （１）電極形成用の多結晶半導体層を形成した後に、半
導体の導電化に寄与しないイオンを前記多結晶半導体層
に注入し、前記多結晶半導体層の表面を平坦化する工程
と、 平坦化された前記多結晶半導体層の上に絶縁膜を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。 - （２）電極形成用の多結晶半導体層を形成した後に、該
多結晶半導体層に１．０×１０＾１＾６ｃｍ＾−＾２以
上の注入量で燐イオンを注入するか、または、９．０×
１０＾１＾５ｃｍ＾−＾２以上の注入量で砒素イオンを
注入して、前記多結晶半導体層の表面を平坦化する工程
と、平坦化された前記多結晶シリコン半導体層の上に絶
縁膜を形成する工程とを含む半導体装置の製造方法。 - （３）前記電極がキャパシタの電極であることを特徴と
する請求項２、３記載の半導体装置の製造方法。 - （４）半導体層を形成した後に、固溶限界濃度以上の量
でイオンを注入して、前記半導体層の表面を平坦化する
工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070711A JPH03270164A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070711A JPH03270164A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270164A true JPH03270164A (ja) | 1991-12-02 |
Family
ID=13439437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070711A Pending JPH03270164A (ja) | 1990-03-20 | 1990-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270164A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05211288A (ja) * | 1992-01-29 | 1993-08-20 | Nec Corp | 半導体装置 |
| JPH09307076A (ja) * | 1996-05-16 | 1997-11-28 | Nec Corp | 半導体装置の製造方法 |
-
1990
- 1990-03-20 JP JP2070711A patent/JPH03270164A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05211288A (ja) * | 1992-01-29 | 1993-08-20 | Nec Corp | 半導体装置 |
| JPH09307076A (ja) * | 1996-05-16 | 1997-11-28 | Nec Corp | 半導体装置の製造方法 |
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