JPH09307110A - 半導体装置及びシリコンウエハの調製方法 - Google Patents

半導体装置及びシリコンウエハの調製方法

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Abstract

(57)【要約】 【課題】 エピタキシャル層を薄くすることができる半
導体装置を提供する。 【解決手段】 半導体装置のエピタキシャル層１０は、
絶縁されたウエルの少なくとも１つにリサーフ拡散部５
１を有している。ここで、ウエルは接合拡散部２３によ
って仕切られている。エピタキシャル層１０の下部にお
ける電荷の配置割合を増やすことによって、該エピタキ
シャル層１０の厚さが低減される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びシ
リコンウエハの調製方法に関するものであり、より詳し
くは２重リサーフ技術を利用する高電圧半導体装置の接
合を受け入れるための新規なエピタキシャル基板に関す
るものである。
【０００２】
【従来の技術】高電圧半導体装置は、普通、高電位差を
伴った領域間に低濃度領域であるリサーフ（resurf）領
域を有している。リサーフ領域は、電圧差が増加するの
に伴って減少し、最大の電圧差が印加される前に完全に
消滅してしまう。２重リサーフ技術においては、逆の極
性の２つのリサーフ領域が存在し、これらは両方とも、
印加される電位差が増加するのに伴って減少する。この
ような装置及び２重リサーフ技術を用いる利点は、米国
特許４,８６６,４９５号に記載されている。
【０００３】２重リサーフ技術を用いる高電圧装置にお
いては、ある極性のリサーフ領域が、適当なドープ材の
注入及び拡散により、逆の極性のエピタキシャル成長層
中につくられる。拡散されたリサーフ領域によってはさ
みつけられたエピタキシャル領域（pinched epitaxial
region）は、第２のリサーフ領域として役立つ。頂部の
（拡散された）リサーフ層中の電荷がおよそ１×１０12
ｃｍ-2に制御され、かつ底部の（はさみつけられたエピ
タキシャル層）リサーフ領域中の電荷がおよそ１.５〜
２×１０12ｃｍ-2に制御されたときに、高い放電電圧が
得られる。
【０００４】
【発明が解決しようとする課題】このような構造の１つ
の結果は、拡散されたリサーフ層の深さがわずかに変化
するのに伴って、はさみつけられたエピタキシャル領域
中の電荷が実質的に変化して放電電圧を超える状態での
制御が損なわれることである。この効果は、より厚いエ
ピタキシャル層を用いることにより補償されなければな
らない。しかしながら、厚いエピタキシャル層は、次の
ようないくつかの欠点を有している。
【０００５】（１）集積回路上の異なる回路部分を相互
に電気的に絶縁させるためにより深い絶縁拡散部が必要
とされ、１２００°Ｃ又はこれより高い温度でのより長
い拡散時間が必要となり、その結果スループット性能が
低下する。 （２）１２００°Ｃ又はこれより高温での非常に長い拡
散時間は、生産性の低下を招くといった不具合を生じさ
せる。 （３）１２００°Ｃ又はこれより高温での非常に長い拡
散時間はまた、より大きい横方向の拡散に起因して、絶
縁拡散部の幅の増加を招き、チップ上の有効面積を減少
させる。
【０００６】
【課題を解決するための手段】本発明によれば、エピタ
キシャル層の厚さが実質的に低減され、電荷分布が修正
される。かくして、底部のリサーフ電荷（はさみつけら
れたエピタキシャル領域）の大部分（約７５％より大き
く、好ましくは８０％より大きい）は、該エピタキシャ
ル層の底部の１〜４ミクロン内、又は該エピタキシャル
層の底部のおよそ２５％内もしくは好ましく２０％内に
含まれる。該エピタキシャル層の頂部は非常に軽くドー
ピングされ、底部リサーフ電荷のわずかな部分を含んで
いる。
【０００７】下部エピタキシャル領域中の増加する電荷
は、次の２つの手段のいずれか１つにより、ウエハ製造
工程の始めに導入されることができる。 （１）軽くドーピングされた領域のエピタキシャル成長
に先立って、基板ウエハ中に適当なドープ材が注入され
ている間に、拡散が伴われる。 （２）薄い軽くドーピングされたエピタキシャル層が最
初に成長させられるエピタキシャル成長工程の間に、よ
り厚い軽くドープされたエピタキシャル層の成長が伴わ
れる。
【０００８】結果として得られる構造においては、頂部
の（拡散された）リサーフ領域の深さの変化は、その下
のはさみつけられた領域内に含まれる電荷に対して非常
に小さい効果しか与えないであろう。これは、任意の放
電電圧に対して、非常に薄いエピタキシャル層でもって
放電電圧を超える状態でのより良好な制御を招く。より
薄いエピタキシャル層は、逆に（順番に）、絶縁拡散部
を形成するのに必要な拡散処理時間を低減し、そして絶
縁拡散部はより小さい横方向の広がりをもち、チップの
面積をより小さくする。
【０００９】本発明のもう１つの特徴として、完成され
たデバイスの高温逆バイアス特性が、該デバイス表面上
の絶縁酸化物中の横方向に間隔をあけて配置されたポリ
シリコンリングを使用している間に、プラスチックのハ
ウジングからの汚染イオンがチャンネル領域に流れ込む
のを防止するために、ゲート電極を被覆している酸化物
の上方で金属化を使用している間に実質的に改善され
る。
【００１０】完成されたデバイスのでこぼこは、Ｎチャ
ンネルレベルのシフトデバイス中のＮＭＯＳデバイスを
部分的に短縮する間隔をあけて配置された短縮バーの使
用により改善される。
【００１１】具体的には、本発明の１つの態様は、内部
に任意の全電荷密度を伴った、堆積された単結晶シリコ
ンのエピタキシャル層を有する、平坦なシリコン基板を
含んでいる半導体装置において、上記エピタキシャル層
が、概ね均一な厚さと次第に変化する密度とを伴ってい
て、これにより上記エピタキシャル層中の全電荷の少な
くとも約７５％が、上記エピタキシャル層の厚み方向の
残りの底部内に存在し、上記エピタキシャル層が、その
上面に形成された複数のＰ−Ｎ接合を有しており、上記
接合の１つが、上記エピタキシャル層の厚みの約７５％
よりも実質的に小さい深さを伴ったリサーフ接合を含ん
でいて、これにより上記リサーフ接合の下のエピタキシ
ャルピンチ部が低密度領域内に存在し、もって上記リサ
ーフ接合の深さ方向の若干のばらつきが該装置の操作に
比較的小さい効果しか与えないことを特徴とするもので
ある。
【００１２】この半導体装置においては、上記装置が６
００ボルトを超える定格電圧を有し、かつ上記エピタキ
シャル層の厚さが約１０ミクロンであるのが好ましい。
ことを また、上記半導体装置においては、上記エピタ
キシャル層の全電荷の少なくとも上記７５％が、上記エ
ピタキシャル層の底部の約１〜４ミクロンより小さい範
囲内に存在するのが好ましい。さらに、上記半導体装置
においては、上記エピタキシャル層の上記底部の１〜４
ミクロンが、平方あたり約３０００オームより大きい面
積抵抗を有し、かつ上記エピタキシャル層の上部の８ミ
クロンの面積抵抗が平方あたり約４０００オームより大
きいのが好ましい。ここで、上記半導体装置において
は、該装置が６００ボルトを超える定格電圧を有し、か
つ上記エピタキシャル層の厚さが約１０ミクロンである
のが一層好ましい。
【００１３】本発明の第２の態様は、各々が少なくとも
第１及び第２の接合分離領域を有している高電圧装置用
のチップである、横方向に間隔をあけて配置された複数
の半導体チップが内部に設けられるようになっているシ
リコンウエハの調製方法において、任意の逆定格電圧に
対して、選択された密度のシリコンウエハ基板を選択す
る工程と、任意のドープ原子の濃度が第１濃度であり、
厚さが約２ミクロンよりも小さい第１領域を形成する工
程と、上記第１領域の頂部に、厚さが約７ミクロンより
も大きく、かつ上記第１領域内の上記ドープ原子と同じ
極性の任意のドープ原子の濃度が、上記第１領域中の濃
度よりも実質的に低い第２濃度であるエピタキシャル層
を形成し、これにより上記第１領域及び上記エピタキシ
ャル層の中の全電荷の少なくとも約７５％が上記第１領
域中に配置されるようになっている工程とを含んでいる
ことを特徴とするものである。
【００１４】
【発明の実施の形態】図１には、従来技術にかかる水平
伝導タイプのダイオードが示され、このダイオードの接
合部は、Ｐ型基板１１の頂部に堆積された単結晶シリコ
ンからなるＮエピタキシャル層のＮウエル１０内に形成
されている。Ｎ+拡散部は、端子Ａを備えた陽電極１２
の接触抵抗を低減する。リング形の電極１３はデバイス
の陰極Ｋである。
【００１５】エピタキシャル層１０は、幾何学的にはリ
ング形であるがその他の任意の幾何学的形状とすること
ができる拡散部２３のような１つ又はこれより多くのＰ
型絶縁拡散部によって、複数の絶縁されたウエル２０、
２１及び２２に分割されている。陰極側のコンタクト部
１３は、Ｐ+領域２３の頂部に堆積されている。拡散部
２３は、絶縁領域又はウエル２０、２１及び２２を絶縁
するために、領域１０と領域１１との間のＰ／Ｎ界面を
遮断しうる十分な深さをもっていなければならない。ウ
エル２１及び２２は、所望の分散形又は集積形の回路配
置中に、ダイオード、ＭＯＳゲートデバイス及び／又は
バイポーラデバイスを形成するための所望の接合パター
ンを含んでいてもよい。
【００１６】図１に示すデバイスが、例えば６００ボル
トを超える高電圧デバイスである場合は、リング形のＰ
-リサーフ領域３０が設けられてもよく、これは１×１
０12原子／ｃｍ2の全電荷を有し、ダイオードの電極１
２、１３間に最大の逆電圧がかけられたときには完全に
消失する傾向がある。逆バイアス下におけるパンチスル
ー放電（突き抜け放電）を防止するために、例えば６０
０ボルト又はこれを超える高電圧がかけられる従来技術
にかかるエピタキシャル層１０は、およそ２０〜２５ミ
クロンの厚さにつくられ、その表面で測定される均一な
Ｎ-抵抗はおよそ３オーム・ｃｍである。
【００１７】エピタキシャル層１０が比較的厚くなる結
果、横方向の拡散に起因して、Ｐ型絶縁拡散部２３もま
た比較的広くなる。これは、拡散部２３が全チップ面積
の比較的大きい部分を占め、種々の接合を含んでいるウ
エルの有効面積を減少させるといった結果を招く。さら
に、厚いエピタキシャル層１０は、これから個々のチッ
プ（又は、ダイ）が形成されるウエハのコストを上昇さ
せ、処理工程時間を長引かせ、そして長時間の高温処理
を必要とすることに起因する付加的な損害を生じさせ
る。
【００１８】領域３０の深さは、典型的にはおよそ５ミ
クロンである。この深さは、製造のばらつきに起因して
変化するので、電荷密度が領域３０の下側に大容量のエ
ピタキシャル層を設けることによって低減されなけれ
ば、領域３０の下のはさみつけられたエピタキシャル層
（エピ・ピンチ）はその下側に存在する電荷に大きな効
果を与えるであろう。
【００１９】図２は本発明にかかる半導体装置を示して
おり、図２において、図１中の要素と同一の番号が付さ
れたものはこれと同一の要素を示している。本発明によ
れば、図１の層１０中のＮキャリアと同一の全濃度が図
２においても採用されるが、全電荷の大部分をエピタキ
シャル層１０の底部における厚さが小さい部分４０中に
入れることにより再配分される。例えば、領域４０は、
層１０の全厚みの１０〜４０％とすることができるが、
層１０の２〜４倍の濃度をもつであろう。しかしなが
ら、領域４０の厚さと濃度の組み合わせは、この領域の
全電荷を１.２〜１.５×１０12ｃｍ-2となる結果となる
であろう。本発明の好ましい実施の形態においては、領
域４０は、その厚さが２ミクロンであり、およそ７×１
０15ｃｍ-3ののドープ濃度を伴っている。
【００２０】このように領域１０中の全電荷を再配分す
ることにより、エピタキシャル層又は領域１０の厚さが
実質的に低減され、例えば６００ボルトの放電電圧に対
しては２０ミクロンから１０ミクロンに低減される。こ
れはさらに、絶縁拡散部２３に必要とされる深さ、ひい
てはその横方向の面積を実質的に低減する。その結果、
活動的な回路又は部品のためのチップの上により広い面
積が確保される。さらに、拡散部２３を駆動するのに必
要な時間が実質的に低減され、例えば２０ミクロンの厚
さのエピタキシャル層のものでは２４時間であるのが、
１０ミクロンの厚さのエピタキシャル層のものになれば
６時間に低減される。
【００２１】最終的には、リサーフ領域３０の下のはさ
みつけられたエピタキシャル領域中の全電荷の少しの部
分のみがエピタキシャル領域１０の頂部からくるので、
領域３０の深さのばらつきは、はさみつけられたエピタ
キシャル領域内の電荷により小さい効果しか与えないで
あろう。
【００２２】基板１１は、従来のどのようなＰ型基板で
あってもよく、５〜２５ミリの厚さを備えていればよ
い。基板の抵抗は、放電電圧の要求に基づいて選択され
る。例えば、６００ボルトの放電電圧については基板１
１の抵抗はおよそ６０オーム・ｃｍであり、１２００ボ
ルトについてはその抵抗はおよそ１５０オーム・ｃｍで
ある。
【００２３】６００ボルトのデバイス用のエピタキシャ
ル層部４０は最初は、例えば０.５〜１オーム・ｃｍ及び
１〜４ミクロンの厚さの比較的低い抵抗でもって成長さ
せられる。領域４０に対する厚さと抵抗の組み合わせ
は、該層中の全電荷が１.２〜１.５×１０12ｃｍ-2とな
りエピタキシャル層の面積抵抗が平方あたり３０００〜
４０００オームとなるように選択される。
【００２４】比較的強くドープされた領域４０（領域１
０に比べて）はまた、１〜２ミクロンの深さにドープ材
を入れるための拡散が後に続く、Ｐ型基板１１中へのリ
ンイオン又はヒ素イオンの直接注入によってもつくられ
ることができる。注入量及び打ち込み拡散条件は、面積
抵抗が平方あたり３０００〜４０００オームとなるよう
に選択される。エピタキシャル層１０は、この後拡散部
４０の頂部で成長させられる。
【００２５】頂部のエピタキシャル層（領域１０）の厚
さは、Ｐ-リサーフ領域３０の深さと強くドープされた
領域４０中のドープ材の種類とに応じて選択される。例
えば、Ｐ-リサーフ領域３０がおよそ５ミクロンの深さ
でありかつ領域４０にヒ素系ドープ材が用いられる場
合、領域１０については、およそ８ミクロンの厚さが選
択される。Ｐ-リサーフ領域３０の厚さを低減すること
により、頂部のエピタキシャル領域１０の厚さをさらに
低減することが可能である。
【００２６】領域１０の抵抗は、集積回路のその他の部
分によって課せられる要求に応じて２〜４オーム・ｃｍ
とされることができる。領域１０の抵抗が低ければ低い
ほど、Ｐ-リサーフ領域３０中の電荷を制御することが
一層むずかしくなる。底部のエピタキシャル領域４０及
び頂部のエピタキシャル領域１０の厚さ及び抵抗の選択
は、１.５〜２.０×１０12ｃｍ-2のはさみつけられたエ
ピタキシャル電荷（Ｐ-リサーフ領域３０の下の）、又
はすべての処理工程の終わりに平方あたり２８００〜３
５００オームのはさみつけられたエピタキシャル層の面
積抵抗をつくりだす必要がある。
【００２７】領域１０及びそのサブ領域４０は、リン又
はヒ素のいずれかでドーピングされることができる。よ
り薄い領域が望まれる場合は、ヒ素が好ましい。なぜな
ら、ヒ素はリンよりもより低い拡散係数をもち、それゆ
え強くドーピングされた領域４０から弱くドーピングさ
れた領域１０への自動的なドーピングの発生が少なくな
るからである。
【００２８】図３は、横方向伝導のＭＯＳＦＥＴが図２
のウエル２１内に形成される場合に、本発明がどのよう
にして用いられることができるかを示している。図２の
番号と同一の番号は同一の部材を示している。図３にお
いて、接合パターンは、リング形のリサーフ拡散部５１
によって囲まれた制御用ドレーン拡散部５０を含んでい
る。ソースリング５６を含んでいるリング形のＰ型ベー
ス５５は、領域１０の頂部表面中に拡散される。適当な
ゲート酸化物６０がポリシリコンゲートリング６１の下
に形成され、ウエル１０の全表面がパッシベーション
（不動態）酸化物６２によって被覆されている。リング
形のソース電極６５は、ソース５６及びベース５５に接
続され、そしてドレーン電極６６はドレーン領域５０に
接続されている。ゲート電極５７は、ポリシリコンゲー
ト６１に接続されている。
【００２９】操作時においては、図３の構造は、ソース
電極６５とドレーン電極６６との間の高い逆電圧、例え
ば６００ボルトあるいはこれより高い電圧に耐えるであ
ろう。デバイスを起動するために、ベース５５内のチャ
ンネル領域の反転を生じさせるゲート６１に電圧がかけ
られる。この後、電子流がソース電極６５から、リサー
フ拡散部５１の下の反転されたチャンネルを通ってドレ
ーン６６に流れることができる。
【００３０】図３中に示された接合パターンは、その他
のどのような所望の公知の接合パターンであってもよ
く、区画式、相互接続式等であってもよいということが
注目されるべきである。
【００３１】６００ボルトの実施の形態においては、ゲ
ートリング６１の外側エッジから絶縁拡散部２３のエッ
ジまでの横方向の距離は、およそ２５ミクロンである。
ゲートリング６１は、およそ１０ミクロンの幅を備えて
いる。リング６１の内側エッジと接合５０の外側エッジ
の間の横方向の距離は、６００ボルトのデバイスについ
てはおよそ７０ミクロンであり、１２００ボルトのデバ
イスについてはおよそ１４０ミクロンである。
【００３２】基板１１は、５〜２５ミリの厚さを伴っ
た、６０オーム・ｃｍのホウ素でドープされた物体であ
る。エピタキシャル層１０は、その厚さ（その上面から
領域４０の頂部まで測定された場合）が８ミクロンであ
り、およそ３オーム・ｃｍプラスマイナス約１０％の抵
抗を有している。領域４０は、およそ２ミクロンの厚さ
を有し、平方あたり３０００〜４０００オームの面積抵
抗を有している。領域１０及び４０は、リン又はヒ素の
いずれかでドーピングされることができる。Ｐ-リサー
フ領域５１は、およそ５ミクロンの深さを有することが
できる。５ミクロンの深さにおける製造上のばらつき
は、ピンチ領域内には全電荷の比較的小さい割合でしか
存在しないので、領域５１の下の「エピピンチ」に小さ
い効果しか与えないであろうということが注目されなけ
ればならない。
【００３３】１２００ボルトのデバイスの場合は、前記
の寸法が維持されることができる。しかしながら、基板
の抵抗は６０オーム・ｃｍから１５０オーム・ｃｍに高め
られる。
【００３４】図４は、本発明を高電圧ＰＭＯＳに適用し
たものを示している。図４において、図２及び図３中の
部材と同一の部材には、同一の引用番号が付されてい
る。ここでは、図２及び図３の構造が組み合わせられ、
ゲート６１はＰ+領域１００と中央Ｐ-領域１０１との間
で反転可能なチャンネルの上に配置されている。中央の
Ｐ+コンタクト領域１０２は、ドレーンコンタクト６６
に接続するように配設されている。Ｎ+コンタクト領域
１０３もまた、領域１００のエッジと接続するように配
設されている。グランドコンタクト１３は、Ｐ+領域２
３に接続されている。パッシベーション絶縁領域６２ａ
は、下敷きのシリコンの表面と交差する横方向の電場を
遮断するのを促進する、間隔をあけて配置されたポリシ
リコンプレートを含んでいてもよい。図５は、ソース電
極６５とドレーン電極６６との間の高電圧を遮断するた
めの手段として機能する、重複し容量的に結合されたポ
リシリコンリングを付加特徴としてを伴った、図３の左
側半部を示している。
【００３５】ここにおいて、図５に示すように、電気容
量的に結合されたポリシリコン（ポリ）リング２００〜
２０６（所望の数のリングを用いることができる）を用
いるといった手法は従来より知られている。２０１、２
０３及び２０５の番号がつけられた３つのリングは、第
１のポリレベルに配置され、２００、２０２、２０４及
び２０６の番号がつけられたその他の４つのリング第２
のポリレベルに配置されている。両ポリ層は、導電性に
するためにドーピングされている。２つのポリ層間に
は、これらを互いに電気的に絶縁するために、およそ５
００ナノメータの誘電体層６２ａが設けられている。第
２のポリレベルの連続した各リングは、図５に示されて
いるようにリングを互いに容量的に結合させるために、
第１のポリレベルの最も近接したリングと２〜５マイク
ロメータだけ重複している。誘電体層６２ａは、第１の
ポリ層の熱酸化によってつくられることができ、あるい
は堆積された酸化ケイ素又は窒化ケイ素などといったそ
の他の誘電体材料とされることができる。この誘電体
は、１つのギャップあたりおよそ１００ボルトの電圧に
耐えることができなければならない。最終的には、全構
造がパッシベーション酸化物６２によって被覆される。
【００３６】最初のリング２００は、ソース６５又は該
デバイスと交差する最も低い電圧部に接続され、最後の
リング２０６は、該デバイスの最も高い電圧部又はドレ
ーン６６に接続されている。容量的に結合された一連の
ポリリングは、該デバイスと交差する電圧降下をより小
さい分散的な値に分割し、これにより高電圧デバイスの
表面付近の電場が濃密化する傾向が低減される。これは
該デバイスの放電電圧を改善する。さらに、提案された
構造は、高電圧デバイスの表面を、図５のデバイスの上
面と接触して配置されているプラスチックのハウジング
（図示せず）中にみられるイオン汚染物に起因する集積
回路中の共通の漂遊静電気電荷から遮断する。リング２
００〜２０６は、とくに高温バイアス（ＨＴＢ）条件下
でテストされる場合には、高電圧デバイスの信頼性を劇
的に改善する。
【００３７】多重リング構造は、ダイオード、ＭＯＳＦ
ＥＴ、ＩＧＢＴ、ＢＪＴなどといった横方向伝導又は鉛
直方向伝導の高電圧デバイスに、あるいは伝統的な及び
リサーフ型のデバイスに用いられることができる。ポリ
シリコンリングは、金属又はケイ化物（シリサイド）な
どといったその他のどのような導電体にでも置き換える
ことができる。
【００３８】本発明のさらなる特徴によれば、図５に示
されているように、遊動リング端末構造が、図３及び図
４中に示されたタイプの２重リサーフのデバイスと組み
合わせて用いられる。
【００３９】図５はまた、チップ中に用いられることが
できる、より「でこぼこの(rugged)」レベル切り換え回
路をつくるための新規な構造を含んでいる。より詳しく
は、Ｐ型のボディリング２５５が、Ｐ型のボディ５５に
ついて同心円状に拡散され、これはＰ-リサーフ領域５
１と界を接する。これは、ゲート６１の下にＮＭＯＳＦ
ＥＴを形成する。かくして、図６に示すように、複数の
間隔をあけて配置されたＰ型のボディ短絡部２５６は、
Ｐボディ５５及びＰボディ２５５と周期的に短絡する。
【００４０】領域２５６は、その全チャンネル幅を低減
するＮチャンネルＤＭＯＳＦＥＴを短絡させる。これ
は、デバイスの飽和電流を低減し、デバイスのでこぼこ
性を実質的に増加させる。
【００４１】図７は、プラスチックのハウジングキャッ
プ３００中のイオン汚染物に対して改善された遮蔽をも
たらすための、本発明のさらなる特徴を示している。図
７は、図５の一部も示しているが、これに対して新規な
ソース金属６５を付加しており、これはゲート６１の頂
部に存在する低温酸化物６２の頂部と連続的に交差して
堆積される。より詳しくは、従来技術にかかる横方向の
デバイスにおいては、ソース金属は、図５中に示されて
いるように切断され又は分離され、ゲート６１の上の低
温酸化物６２の頂部の上方で伸びていない。Ｐボディ５
５とソース５６との間のチャンネル領域は、イオン汚染
に対して非常に敏感である。本発明の特徴によれば、ソ
ース金属６２は、敏感なチャンネル領域と交差して伸
び、とくに高温でプラスチックのハウジング３００内に
形成されたイオン汚染物の泳動に対して、物理的な金属
（アルミニウム）遮蔽を行う。かくして、図７に示す新
規な金属シールドは、実質的に、高温逆バイアス（ＨＴ
Ｂ）下におけるデバイス特性を改善する。
【００４２】本発明は、前記のとおり特定の実施の形態
について説明されているが、このほか多くの変形及び修
正並びにその他の利用が当業者にとっては明らかとなる
であろう。それゆえ、本発明は前記の特定の実施の形態
における開示に限定されるものではない。
【図面の簡単な説明】
【図１】 従来技術にかかる普通のエピタキシャル層中
の絶縁されたウエル中に高電圧ダイオードを含んでいる
チップの一部の断面図である。
【図２】 本発明が、より薄いエピタキシャル層の使用
と放電電圧のより良い制御とを可能にしつつ、図１のエ
ピタキシャル層中に電荷を再配分する手法を示す図であ
る。
【図３】 図２に示すチップのもう１つのウエル中に存
在するであろうＮチャンネルの横方向伝導ＭＯＳＦＥＴ
に対する本発明の適用を示す図である。
【図４】 本発明を高電圧ＰチャンネルＭＯＳＦＥＴ中
に適用する手法を示す図である。
【図５】 図３に示すデバイス高電圧領域を仕切るため
の一部のリングが遊動しているポリシリコンリング構造
を示すとともに、ＮＭＯＳＦＥＴの周期的な短絡を示す
図である。
【図６】 図５の平面図である。
【図７】 イオン汚染物がチャンネル領域に到達するの
を防止するためのソースのコンタクトブリッジの断面図
である。
【符号の説明】
１０…エピタキシャル層（Ｎウエル）、１１…基板、１
２…陽極、１３…陰極、２０…絶縁されたウエル、２１
…絶縁されたウエル、２２…絶縁されたウエル、２３…
拡散部、３０…Ｐ-領域、４０…厚みの小さいサブ領
域、５０…ドレーン領域、５１…リサーフ拡散領域、５
５…ベース、５６…ソースリング、５７…ゲート電極、
６０…ゲート酸化物、６１…ポリシリコンゲート、６２
…パッシベーション酸化物、６５ …ース電極、６６…
ドレーン電極。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 内部に任意の全電荷密度を伴った、堆積
    された単結晶シリコンのエピタキシャル層を有する、平
    坦なシリコン基板を含んでいる半導体装置であって、 上記エピタキシャル層が、概ね均一な厚さと次第に変化
    する密度とを伴っていて、これにより上記エピタキシャ
    ル層中の全電荷の少なくとも約７５％が、上記エピタキ
    シャル層の厚み方向の底部内に存在し、 上記エピタキシャル層が、その上面に形成された複数の
    Ｐ−Ｎ接合部を有しており、 上記接合部の１つが、上記エピタキシャル層の厚みの約
    ７５％よりも実質的に小さい深さを伴ったリサーフ接合
    部を含んでいて、これにより上記リサーフ接合部の下の
    エピタキシャルピンチ部が低密度領域内に存在し、上記
    リサーフ接合の深さ方向の少しの変化が該装置の操作に
    比較的小さい効果しか与えないことを特徴とする半導体
    装置。
  2. 【請求項２】 上記装置が６００ボルトを超える定格電
    圧を有し、かつ上記エピタキシャル層の厚さが約１０ミ
    クロンであることを特徴とする、請求項１にかかる半導
    体装置。
  3. 【請求項３】 上記エピタキシャル層の全電荷の少なく
    とも上記７５％が、上記エピタキシャル層の底部の約１
    〜４ミクロンより小さい範囲内に存在することを特徴と
    する、請求項２にかかる半導体装置。
  4. 【請求項４】 上記エピタキシャル層の上記底部の１〜
    ４ミクロンが、平方あたり約３０００オームより大きい
    面積抵抗を有し、かつ上記エピタキシャル層の上部の８
    ミクロンの面積抵抗が平方あたり約４０００オームより
    大きいことを特徴とする、請求項３にかかる半導体装
    置。
  5. 【請求項５】 該装置が６００ボルトを超える定格電圧
    を有し、かつ上記エピタキシャル層の厚さが約１０ミク
    ロンであることを特徴とする、請求項１〜４のいずれか
    １つにかかる半導体装置。
  6. 【請求項６】 各々が少なくとも第１及び第２の接合分
    離領域を有している高電圧装置用のチップである、横方
    向に間隔をあけて配置された複数の半導体チップが内部
    に設けられるシリコンウエハの調製方法であって、 任意の逆定格電圧に対して、選択された密度のシリコン
    ウエハ基板を選択する工程と、 任意のドープ原子の濃度が第１濃度であり、厚さが約２
    ミクロンよりも小さい第１領域を形成する工程と、 上記第１領域の頂部に、厚さが約７ミクロンよりも大き
    く、かつ上記第１領域内の上記ドープ原子と同じ極性の
    任意のドープ原子の濃度が、上記第１領域中の濃度より
    も実質的に低い第２濃度であるエピタキシャル層を形成
    し、これにより上記第１領域及び上記エピタキシャル層
    の中の全電荷の少なくとも約７５％が上記第１領域中に
    配置されるようになっている工程とを含んでいることを
    特徴とするシリコンウエハの調製方法。
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