JPH0793282B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0793282B2
JPH0793282B2 JP60078349A JP7834985A JPH0793282B2 JP H0793282 B2 JPH0793282 B2 JP H0793282B2 JP 60078349 A JP60078349 A JP 60078349A JP 7834985 A JP7834985 A JP 7834985A JP H0793282 B2 JPH0793282 B2 JP H0793282B2
Authority
JP
Japan
Prior art keywords
impurity
mask
region
conductivity type
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60078349A
Other languages
English (en)
Other versions
JPS61237422A (ja
Inventor
信義 夏秋
誠男 田村
恭雄 和田
静憲 大湯
匡 鈴木
秀和 奥平
昭 新谷
章二 宿利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60078349A priority Critical patent/JPH0793282B2/ja
Priority to US06/852,184 priority patent/US4729964A/en
Publication of JPS61237422A publication Critical patent/JPS61237422A/ja
Publication of JPH0793282B2 publication Critical patent/JPH0793282B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0191—Manufacturing their doped wells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H10P30/212—Through-implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/28—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by an annealing step, e.g. for activation of dopants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置の製造に関し、特にCMOSのウエルな
どの形成を精度良く行なうのに好適な半導体装置の製造
方法に関する。
〔発明の背景〕
CMOS素子のウエルを高エネルギーイオン打込みで形成す
ることは、従来法に比し、熱処理に伴うコスト，ウエー
ハ変形の困難さを低減すると共に、深部に高濃度領域を
形成できるのでα線ソフトエラー防止に有効であるとの
指摘が、例えば、ソリツト・ステート・テクノロジ（So
lid State Technology）５月号（1984）における「シリ
コンデバイス製造におけるMeVイオン打込み」（Me V Im
planlation for Silicon Divice Fabrication）と題す
る論文に記載されている。しかし、高エネルギーイオン
打込みではイオンの飛程のばらつきが大きいため、ULSI
素子の形成に必要な微細な形状を有するマスクに忠実に
打込み領域を局在化させることが困難である。また、MO
SFETを形成すべき基板表面領域の活性不純物濃度の制御
性が低下するため表面領域の不純物濃度の所望の値にす
るのが困難であるなど、実用化への問題が多く残されて
いる。更に、高エネルギーイオン打込みの際におけるマ
スクとしては重い元素からなる厚い膜を用いる必要があ
り、p,n型ウエルを自己整合的に形成するためには、従
来用いられてきた選択酸化のような簡便な手法が使えな
いため、マスク形成のプロセスが複雑になつてしまう。
〔発明の目的〕
本発明の目的は、上記従来の問題を解決し、隣接するｐ
形およびｎ形領域を高い精度で容易に形成でき、かつ、
能動素子が形成されるべき基板の表面領域における不純
物濃度を高い精度で制御することのできる、半導体装置
の製造方法を提供することである。
〔発明の概要〕
イオン打込み原子の横方向飛程分布形状はガウス分布で
近似できるので、マスク端近傍のイオン打込み原子の平
面内横方向濃度分布形状は補誤差関数で近似できる。す
なわち第２図に示すように、マスク10を介してイオン11
を打込む場合、マスク10の端部における不純物濃度は、
打込み量で設定される濃度の約1/2の濃度になる。従つ
て、マスク10の端部で精度良く導電型を反転させるに
は、既に全面にドープされている第１導電型の不純物濃
度の約２倍の濃度の第２導電型不純物をマスクを介して
打込めばよい。
このようにすれば、マスク端部における第１および第２
導電形不純物の濃度はほぼ等しくなつて互いに補償さ
れ、また、マスク下の部分における第１導電形不純物の
濃度と、マスクに覆われていない部分における第２導電
形不純物の濃度はほぼ等しくなり、通常のCMOSなどの場
合は、好都合であることが多い。
本発明によつてCMOSのウエルを形成するには下記のよう
にすればよい。すなわち、まず、第１導電型不純物を、
第１および第２導電型のウエルを形成せんとする領域の
全面にイオン打込みによつて所望の量だけ所望のイオン
飛程を得るエネルギーで導入する。次いで、第２導電型
ウエルを形成せんとする領域のみ開口したマスクを基板
表面に形成した後、第２導電形不純物を、第１導電形不
純物と同じイオン飛程となるようなエネルギーで、約２
倍の量だけイオン打込みによつて導入する。このようす
れば、上記のようにマスク端部における位置において両
導電形不純物の濃度が等しくなるため、この位置に忠実
に第１および第２導電型ウエルの境界が形成される。ま
た、第２導電型領域のキヤリア濃度は、先に打込まれて
ある第１導電型不純物量だけ補償されるために、第１導
電型ウエルのキヤリア濃度とほぼ等しくなる。このこと
は、第１および第２導電型ウエルを隣接して自己整合的
に形成しようとする場合には、１枚のマスクで代替でき
ることを意味している。
更に、ウエル形成で重要なことは、基板表面とくに、チ
ヤネル領域が形成される領域の不純物濃度を1016/cm3程
度の低濃度領域で制御することであるが、イオン打込み
飛程分布の主要部から遠い飛程分布の裾部でこの低濃度
領域を制御することは精度が悪い。従つて、ウエル表面
部分は深部とは別のイオン打込みによつて制御した方が
好ましい。また、ソース，ドレイン間のパンチスルーと
の兼合ではあるが、ドレイン接合底部のウエル不純物濃
度は、容量の点で、あまり高くないことが望ましい。即
ち、一般に、ウエル領域の深さ方向の不純物濃度分布
は、第３図に示したように、基板表面ではキヤリア移動
度低下が問題とならぬ範囲で、闘値電圧制御，パンチス
ルー防止のために必要なある程度高い不純物濃度を有
し、ドレイン接合底部から少し下はもう少い低い不純濃
度、ウエル底部の深さ領域で再び、α線ソフトエラー及
びパンチスルーの防止のために、充分高い不純物濃度と
なつていることが望ましい。このような不純物濃度分布
を形成するためには上記のように、基板表面濃度設定の
ためのイオン打込みを別途行なうことが必要であるが、
本発明によればこの打込みのための自己整合マスク形成
を、ウエル深部形成のための打込み金属マスクを酸化せ
ず、Si基板のみを酸化する雰囲気処理を利用して行なう
ことができる。
〔発明の実施例〕
以下、本発明の一実施例を第１図により説明する。第１
図は一連の素子製作工程のうち隣接するｐおよびｎ型ウ
エル形成の部分のみを抽出して説明するためのものであ
り、他の前後工程は周知のプロセスで構成できるので省
いてある。ｐ型Si基板１のウエル形成部分に、先ず、20
nm厚のSiO2膜２を通して、Ｐ型不純物としてのボロン
（Ｂ）イオンを1MeVのエネルギーで、１×1013/cm2の量
打込み、基板表面より約1.7μｍの深さの平均飛程にＢ
原子を深く導入した（第１図（ａ））。この第１図
（ａ）の点で示したボロン（Ｂ）原子の分布から、高エ
ネルギーのイオン打込み後のＢ原子の不純物濃度分布の
最大値は半導体基板内部にあり、基板表面では不純物濃
度が低下していることが理解できる。次に、厚さ0.8μ
ｍのＷ金属膜３と膜厚0.2μｍ、ｐ濃度1.5モル70のPSG
膜４を形成し、通常のリソグラフイー技術とドライエツ
チング技術によつて所望部分を除去して、マスクパター
ン形成を行なつた後、Ｎ型不純物としてのリン（Ｐ）イ
オンを50KeVのエネルギーで２×1011/cm2打込み、マス
ク開口部の基板表面にＰ原子を浅く導入した。その後、
N2とH2Oガス雰囲気中で熱処理を行ない、マスク開口部
の基板表面のみを酸化し、膜厚0.3μｍのSiO2膜５を形
成し、引続き、Ｐイオンを3.5MeVのエネルギーで、2.5
×1013/cm2の量打込み、やはり、約1.7μｍの深さにｐ
原子を深く導入した（第１図（ｂ））。
この第１図（ｂ）の×印で示したリン（Ｐ）原子の分布
から、高エネルギーと低エネルギーの２回のイオン打込
み後のＰ原子の不純物濃度分布の最大値はやはり半導体
基板内部にあり、基板表面では不純物濃度が低下してい
ることが理解できる。PSG膜４およびＷ膜３を除去した
後、Ｂイオンを20KeVのエネルギーで、３×1011/cm2打
込み、SiO2膜５が形成されていない領域の基板表面にＢ
イオンを浅く導入した。最後にN2ガス雰囲気中でアニー
ル処理を行ない、全ての打込みイオンを活性化させて、
ｎウエル領域６および、ｐウエル領域７を形成した（第
１図（ｃ））。ウエル6,7の表面にMOSFETを作るには、S
iO2膜2,5を除去してから、ゲート酸化膜を形成し、以
下、周知のMOSプロセスに従えばよい。
本実施例では、Si酸化膜２上に直接Ｗ膜３を形成してい
るが、中間にSi窒化膜を形成しておき、B,Pの高エネル
ギーイオン打込みを施した後に、基板表面領域へのｐイ
オン打込みを行ない、PSG膜4,W膜３を除去し、窒化膜を
利用した通常の選択酸化によつて、基板表面領域へのＢ
イオン打込み部分の限定を行なうことも可能である。ま
た、基板の導電型の選択，エピ基板の使用,p型,n型ウエ
ルの形成順序，打込み不純物の選定、更に多段打込み、
チヤネリング条件の使用などの打込み条件、マスク材の
選択、これらの組合わせは種々に変えることが可能であ
り、本実施例のみに限定されるものでないことはいうま
でもない。
本実施例によれば、高エネルギー打込みに伴う横方向の
飛程分布のバラツキによる局在化のボケを回避し、マス
クパターンに忠実に深い部分に高濃度不純物領域を有す
るp,n両導電型ウエルを隣接させ、表面不純物濃度の制
御が容易となる効果と同時に、表面不純物濃度制御のた
めの両導電型不純物のイオン打込みは二重に重なつてい
ないので、キヤリアのチヤネル移動度の不必要な低下が
避けられるという顕著な効果が認められた。
〔発明の効果〕
本発明によれば、深部に高不純物濃度を有する、隣接す
るp,nウエルを、１枚の高エネルギーイオン打込み用マ
スクを用いるだけで、横方向イオン飛程分布の標準偏差
（通常0.2μｍ程度以下）以下の精度でマスクに忠実
に、自己整合的に形成することができ、かつ、ウエル表
面の不純物濃度制御も、キヤリア移動度の低下を最小限
に留めた条件下で行なえるなど、ウエル内の深さ方向不
純物濃度分布の最適化が容易にできるので、高性能CMOS
ULSI用ウエル形成プロセス工程数を、リフトオフ法など
を用いる従来プロセス工程に比し、少なくとも２工程簡
略化することができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す工程図、第２図は本発
明の原理を説明するための模式図、第３図は本発明によ
つて得られた不純物の深さ方向の分布の一例を示す図で
ある。 １……Si基板、２……酸化膜、３……Ｗ膜、４……PSG
膜、５……酸化膜、６……ｎウエル領域、７……ｐウエ
ル領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 Ｗ (72)発明者 大湯 静憲 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 鈴木 匡 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 奥平 秀和 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 新谷 昭 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宿利 章二 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭51−66782（ＪＰ，Ａ) 特開 昭51−34664（ＪＰ，Ａ) 特開 昭50−1642（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】イオン打ち込み法を用いて、第１導電型を
    示す第１の不純物を、ピーク濃度が第１の平均飛程とな
    るエネルギーで半導体基体内に導入する工程と、 該第１の不純物が導入された領域の一部を覆うマスクを
    用い、該マスクで覆われていない領域の上記半導体基体
    内に、上記第１導電型とは逆の第２導電型を示す第２の
    不純物をピーク濃度が上記第１の平均飛程と実質的に同
    一となるエネルギーで、かつ該マスク端部での第１と第
    ２の不純物濃度が実質的に等しくなるような量を導入す
    る工程と、 導入された第１及び第２の不純物を、上記半導体基体内
    に不純物濃度のピークを有する状態のまま活性化させる
    工程とを含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】上記マスクを用い、上記第２の導電型を示
    す第３の不純物を、該マスクで覆われていない領域の上
    記半導体基体内に、ピーク濃度が上記第１の平均飛程未
    満で、かつ上記第２の不純物のピーク濃度未満となるよ
    うに導入する工程を更に有することを特徴とする特許請
    求の範囲第１項記載の半導体装置の製造方法。
  3. 【請求項３】上記第２の不純物の導入量は、上記第１の
    不純物の導入量の約２倍であることを特徴とする特許請
    求の範囲第１項又は第２項記載の半導体装置の製造方
    法。
  4. 【請求項４】上記第２の不純物が導入された領域と、上
    記第１の不純物が導入され、かつ上記第２の不純物が導
    入されていない領域とをCMOSの互いに反対の導電型の二
    つのウェルとすることを特徴とする特許請求の範囲第１
    項乃至第３項の何れかに記載の半導体装置の製造方法。
  5. 【請求項５】上記マスクは、金属膜を含むことを特徴と
    する特許請求の範囲第１項乃至第４項の何れかに記載の
    半導体装置の製造方法。
  6. 【請求項６】上記マスクを有する上記半導体基体を、H2
    とH2Oとの混合ガス雰囲気中で熱処理を行い、上記マス
    クで覆われていない領域に酸化膜を形成する工程を更に
    有することを特徴とする特許請求の範囲第５項に記載の
    半導体装置の製造方法。
JP60078349A 1985-04-15 1985-04-15 半導体装置の製造方法 Expired - Lifetime JPH0793282B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP60078349A JPH0793282B2 (ja) 1985-04-15 1985-04-15 半導体装置の製造方法
US06/852,184 US4729964A (en) 1985-04-15 1986-04-15 Method of forming twin doped regions of the same depth by high energy implant

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60078349A JPH0793282B2 (ja) 1985-04-15 1985-04-15 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS61237422A JPS61237422A (ja) 1986-10-22
JPH0793282B2 true JPH0793282B2 (ja) 1995-10-09

Family

ID=13659510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60078349A Expired - Lifetime JPH0793282B2 (ja) 1985-04-15 1985-04-15 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US4729964A (ja)
JP (1) JPH0793282B2 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3886283T2 (de) * 1987-07-10 1994-05-11 Toshiba Kawasaki Kk Halbleiterbauelement mit Bereichen unterschiedlicher Störstellenkonzentration.
US4906585A (en) * 1987-08-04 1990-03-06 Siemens Aktiengesellschaft Method for manufacturing wells for CMOS transistor circuits separated by insulating trenches
US5292671A (en) * 1987-10-08 1994-03-08 Matsushita Electric Industrial, Co., Ltd. Method of manufacture for semiconductor device by forming deep and shallow regions
EP0336977B1 (en) * 1987-10-08 1998-03-18 Matsushita Electric Industrial Co., Ltd. Semiconducteur device and method of producing the same
NL8802219A (nl) * 1988-09-09 1990-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
US5021852A (en) * 1989-05-18 1991-06-04 Texas Instruments Incorporated Semiconductor integrated circuit device
JP2947816B2 (ja) * 1989-05-19 1999-09-13 三菱電機株式会社 半導体装置の製造方法
JPH081930B2 (ja) * 1989-09-11 1996-01-10 株式会社東芝 半導体装置の製造方法
JP2604251B2 (ja) * 1989-11-16 1997-04-30 三洋電機株式会社 固体撮像素子
US5138420A (en) * 1989-11-24 1992-08-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having first and second type field effect transistors separated by a barrier
MY107475A (en) * 1990-05-31 1995-12-30 Canon Kk Semiconductor device and method for producing the same.
US5154946A (en) * 1990-09-27 1992-10-13 Motorola, Inc. CMOS structure fabrication
JP2965783B2 (ja) * 1991-07-17 1999-10-18 三菱電機株式会社 半導体装置およびその製造方法
DE4300986C2 (de) * 1992-01-17 1999-08-26 Mitsubishi Electric Corp Halbleitervorrichtung zur Elementisolierung und Herstellungsverfahren derselben
JPH05226592A (ja) * 1992-02-15 1993-09-03 Sony Corp 半導体装置の製造方法
JPH06342846A (ja) * 1993-04-07 1994-12-13 Mitsubishi Electric Corp トレンチ分離構造を有する半導体装置およびその製造方法
US5610085A (en) * 1993-11-29 1997-03-11 Texas Instruments Incorporated Method of making a vertical FET using epitaxial overgrowth
KR0137974B1 (ko) * 1994-01-19 1998-06-15 김주용 반도체 장치 및 그 제조방법
US5861657A (en) * 1996-01-18 1999-01-19 International Rectifier Corporation Graded concentration epitaxial substrate for semiconductor device having resurf diffusion
US5612242A (en) * 1996-03-11 1997-03-18 United Microelectronics Corp. Trench isolation method for CMOS transistor
US5858828A (en) * 1997-02-18 1999-01-12 Symbios, Inc. Use of MEV implantation to form vertically modulated N+ buried layer in an NPN bipolar transistor
US6249025B1 (en) * 1997-12-29 2001-06-19 Intel Corporation Using epitaxially grown wells for reducing junction capacitances
TW392311B (en) * 1998-05-04 2000-06-01 United Microelectronics Corp Manufacturing method for high pressure metal oxide semiconductor device
TW389995B (en) * 1998-06-03 2000-05-11 United Microelectronics Corp Method of manufacturing high-voltage metal-oxide-semiconductor device
US6198140B1 (en) 1999-09-08 2001-03-06 Denso Corporation Semiconductor device including several transistors and method of manufacturing the same
JP5048242B2 (ja) * 2005-11-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
EP1994562A1 (en) * 2006-01-31 2008-11-26 MEMC Electronic Materials, Inc. Semiconductor wafer with high thermal conductivity
JP5767430B2 (ja) * 2007-08-10 2015-08-19 ローム株式会社 半導体装置および半導体装置の製造方法
JP5075959B2 (ja) * 2010-09-14 2012-11-21 株式会社東芝 抵抗変化メモリ
FR3003687B1 (fr) * 2013-03-20 2015-07-17 Mpo Energy Procede de dopage de plaques de silicium
DE102017103782B4 (de) * 2017-02-23 2021-03-25 Infineon Technologies Ag Halbleitervorrichtung mit einer vergrabenen Schicht und Herstellungsverfahren hierfür
JP7743733B2 (ja) * 2021-08-31 2025-09-25 富士電機株式会社 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS501642A (ja) * 1973-05-04 1975-01-09
JPS5834939B2 (ja) * 1974-09-19 1983-07-29 セイコーエプソン株式会社 ハンドウタイソウチ
JPS5166782A (en) * 1974-12-05 1976-06-09 Nippon Electric Co Sohogata mis denkaikokahandotaisochino seizohoho
US4111720A (en) * 1977-03-31 1978-09-05 International Business Machines Corporation Method for forming a non-epitaxial bipolar integrated circuit
DE2802838A1 (de) * 1978-01-23 1979-08-16 Siemens Ag Mis-feldeffekttransistor mit kurzer kanallaenge
US4198250A (en) * 1979-02-05 1980-04-15 Intel Corporation Shadow masking process for forming source and drain regions for field-effect transistors and like regions
US4485552A (en) * 1980-01-18 1984-12-04 International Business Machines Corporation Complementary transistor structure and method for manufacture
US4506436A (en) * 1981-12-21 1985-03-26 International Business Machines Corporation Method for increasing the radiation resistance of charge storage semiconductor devices
US4599118A (en) * 1981-12-30 1986-07-08 Mostek Corporation Method of making MOSFET by multiple implantations followed by a diffusion step
US4535532A (en) * 1984-04-09 1985-08-20 At&T Bell Laboratories Integrated circuit contact technique
US4558508A (en) * 1984-10-15 1985-12-17 International Business Machines Corporation Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step

Also Published As

Publication number Publication date
JPS61237422A (ja) 1986-10-22
US4729964A (en) 1988-03-08

Similar Documents

Publication Publication Date Title
US4729964A (en) Method of forming twin doped regions of the same depth by high energy implant
JP2663402B2 (ja) Ｃｍｏｓ集積回路デバイスの製造方法
US4435895A (en) Process for forming complementary integrated circuit devices
US5278441A (en) Method for fabricating a semiconductor transistor and structure thereof
US4554726A (en) CMOS Integrated circuit technology utilizing dual implantation of slow and fast diffusing donor ions to form the n-well
US4385947A (en) Method for fabricating CMOS in P substrate with single guard ring using local oxidation
US4574467A (en) N- well CMOS process on a P substrate with double field guard rings and a PMOS buried channel
US4799098A (en) MOS/bipolar device with stepped buried layer under active regions
JP2697392B2 (ja) 相補型半導体装置の製造方法
US4912053A (en) Ion implanted JFET with self-aligned source and drain
US4509991A (en) Single mask process for fabricating CMOS structure
US6797555B1 (en) Direct implantation of fluorine into the channel region of a PMOS device
US5071777A (en) Method of fabricating implanted wells and islands of cmos circuits
JP2003531494A (ja) 半導体装置の製造方法
US4481705A (en) Process for doping field isolation regions in CMOS integrated circuits
EP0209166B1 (en) N channel mos transistor with limitation of punch-through effect and formation process thereof
JP3008579B2 (ja) 半導体装置の製造方法
JP3254868B2 (ja) 半導体装置及びその製造方法
JPH01214169A (ja) 半導体装置
JP3344162B2 (ja) 電界効果型半導体装置の製造方法
JPH09129747A (ja) 半導体装置の製造方法
WO1984003997A1 (en) Self-aligned ldmos and method
JP3110062B2 (ja) 半導体装置の製造方法
JPH07321309A (ja) 半導体装置及びその製造方法
JP3122103B2 (ja) 半導体装置の製法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term