JPH09307115A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH09307115A JPH09307115A JP12447996A JP12447996A JPH09307115A JP H09307115 A JPH09307115 A JP H09307115A JP 12447996 A JP12447996 A JP 12447996A JP 12447996 A JP12447996 A JP 12447996A JP H09307115 A JPH09307115 A JP H09307115A
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Abstract
(57)【要約】
【課題】 オフ特性向上のために半導体膜の薄膜化を行
っても、プロセスの安定性を確保するとともに、ソース
抵抗及びドレイン抵抗の増大を防止して高駆動能力を維
持することができる薄膜トランジスタを提供する。 【解決手段】 絶縁性基板１の表面を洗浄した後、ソー
ス電極１０領域及びドレイン電極１１領域の下層に位置
する部分に導電膜２を形成し、チャネル領域の下層に位
置する部分に遮光膜３を形成する。次に、導電膜２及び
遮光膜３上に絶縁膜４を堆積させ、絶縁膜４のソース電
極１０領域及びドレイン電極１１領域の下層に位置する
部分を開口し、半導体膜５となる非晶質シリコン膜を堆
積させる。次に、非晶質シリコン膜を多結晶シリコン膜
に変化させ、ゲート絶縁膜６及びゲート電極７を形成す
る。そして、半導体膜５に不純物イオンを導入して活性
化させた後、層間絶縁膜８を堆積させる。次に、コンタ
クトホール９を形成し、ソース電極１０及びドレイン電
極１１を形成して薄膜トランジスタを得る。
っても、プロセスの安定性を確保するとともに、ソース
抵抗及びドレイン抵抗の増大を防止して高駆動能力を維
持することができる薄膜トランジスタを提供する。 【解決手段】 絶縁性基板１の表面を洗浄した後、ソー
ス電極１０領域及びドレイン電極１１領域の下層に位置
する部分に導電膜２を形成し、チャネル領域の下層に位
置する部分に遮光膜３を形成する。次に、導電膜２及び
遮光膜３上に絶縁膜４を堆積させ、絶縁膜４のソース電
極１０領域及びドレイン電極１１領域の下層に位置する
部分を開口し、半導体膜５となる非晶質シリコン膜を堆
積させる。次に、非晶質シリコン膜を多結晶シリコン膜
に変化させ、ゲート絶縁膜６及びゲート電極７を形成す
る。そして、半導体膜５に不純物イオンを導入して活性
化させた後、層間絶縁膜８を堆積させる。次に、コンタ
クトホール９を形成し、ソース電極１０及びドレイン電
極１１を形成して薄膜トランジスタを得る。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
に関し、アクティブマトリクス型液晶表示装置及びイメ
ージセンサー等に利用される薄膜トランジスタに関する
ものである。
に関し、アクティブマトリクス型液晶表示装置及びイメ
ージセンサー等に利用される薄膜トランジスタに関する
ものである。
【０００２】
【従来の技術】ガラス等の絶縁性基板上に薄膜トランジ
スタを形成した半導体装置としては、薄膜トランジスタ
を各画素用のスイッチング素子及びそのスイッチング素
子のための周辺駆動回路に用いるアクティブマトリクス
型液晶表示装置並びにイメージセンサー等が知られてい
る。
スタを形成した半導体装置としては、薄膜トランジスタ
を各画素用のスイッチング素子及びそのスイッチング素
子のための周辺駆動回路に用いるアクティブマトリクス
型液晶表示装置並びにイメージセンサー等が知られてい
る。
【０００３】これらの装置に用いられる薄膜トランジス
タには、薄膜状のシリコン半導体を用いることが一般的
である。薄膜状のシリコン半導体としては、非晶質シリ
コン半導体からなるものと結晶性を有するシリコン半導
体からなるものとの二つに大別される。
タには、薄膜状のシリコン半導体を用いることが一般的
である。薄膜状のシリコン半導体としては、非晶質シリ
コン半導体からなるものと結晶性を有するシリコン半導
体からなるものとの二つに大別される。
【０００４】非晶質シリコン半導体は、作製温度が低
く、気相法で比較的容易に作製することが可能であるこ
とから、量産性に富み、最も一般的に用いられている。
しかし、構造上トランジスタサイズの縮小化が困難であ
るため、画素の高開口率化が難しく、かつキャリア移動
度等の物性が結晶性を有するシリコン半導体に比べて劣
っている。
く、気相法で比較的容易に作製することが可能であるこ
とから、量産性に富み、最も一般的に用いられている。
しかし、構造上トランジスタサイズの縮小化が困難であ
るため、画素の高開口率化が難しく、かつキャリア移動
度等の物性が結晶性を有するシリコン半導体に比べて劣
っている。
【０００５】したがって、より優れた高速特性と高開口
率を得るため、結晶性を有するシリコン半導体からなる
薄膜トランジスタの実用化が強く求められている。
率を得るため、結晶性を有するシリコン半導体からなる
薄膜トランジスタの実用化が強く求められている。
【０００６】一方、結晶性を有するシリコン半導体とし
ては、単結晶シリコン（ｃ−Ｓｉ）、多結晶シリコン
（ｐ−Ｓｉ）、微結晶シリコン（μｃ−Ｓｉ）、結晶成
分を含む非晶質シリコン及び結晶性と非晶質性との中間
の状態を有するセミアモルファスシリコン等が知られて
いる。
ては、単結晶シリコン（ｃ−Ｓｉ）、多結晶シリコン
（ｐ−Ｓｉ）、微結晶シリコン（μｃ−Ｓｉ）、結晶成
分を含む非晶質シリコン及び結晶性と非晶質性との中間
の状態を有するセミアモルファスシリコン等が知られて
いる。
【０００７】これら結晶性を有する薄膜状のシリコン半
導体を得る方法としては、 （１）結晶性を有する膜を直接成膜する （２）半導体膜を成膜しておき、熱エネルギーを加える
ことによって結晶化させる （３）半導体膜を成膜しておき、レーザー光のエネルギ
ーによって結晶化させる というような方法が知られている。
導体を得る方法としては、 （１）結晶性を有する膜を直接成膜する （２）半導体膜を成膜しておき、熱エネルギーを加える
ことによって結晶化させる （３）半導体膜を成膜しておき、レーザー光のエネルギ
ーによって結晶化させる というような方法が知られている。
【０００８】今後の技術として、例えば、アクティブマ
トリクス型液晶表示装置の周辺駆動回路を構成するよう
な高速特性を有する薄膜トランジスタと、画素スイッチ
ング素子に用いるような薄膜トランジスタとを、同一基
板上に同時に形成することが望まれている。
トリクス型液晶表示装置の周辺駆動回路を構成するよう
な高速特性を有する薄膜トランジスタと、画素スイッチ
ング素子に用いるような薄膜トランジスタとを、同一基
板上に同時に形成することが望まれている。
【０００９】しかしながら、従来の薄膜トランジスタに
おいては、結晶の粒界においてリーク電流が発生してし
まい、良好なオフ特性を得ることが困難である。良好な
オフ特性を得るための手法のひとつとして、半導体膜を
薄膜化すれば有効であることが知られている。
おいては、結晶の粒界においてリーク電流が発生してし
まい、良好なオフ特性を得ることが困難である。良好な
オフ特性を得るための手法のひとつとして、半導体膜を
薄膜化すれば有効であることが知られている。
【００１０】一方、結晶性シリコン膜を用いた薄膜トラ
ンジスタをアクティブマトリクス型液晶表示装置に利用
するにあたっては、表示を明るくするためのバックライ
トまたはプロジェクションとして利用するためのハロゲ
ンランプ等により、半導体膜へ強い光が入射し、オフ電
流の増加及び閾値電圧の変化等の信頼性を低下させる特
性変動が生じるため、チャネル領域下層に遮光膜を形成
した薄膜トランジスタが用いられることがある。
ンジスタをアクティブマトリクス型液晶表示装置に利用
するにあたっては、表示を明るくするためのバックライ
トまたはプロジェクションとして利用するためのハロゲ
ンランプ等により、半導体膜へ強い光が入射し、オフ電
流の増加及び閾値電圧の変化等の信頼性を低下させる特
性変動が生じるため、チャネル領域下層に遮光膜を形成
した薄膜トランジスタが用いられることがある。
【００１１】
【発明が解決しようとする課題】前述した半導体膜を薄
膜化した薄膜トランジスタには、以下のような問題点が
ある。
膜化した薄膜トランジスタには、以下のような問題点が
ある。
【００１２】図６は、従来の半導体膜を薄膜化した薄膜
トランジスタを示す断面図である。図６において、６１
は絶縁性基板、６３は遮光膜、６４は絶縁膜、６５は半
導体膜、６６はゲート絶縁膜、６７はゲート電極、６８
は層間絶縁膜、６９はコンタクトホール、７０はソース
電極、７１はドレイン電極である。
トランジスタを示す断面図である。図６において、６１
は絶縁性基板、６３は遮光膜、６４は絶縁膜、６５は半
導体膜、６６はゲート絶縁膜、６７はゲート電極、６８
は層間絶縁膜、６９はコンタクトホール、７０はソース
電極、７１はドレイン電極である。
【００１３】図６に示すように、半導体膜６５とソース
電極７０及びドレイン電極７１とを電気的に接続するた
めのコンタクトホール６９を形成するためにエッチング
を行った際、半導体膜６５が薄膜化されているため、半
導体膜６５までエッチングされてしまい、十分なオーミ
ックコンタクトが得られなくなり、コンタクト抵抗の増
大を招くという問題点がある。
電極７０及びドレイン電極７１とを電気的に接続するた
めのコンタクトホール６９を形成するためにエッチング
を行った際、半導体膜６５が薄膜化されているため、半
導体膜６５までエッチングされてしまい、十分なオーミ
ックコンタクトが得られなくなり、コンタクト抵抗の増
大を招くという問題点がある。
【００１４】また、半導体膜を薄膜化することにより、
ソース抵抗及びドレイン抵抗が高くなり、高速動作が必
要となる周辺駆動回路の駆動周波数が、コンタクト抵
抗、ソース抵抗及びドレイン抵抗によって制限されると
いう問題点がある。
ソース抵抗及びドレイン抵抗が高くなり、高速動作が必
要となる周辺駆動回路の駆動周波数が、コンタクト抵
抗、ソース抵抗及びドレイン抵抗によって制限されると
いう問題点がある。
【００１５】本発明は、以上のような従来の問題点に鑑
みなされたものであって、オフ特性向上のために半導体
膜の薄膜化を行っても、プロセスの安定性を確保すると
ともに、ソース抵抗及びドレイン抵抗の増大を防止して
高駆動能力を維持することができる薄膜トランジスタを
提供することを目的としている。
みなされたものであって、オフ特性向上のために半導体
膜の薄膜化を行っても、プロセスの安定性を確保すると
ともに、ソース抵抗及びドレイン抵抗の増大を防止して
高駆動能力を維持することができる薄膜トランジスタを
提供することを目的としている。
【００１６】
【課題を解決するための手段】前述した目的を達成する
ために、本発明の請求項１記載の薄膜トランジスタは、
ソース電極領域及びドレイン電極領域の下層に、島状に
パターン形成された導電膜を有し、前記導電膜は、前記
ソース電極及び前記ドレイン電極と半導体膜とに、電気
的に接続されていることを特徴としている。
ために、本発明の請求項１記載の薄膜トランジスタは、
ソース電極領域及びドレイン電極領域の下層に、島状に
パターン形成された導電膜を有し、前記導電膜は、前記
ソース電極及び前記ドレイン電極と半導体膜とに、電気
的に接続されていることを特徴としている。
【００１７】請求項２記載の薄膜トランジスタは、請求
項１記載の薄膜トランジスタにおいて、前記導電膜は、
陽極酸化が可能な金属または陽極酸化が可能な金属を含
む合金で形成されていることを特徴としている。
項１記載の薄膜トランジスタにおいて、前記導電膜は、
陽極酸化が可能な金属または陽極酸化が可能な金属を含
む合金で形成されていることを特徴としている。
【００１８】請求項３記載の薄膜トランジスタは、請求
項１または請求項２記載の薄膜トランジスタにおいて、
チャネル領域の下層に遮光膜を有し、前記導電膜は前記
遮光膜と同じ材料からなることを特徴としている。
項１または請求項２記載の薄膜トランジスタにおいて、
チャネル領域の下層に遮光膜を有し、前記導電膜は前記
遮光膜と同じ材料からなることを特徴としている。
【００１９】請求項４記載の薄膜トランジスタは、請求
項３記載の薄膜トランジスタにおいて、前記チャネル領
域と前記遮光膜とは、前記遮光膜の陽極酸化膜によって
電気的に分離されていることを特徴としている。
項３記載の薄膜トランジスタにおいて、前記チャネル領
域と前記遮光膜とは、前記遮光膜の陽極酸化膜によって
電気的に分離されていることを特徴としている。
【００２０】本発明の薄膜トランジスタによれば、ソー
ス電極領域及びドレイン電極領域の下層に、島状にパタ
ーン形成された導電膜を有し、前記導電膜は、前記ソー
ス電極及び前記ドレイン電極と半導体膜とに、電気的に
接続されていることにより、半導体膜を薄膜化した場
合、コンタクトホール形成時に半導体膜がエッチングさ
れてしまったときにも、コンタクト抵抗、ソース抵抗及
びドレイン抵抗の増大を招くことなく、十分なオーミッ
クコンタクトを得ることができ、オフ特性の良好な薄膜
トランジスタを得ることができる。
ス電極領域及びドレイン電極領域の下層に、島状にパタ
ーン形成された導電膜を有し、前記導電膜は、前記ソー
ス電極及び前記ドレイン電極と半導体膜とに、電気的に
接続されていることにより、半導体膜を薄膜化した場
合、コンタクトホール形成時に半導体膜がエッチングさ
れてしまったときにも、コンタクト抵抗、ソース抵抗及
びドレイン抵抗の増大を招くことなく、十分なオーミッ
クコンタクトを得ることができ、オフ特性の良好な薄膜
トランジスタを得ることができる。
【００２１】さらに、前記導電膜は、陽極酸化が可能な
金属または陽極酸化が可能な金属を含む合金で形成され
ていることにより、陽極酸化によって絶縁性の陽極酸化
膜を形成することができ、前記導電膜のエッチング等に
よるパターン形成、絶縁膜形成及び前記絶縁膜への開口
部形成といった工程を省略することができるとともに、
前記導電膜と前記陽極酸化膜との間に段差が生じないた
め、その上に形成する半導体膜を平坦な状態とすること
ができ、前記段差部分での前記半導体膜の亀裂を防止す
ることができる。
金属または陽極酸化が可能な金属を含む合金で形成され
ていることにより、陽極酸化によって絶縁性の陽極酸化
膜を形成することができ、前記導電膜のエッチング等に
よるパターン形成、絶縁膜形成及び前記絶縁膜への開口
部形成といった工程を省略することができるとともに、
前記導電膜と前記陽極酸化膜との間に段差が生じないた
め、その上に形成する半導体膜を平坦な状態とすること
ができ、前記段差部分での前記半導体膜の亀裂を防止す
ることができる。
【００２２】また、チャネル領域の下層に遮光膜を有
し、前記導電膜は前記遮光膜と同じ材料からなることに
より、前記遮光膜の形成と同時に前記導電膜を形成する
ことができるため、工程を追加することなく前記導電膜
を形成することができる。
し、前記導電膜は前記遮光膜と同じ材料からなることに
より、前記遮光膜の形成と同時に前記導電膜を形成する
ことができるため、工程を追加することなく前記導電膜
を形成することができる。
【００２３】さらに、前記チャネル領域と前記遮光膜と
は、前記遮光膜の陽極酸化膜によって電気的に分離され
ていることにより、前記導電膜と前記遮光膜上の陽極酸
化膜との間に段差が生じないため、その上に形成する半
導体膜を平坦な状態とすることができ、前記段差部分で
の前記半導体膜の亀裂を防止することができる。
は、前記遮光膜の陽極酸化膜によって電気的に分離され
ていることにより、前記導電膜と前記遮光膜上の陽極酸
化膜との間に段差が生じないため、その上に形成する半
導体膜を平坦な状態とすることができ、前記段差部分で
の前記半導体膜の亀裂を防止することができる。
【００２４】
【発明の実施の形態】本発明の実施の形態について、図
１乃至図５を用いて説明する。
１乃至図５を用いて説明する。
【００２５】（実施の形態１）図１及び図２を用いて、
本発明の第１の実施の形態について説明する。図１は本
発明の第１の実施の形態に係わる薄膜トランジスタの断
面図、図２は本発明の第１の実施の形態に係わる薄膜ト
ランジスタの製造工程を示す工程図である。
本発明の第１の実施の形態について説明する。図１は本
発明の第１の実施の形態に係わる薄膜トランジスタの断
面図、図２は本発明の第１の実施の形態に係わる薄膜ト
ランジスタの製造工程を示す工程図である。
【００２６】図１において、１は絶縁性基板、２は導電
膜、３は遮光膜、４は絶縁膜、５は半導体膜、６はゲー
ト絶縁膜、７はゲート電極、８は層間絶縁膜、９はコン
タクトホール、１０はソース電極、１１はドレイン電極
である。
膜、３は遮光膜、４は絶縁膜、５は半導体膜、６はゲー
ト絶縁膜、７はゲート電極、８は層間絶縁膜、９はコン
タクトホール、１０はソース電極、１１はドレイン電極
である。
【００２７】まず、図２（ａ）に示すように、外形サイ
ズ３００ｍｍ×３００ｍｍ程度のガラスからなる絶縁性
基板１の表面を洗浄した後、導電膜２及び遮光膜３を形
成するためのタンタル（Ｔａ）、モリブデン（Ｍｏ）及
びタングステン（Ｗ）等の高融点金属またはリン（Ｐ）
がドープされたポリシリコン等を、スパッタリング法ま
たは化学的気相成長法（ＣＶＤ法）によって厚さ１００
ｎｍ〜１μｍ程度に絶縁性基板１上に堆積させる。この
Ｔａ、Ｍｏ及びＷ等の高融点金属またはＰがドープされ
たポリシリコン等の膜厚は、薄膜トランジスタに光を照
射した際、信頼性が低下するような特性変動を起こさな
い遮光性を有する厚さが必要であり、膜の種類及び実際
に使用される際の光の強度によって決定される。また、
光源からの熱による影響も考慮する必要がある。
ズ３００ｍｍ×３００ｍｍ程度のガラスからなる絶縁性
基板１の表面を洗浄した後、導電膜２及び遮光膜３を形
成するためのタンタル（Ｔａ）、モリブデン（Ｍｏ）及
びタングステン（Ｗ）等の高融点金属またはリン（Ｐ）
がドープされたポリシリコン等を、スパッタリング法ま
たは化学的気相成長法（ＣＶＤ法）によって厚さ１００
ｎｍ〜１μｍ程度に絶縁性基板１上に堆積させる。この
Ｔａ、Ｍｏ及びＷ等の高融点金属またはＰがドープされ
たポリシリコン等の膜厚は、薄膜トランジスタに光を照
射した際、信頼性が低下するような特性変動を起こさな
い遮光性を有する厚さが必要であり、膜の種類及び実際
に使用される際の光の強度によって決定される。また、
光源からの熱による影響も考慮する必要がある。
【００２８】次に、エッチングによって導電膜２及び遮
光膜３にパターン形成を行う。このとき、導電膜２はソ
ース電極１０領域及びドレイン電極１１領域の下層に位
置するように、遮光膜３はチャネル領域の下層に位置す
るようにパターン形成を行う。
光膜３にパターン形成を行う。このとき、導電膜２はソ
ース電極１０領域及びドレイン電極１１領域の下層に位
置するように、遮光膜３はチャネル領域の下層に位置す
るようにパターン形成を行う。
【００２９】さらに、導電膜２及び遮光膜３上に、スパ
ッタリング法またはＣＶＤ法によってシリコン酸化膜か
らなる絶縁膜４を厚さ３００ｎｍ〜１μｍ程度に堆積さ
せる。このとき、絶縁膜４の膜厚は、絶縁膜４の膜質及
び段差被覆性によって決定する。すなわち、導電膜２及
び遮光膜３による段差を十分に覆うとともに、上層に形
成される半導体膜５との絶縁性を十分に確保できる膜厚
を必要とする。
ッタリング法またはＣＶＤ法によってシリコン酸化膜か
らなる絶縁膜４を厚さ３００ｎｍ〜１μｍ程度に堆積さ
せる。このとき、絶縁膜４の膜厚は、絶縁膜４の膜質及
び段差被覆性によって決定する。すなわち、導電膜２及
び遮光膜３による段差を十分に覆うとともに、上層に形
成される半導体膜５との絶縁性を十分に確保できる膜厚
を必要とする。
【００３０】そして、エッチングによって絶縁膜４のソ
ース電極１０領域及びドレイン電極１１領域の下層に位
置する部分を開口し、スパッタリング法またはＣＶＤ法
によって半導体膜５となる非晶質シリコン膜を３０ｎｍ
程度の厚さに堆積させる。
ース電極１０領域及びドレイン電極１１領域の下層に位
置する部分を開口し、スパッタリング法またはＣＶＤ法
によって半導体膜５となる非晶質シリコン膜を３０ｎｍ
程度の厚さに堆積させる。
【００３１】次に、図２（ｂ）に示すように、固相成長
法またはレーザーアニール法によって非晶質シリコン膜
を多結晶シリコン膜に変化させ、ゲート絶縁膜６及びゲ
ート電極７を形成する。
法またはレーザーアニール法によって非晶質シリコン膜
を多結晶シリコン膜に変化させ、ゲート絶縁膜６及びゲ
ート電極７を形成する。
【００３２】そして、イオンドープ法によって半導体膜
５のソース電極１０領域及びドレイン電極１１領域の下
層に位置する部分に不純物イオンを導入し、レーザーア
ニール法または熱拡散法によって活性化させた後、層間
絶縁膜８を堆積させる。
５のソース電極１０領域及びドレイン電極１１領域の下
層に位置する部分に不純物イオンを導入し、レーザーア
ニール法または熱拡散法によって活性化させた後、層間
絶縁膜８を堆積させる。
【００３３】次に、図２（ｃ）に示すように、エッチン
グによってソース電極１０領域及びドレイン電極１１領
域の下層に位置する部分にコンタクトホール９を形成
し、ソース電極１０及びドレイン電極１１を形成して薄
膜トランジスタを得る。
グによってソース電極１０領域及びドレイン電極１１領
域の下層に位置する部分にコンタクトホール９を形成
し、ソース電極１０及びドレイン電極１１を形成して薄
膜トランジスタを得る。
【００３４】良好なオフ特性を有する薄膜トランジスタ
を得るためには、半導体膜５の膜厚は３０ｎｍ以下にす
る必要がある。従来の薄膜トランジスタでは、半導体膜
の膜厚を３０ｎｍ以下にした場合、コンタクトホールを
形成する際のエッチングにより、半導体膜がエッチング
されてしまい、十分なオーミックコンタクトが得られな
いという可能性があったが、本発明の薄膜トランジスタ
では、コンタクトホール９を形成する際のエッチングに
より、半導体膜５がエッチングされてしまった場合であ
っても、ソース電極１０及びドレイン電極１１、半導体
膜５並びに導電膜２は電気的に接続された状態であり、
十分なオーミックコンタクトが得られる。
を得るためには、半導体膜５の膜厚は３０ｎｍ以下にす
る必要がある。従来の薄膜トランジスタでは、半導体膜
の膜厚を３０ｎｍ以下にした場合、コンタクトホールを
形成する際のエッチングにより、半導体膜がエッチング
されてしまい、十分なオーミックコンタクトが得られな
いという可能性があったが、本発明の薄膜トランジスタ
では、コンタクトホール９を形成する際のエッチングに
より、半導体膜５がエッチングされてしまった場合であ
っても、ソース電極１０及びドレイン電極１１、半導体
膜５並びに導電膜２は電気的に接続された状態であり、
十分なオーミックコンタクトが得られる。
【００３５】本実施の形態においては、導電膜２と遮光
膜３とが同一の材料からなる場合について説明したが、
遮光膜３が形成されていない薄膜トランジスタにおいて
も同様の効果が得られ、導電膜２と遮光膜３とが異なる
材料からなるときにも同様の効果が得られる。
膜３とが同一の材料からなる場合について説明したが、
遮光膜３が形成されていない薄膜トランジスタにおいて
も同様の効果が得られ、導電膜２と遮光膜３とが異なる
材料からなるときにも同様の効果が得られる。
【００３６】（実施の形態２）図３乃至図５を用いて、
本発明の第２の実施の形態について説明する。図３は本
発明の第２の実施の形態に係わる薄膜トランジスタの断
面図、図４は本発明の第２の実施の形態に係わる薄膜ト
ランジスタの製造工程を示す工程図、図５は陽極酸化を
行うためのレジストパターンを示す平面図である。
本発明の第２の実施の形態について説明する。図３は本
発明の第２の実施の形態に係わる薄膜トランジスタの断
面図、図４は本発明の第２の実施の形態に係わる薄膜ト
ランジスタの製造工程を示す工程図、図５は陽極酸化を
行うためのレジストパターンを示す平面図である。
【００３７】図３において、１は絶縁性基板、２は導電
膜、３は遮光膜、５は半導体膜、６はゲート絶縁膜、７
はゲート電極、８は層間絶縁膜、９はコンタクトホー
ル、１０はソース電極、１１はドレイン電極、１４は陽
極酸化膜である。
膜、３は遮光膜、５は半導体膜、６はゲート絶縁膜、７
はゲート電極、８は層間絶縁膜、９はコンタクトホー
ル、１０はソース電極、１１はドレイン電極、１４は陽
極酸化膜である。
【００３８】まず、図４（ａ）に示すように、外形サイ
ズ３００ｍｍ×３００ｍｍ程度のガラスからなる絶縁性
基板１の表面を洗浄した後、導電膜２及び遮光膜３を形
成するためのＴａ、Ｍｏ及びＷ等の陽極酸化が可能な高
融点金属１２を、スパッタリング法またはＣＶＤ法によ
って厚さ１００ｎｍ〜１μｍ程度に絶縁性基板１上に堆
積させる。この陽極酸化が可能な高融点金属１２の膜厚
は、薄膜トランジスタに光を照射した際、信頼性が低下
するような特性変動を起こさない遮光性を有する厚さが
必要であり、膜の種類及び実際に使用される際の光の強
度によって決定される。また、光源からの熱による影響
も考慮する必要がある。
ズ３００ｍｍ×３００ｍｍ程度のガラスからなる絶縁性
基板１の表面を洗浄した後、導電膜２及び遮光膜３を形
成するためのＴａ、Ｍｏ及びＷ等の陽極酸化が可能な高
融点金属１２を、スパッタリング法またはＣＶＤ法によ
って厚さ１００ｎｍ〜１μｍ程度に絶縁性基板１上に堆
積させる。この陽極酸化が可能な高融点金属１２の膜厚
は、薄膜トランジスタに光を照射した際、信頼性が低下
するような特性変動を起こさない遮光性を有する厚さが
必要であり、膜の種類及び実際に使用される際の光の強
度によって決定される。また、光源からの熱による影響
も考慮する必要がある。
【００３９】次に、フォトリソグラフィー法によってレ
ジストパターン１３を形成する。このとき、図５に示す
ように、レジストパターン１３により、チャネル領域の
下層に位置する遮光膜３を形成する部分を相互に接続し
ておく。
ジストパターン１３を形成する。このとき、図５に示す
ように、レジストパターン１３により、チャネル領域の
下層に位置する遮光膜３を形成する部分を相互に接続し
ておく。
【００４０】そして、図４（ｂ）に示すように、このま
まの状態で第１の陽極酸化を行い、レジストパターン１
３を形成していない部分の陽極酸化が可能な高融点金属
１２を酸化し、陽極酸化膜１４を形成する。
まの状態で第１の陽極酸化を行い、レジストパターン１
３を形成していない部分の陽極酸化が可能な高融点金属
１２を酸化し、陽極酸化膜１４を形成する。
【００４１】さらに、図４（ｃ）に示すように、レジス
トパターン１３を除去した後、遮光膜３に第２の陽極酸
化を行い、遮光膜３の上側の一部分のみを陽極酸化膜１
４とする。このとき、チャネル領域の下層に位置する遮
光膜３を形成する部分は、レジストパターン１３によっ
て相互に接続されていたため、陽極酸化が可能な高融点
金属１２によって遮光膜３は相互に電気的接続状態とな
っており、遮光膜３のみを選択的に陽極酸化することが
可能となる。また、第２の陽極酸化によって形成される
陽極酸化膜１４の膜厚は、薄膜トランジスタに光を照射
した際、信頼性が低下するような特性変動を起こさない
遮光性を有する厚さを確保できるようにするとともに、
上層に形成される半導体膜５との絶縁性を十分に確保で
きる膜厚を必要とする。
トパターン１３を除去した後、遮光膜３に第２の陽極酸
化を行い、遮光膜３の上側の一部分のみを陽極酸化膜１
４とする。このとき、チャネル領域の下層に位置する遮
光膜３を形成する部分は、レジストパターン１３によっ
て相互に接続されていたため、陽極酸化が可能な高融点
金属１２によって遮光膜３は相互に電気的接続状態とな
っており、遮光膜３のみを選択的に陽極酸化することが
可能となる。また、第２の陽極酸化によって形成される
陽極酸化膜１４の膜厚は、薄膜トランジスタに光を照射
した際、信頼性が低下するような特性変動を起こさない
遮光性を有する厚さを確保できるようにするとともに、
上層に形成される半導体膜５との絶縁性を十分に確保で
きる膜厚を必要とする。
【００４２】次に、図４（ｄ）に示すように、スパッタ
リング法またはＣＶＤ法によって半導体膜５となる非晶
質シリコン膜を３０ｎｍ程度の厚さに堆積させ、固相成
長法またはレーザーアニール法によって非晶質シリコン
膜を多結晶シリコン膜に変化させる。
リング法またはＣＶＤ法によって半導体膜５となる非晶
質シリコン膜を３０ｎｍ程度の厚さに堆積させ、固相成
長法またはレーザーアニール法によって非晶質シリコン
膜を多結晶シリコン膜に変化させる。
【００４３】そして、ゲート絶縁膜６及びゲート電極７
を形成する。さらに、イオンドープ法によって半導体膜
５のソース電極１０領域及びドレイン電極１１領域の下
層に位置する部分に不純物イオンを導入し、レーザーア
ニール法または熱拡散法によって活性化させた後、層間
絶縁膜８を堆積させる。
を形成する。さらに、イオンドープ法によって半導体膜
５のソース電極１０領域及びドレイン電極１１領域の下
層に位置する部分に不純物イオンを導入し、レーザーア
ニール法または熱拡散法によって活性化させた後、層間
絶縁膜８を堆積させる。
【００４４】そして、エッチングによってソース電極１
０領域及びドレイン電極１１領域の下層に位置する部分
にコンタクトホール９を形成し、ソース電極１０及びド
レイン電極１１を形成して薄膜トランジスタを得る。
０領域及びドレイン電極１１領域の下層に位置する部分
にコンタクトホール９を形成し、ソース電極１０及びド
レイン電極１１を形成して薄膜トランジスタを得る。
【００４５】本発明の薄膜トランジスタは、コンタクト
ホール９を形成する際のエッチングにより、半導体膜５
がエッチングされてしまった場合であっても、ソース電
極１０及びドレイン電極１１、半導体膜５並びに導電膜
２は電気的に接続された状態であり、十分なオーミック
コンタクトが得られる。
ホール９を形成する際のエッチングにより、半導体膜５
がエッチングされてしまった場合であっても、ソース電
極１０及びドレイン電極１１、半導体膜５並びに導電膜
２は電気的に接続された状態であり、十分なオーミック
コンタクトが得られる。
【００４６】さらに、導電膜２と陽極酸化膜１４との間
に段差が生じないため、上層に形成する半導体膜５を平
坦な状態とすることができ、段差部分での半導体膜５の
亀裂を防止することができる。
に段差が生じないため、上層に形成する半導体膜５を平
坦な状態とすることができ、段差部分での半導体膜５の
亀裂を防止することができる。
【００４７】本実施の形態においては、導電膜２と遮光
膜３とが同一の材料からなる場合について説明したが、
遮光膜３が形成されていない薄膜トランジスタにおいて
も同様の効果が得られ、導電膜２と遮光膜３とが異なる
材料からなるときにも同様の効果が得られる。
膜３とが同一の材料からなる場合について説明したが、
遮光膜３が形成されていない薄膜トランジスタにおいて
も同様の効果が得られ、導電膜２と遮光膜３とが異なる
材料からなるときにも同様の効果が得られる。
【００４８】
【発明の効果】以上の説明のように、本発明の薄膜トラ
ンジスタの製造方法によれば、ソース電極領域及びドレ
イン電極領域の下層に、島状にパターン形成された導電
膜を有し、前記導電膜は、前記ソース電極及び前記ドレ
イン電極と半導体膜とに、電気的に接続されていること
により、半導体膜を薄膜化した場合にも、コンタクト抵
抗、ソース抵抗及びドレイン抵抗の増大を招くことな
く、十分なオーミックコンタクトを得ることができ、オ
フ特性の良好な薄膜トランジスタを得ることができる。
ンジスタの製造方法によれば、ソース電極領域及びドレ
イン電極領域の下層に、島状にパターン形成された導電
膜を有し、前記導電膜は、前記ソース電極及び前記ドレ
イン電極と半導体膜とに、電気的に接続されていること
により、半導体膜を薄膜化した場合にも、コンタクト抵
抗、ソース抵抗及びドレイン抵抗の増大を招くことな
く、十分なオーミックコンタクトを得ることができ、オ
フ特性の良好な薄膜トランジスタを得ることができる。
【００４９】さらに、前記導電膜は、陽極酸化が可能な
金属または陽極酸化が可能な金属を含む合金で形成され
ていることにより、陽極酸化によって絶縁性の陽極酸化
膜を形成することができ、前記導電膜のエッチング等に
よるパターン形成、絶縁膜形成及び前記絶縁膜への開口
部形成といった工程を省略することができるとともに、
半導体膜を平坦な状態とすることができ、前記半導体膜
の亀裂を防止することができる。
金属または陽極酸化が可能な金属を含む合金で形成され
ていることにより、陽極酸化によって絶縁性の陽極酸化
膜を形成することができ、前記導電膜のエッチング等に
よるパターン形成、絶縁膜形成及び前記絶縁膜への開口
部形成といった工程を省略することができるとともに、
半導体膜を平坦な状態とすることができ、前記半導体膜
の亀裂を防止することができる。
【００５０】また、チャネル領域の下層に遮光膜を有
し、前記導電膜は前記遮光膜と同じ材料からなることに
より、前記遮光膜の形成と同時に前記導電膜を形成する
ことができるため、工程を追加することなく前記導電膜
を形成することができる。
し、前記導電膜は前記遮光膜と同じ材料からなることに
より、前記遮光膜の形成と同時に前記導電膜を形成する
ことができるため、工程を追加することなく前記導電膜
を形成することができる。
【００５１】さらに、前記チャネル領域と前記遮光膜と
は、前記遮光膜の陽極酸化膜によって電気的に分離され
ていることにより、半導体膜を平坦な状態とすることが
でき、前記半導体膜の亀裂を防止することができる。
は、前記遮光膜の陽極酸化膜によって電気的に分離され
ていることにより、半導体膜を平坦な状態とすることが
でき、前記半導体膜の亀裂を防止することができる。
【００５２】このように、高性能かつオフ特性に優れた
薄膜トランジスタを形成することが可能となれば、特に
液晶表示装置においては、高精細かつ大面積のアクティ
ブマトリクス基板に要求される画素スイッチング用薄膜
トランジスタのオフ特性の低減と周辺駆動回路用薄膜ト
ランジスタの高性能化とを同時に満足し、同一基板上に
アクティブマトリクス部と周辺駆動回路部とを形成する
ドライバモノリシック型アクティブマトリクス基板が実
現できるだけでなく、ＣＰＵ等の薄膜集積回路も同一基
板上に形成可能となり、モジュールのコンパクト化、高
性能化、低コスト化及びシステムオンパネル化が可能と
なる。
薄膜トランジスタを形成することが可能となれば、特に
液晶表示装置においては、高精細かつ大面積のアクティ
ブマトリクス基板に要求される画素スイッチング用薄膜
トランジスタのオフ特性の低減と周辺駆動回路用薄膜ト
ランジスタの高性能化とを同時に満足し、同一基板上に
アクティブマトリクス部と周辺駆動回路部とを形成する
ドライバモノリシック型アクティブマトリクス基板が実
現できるだけでなく、ＣＰＵ等の薄膜集積回路も同一基
板上に形成可能となり、モジュールのコンパクト化、高
性能化、低コスト化及びシステムオンパネル化が可能と
なる。
【図１】本発明の第１の実施の形態に係わる薄膜トラン
ジスタの断面図である。
ジスタの断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施の形態に
係わる薄膜トランジスタの製造工程を示す工程図であ
る。
係わる薄膜トランジスタの製造工程を示す工程図であ
る。
【図３】本発明の第２の実施の形態に係わる薄膜トラン
ジスタの断面図である。
ジスタの断面図である。
【図４】（ａ）〜（ｄ）は本発明の第２の実施の形態に
係わる薄膜トランジスタの製造工程を示す工程図であ
る。
係わる薄膜トランジスタの製造工程を示す工程図であ
る。
【図５】陽極酸化を行うためのレジストパターンを示す
平面図である。
平面図である。
【図６】従来の半導体膜を薄膜化した薄膜トランジスタ
を示す断面図である。
を示す断面図である。
１ 絶縁性基板 ２ 導電膜 ３ 遮光膜 ４ 絶縁膜 ５ 半導体膜 ６ ゲート絶縁膜 ７ ゲート電極 ８ 層間絶縁膜 ９ コンタクトホール １０ ソース電極 １１ ドレイン電極 １２ 陽極酸化が可能な高融点金属 １３ レジストパターン １４ 陽極酸化膜 ６１ 絶縁性基板 ６３ 遮光膜 ６４ 絶縁膜 ６５ 半導体膜 ６６ ゲート絶縁膜 ６７ ゲート電極 ６８ 層間絶縁膜 ６９ コンタクトホール ７０ ソース電極 ７１ ドレイン電極
Claims (4)
- 【請求項１】 ソース電極領域及びドレイン電極領域の
下層に、島状にパターン形成された導電膜を有し、前記
導電膜は、前記ソース電極及び前記ドレイン電極と半導
体膜とに、電気的に接続されていることを特徴とする薄
膜トランジスタ。 - 【請求項２】 前記導電膜は、陽極酸化が可能な金属ま
たは陽極酸化が可能な金属を含む合金で形成されている
ことを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項３】 チャネル領域の下層に遮光膜を有し、前
記導電膜は前記遮光膜と同じ材料からなることを特徴と
する請求項１または請求項２記載の薄膜トランジスタ。 - 【請求項４】 前記チャネル領域と前記遮光膜とは、前
記遮光膜の陽極酸化膜によって電気的に分離されている
ことを特徴とする請求項３記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12447996A JP3238072B2 (ja) | 1996-05-20 | 1996-05-20 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12447996A JP3238072B2 (ja) | 1996-05-20 | 1996-05-20 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307115A true JPH09307115A (ja) | 1997-11-28 |
| JP3238072B2 JP3238072B2 (ja) | 2001-12-10 |
Family
ID=14886546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12447996A Expired - Fee Related JP3238072B2 (ja) | 1996-05-20 | 1996-05-20 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3238072B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006287084A (ja) * | 2005-04-04 | 2006-10-19 | Rohm Co Ltd | 薄膜トランジスタ素子およびその製造方法 |
| CN100458872C (zh) * | 2005-03-15 | 2009-02-04 | 精工爱普生株式会社 | 电子器件用基板及其制造方法、显示装置以及电子机器 |
| US7800718B2 (en) | 2007-08-02 | 2010-09-21 | Seiko Epson Corporation | Electro-optical device and electronic apparatus having a light-shielding film at least partially overlapping with a transistor in plan view and having a plurality of openings overlapping with the transistor |
| KR20150034077A (ko) * | 2013-09-24 | 2015-04-02 | 엘지디스플레이 주식회사 | 어레이 기판 및 이의 제조 방법 |
-
1996
- 1996-05-20 JP JP12447996A patent/JP3238072B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100458872C (zh) * | 2005-03-15 | 2009-02-04 | 精工爱普生株式会社 | 电子器件用基板及其制造方法、显示装置以及电子机器 |
| JP2006287084A (ja) * | 2005-04-04 | 2006-10-19 | Rohm Co Ltd | 薄膜トランジスタ素子およびその製造方法 |
| US7800718B2 (en) | 2007-08-02 | 2010-09-21 | Seiko Epson Corporation | Electro-optical device and electronic apparatus having a light-shielding film at least partially overlapping with a transistor in plan view and having a plurality of openings overlapping with the transistor |
| KR20150034077A (ko) * | 2013-09-24 | 2015-04-02 | 엘지디스플레이 주식회사 | 어레이 기판 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3238072B2 (ja) | 2001-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |