JPH09307403A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【課題】 少ないテストベクタの数でディジタルフィル
タのテストを行う。 【解決手段】 積和演算単位４_iのスキャンフリップフ
ロップ２１_iのｋビットのデータ入力及び１ビットのス
キャン入力は、それぞれ前段の積和演算単位４_i-1のス
キャンフリップフロップ２１_i-1のｋビットのデータ出
力及び１ビットのスキャン出力を受ける。また、スキャ
ンフリップフロップ２２_iのｊビットのデータ入力及び
１ビットのスキャン入力は、それぞれ前段の積和演算単
位４_i-1の加算器３_i-1のｊビットのデータ出力及び次段
のスキャンフリップフロップ２２_i+1の１ビットのスキ
ャン出力を受ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はディジタルフィル
タに関し、特に乗算器及び加算器を用いて積和演算を行
う演算単位が縦続に接続された、有限長インパルス応答
型回路のディジタルフィルタに関する。

【０００２】

【従来の技術】乗算器及び加算器を用いて構成した積和
演算回路を有する半導体集積回路の代表的なものとし
て、ディジタルフィルタがある。ディジタルフィルタ
は、ディジタル信号処理技術の発展と共に、通信分野や
民生分野でアナログフィルタに取って代わって多く用い
られるようになってきた。

【０００３】図１２は、積和演算を行う積和演算単位
（Ｔａｐ）が縦続に接続された、有限長インパルス応答
（ＦＩＲ）型回路のディジタルフィルタ１００の一般的
な構成を示すブロック図である。ディジタルフィルタ１
００は、第１及び第２のデータ入力ＤＡＴＡ１，ＤＡＴ
Ａ２と、データ出力ＤＯＵＴとの間で縦続に接続された
ｎ個の積和演算単位１５₀〜１５_n-1及びレジスタ（図に
おいてはフリップフロップとして例示されている）８_n
で構成されている。それぞれの積和演算単位１５_i（ｉ
＝０〜ｎ−１）は係数Ｃ_iを保持する為のレジスタ２３_i
と、逐次入力されてくるデータを順次遅延させるための
レジスタ（図においてはフリップフロップとして例示さ
れている）８_iと、係数とデータとを掛け合わせる為の
乗算器と、前段の乗算器の結果と自身の段の乗算器の結
果との和を次段のレジスタ８_i+1に与える加算器３_iとか
ら構成されている。そしてΣＣ_i・ＤＡＴＡ１＋ＤＡＴ
Ａ２（但し、ｉ＝０〜ｎ−１）を求めることでフィルタ
処理を行う。

【０００４】以上のようにディジタルフィルタが構成さ
れるので、その回路規模は、係数及びデータのビット数
と、積和演算単位の数によって決定される。

【０００５】

【発明が解決しようとする課題】近年の通信、映像信号
処理、音声信号処理等のディジタル化の流れにあって、
ディジタルフィルタの係数及びデータのビット数は増加
し、また必要とされるタップ数も増加の一途を辿ってい
る。このようなディジタルフィルタは一般的に半導体集
積回路技術を用いて製造されるが、その良否を判定する
ためのテストを行う際に必要なテストベクタ、テスト時
間は、回路規模の増大に伴って増大する。

【０００６】例えば乗算器のみに関して言えば、１０ビ
ット×１０ビットの乗算器をテストベクタの圧縮を行う
ことなしにテストを行おうとすれば１０２４×１０２４
＝１０４８５７６パターンものテストベクタが必要とな
ってしまう。ディジタルフィルタにおいては一つの積和
演算単位には乗算器のみならず、乗算器に縦続に接続さ
れた加算器も設けられているので更に多くのテストベク
タが必要となる。更に加えてフィルタの積和演算単位の
数を考慮すれば、ディジタルフィルタの良否の判定に必
要なテストベクタの数は天文学的数字になってしまうと
いう問題点があった。

【０００７】本発明は上記の問題点を解決するためにな
されたもので、少ないテストベクタの数でディジタルフ
ィルタのテストを行うことができる技術を提供すること
を目的とする。

【０００８】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第０乃至第（ｎ−１）の積和演算単位
（ｎ：２以上の自然数）の縦続接続を備えるディジタル
フィルタであって、前記第０の積和演算単位は前記ディ
ジタルフィルタの処理すべきデータと第０の係数との乗
算を行う乗算器を有し、前記第ｓ（１≦ｓ≦（ｎ−
１））の積和演算単位の各々は、前記データと第ｉの係
数との乗算を行う乗算器と、第１のクロック信号に基づ
いて前記第（ｓ−１）の積和演算単位の出力であるデー
タ入力と、スキャン入力とを制御信号に従って選択的に
出力するスキャンレジスタと、自身の前記乗算器の出力
と前記スキャンレジスタの出力との加算を行って次段に
出力する加算器とを有する。前記第１乃至第（ｎ−１）
の積和演算単位の前記スキャンレジスタはスキャンパス
を構成し、前記第（ｎ−１）の積和演算単位の出力から
前記データ入力に対してフィルタ処理を行った結果は前
記第（ｎ−１）の積和演算単位の出力から求められる。

【０００９】この発明のうち請求項２にかかるものは、
請求項１記載のディジタルフィルタであって、前記第ｉ
（０≦ｉ≦（ｎ−１））の積和演算単位の各々は、前記
第ｉの係数を前記乗算器に与えるシフトレジスタを更に
有する。そして前記第０乃至第（ｎ−１）の積和演算単
位の前記シフトレジスタは互いに直列に接続される。

【００１０】この発明のうち請求項３にかかるものは、
請求項２記載のディジタルフィルタであって、前記第０
乃至第（ｎ−１）の積和演算単位の前記シフトレジスタ
は前記第ｉの係数に必要なビット数を以て入出力可能で
ある。

【００１１】この発明のうち請求項４にかかるものは、
請求項２記載のディジタルフィルタ、前記第０乃至第
（ｎ−１）の積和演算単位の前記シフトレジスタは１ビ
ットで入出力可能であり、互いに直列に接続されて前記
スキャンパスと接続される。

【００１２】この発明のうち請求項５にかかるものは、
請求項１記載のディジタルフィルタであって、前記第ｉ
（０≦ｉ≦（ｎ−１））の積和演算単位の各々は、前記
第ｉの係数を前記乗算器に与えるレジスタを更に有す
る。そして、前記第０乃至第（ｎ−１）の積和演算単位
の前記レジスタは互いに直列に接続されて前記スキャン
パスに接続される。

【００１３】この発明のうち請求項６にかかるものは、
請求項５記載のディジタルフィルタであって、前記第ｉ
の積和演算単位のレジスタはシフトレジスタであって、
１ビットで入出力可能である。

【００１４】この発明のうち請求項７にかかるものは、
請求項５記載のディジタルフィルタであって、前記第ｉ
の積和演算単位のレジスタは第２のクロック信号に基づ
いて動作し、前記スキャンパスの構成要素となるスキャ
ンレジスタであって、データ入力と、スキャン入力とを
前記制御信号に従って選択的に出力し、前記スキャンレ
ジスタのデータ入力として少なくとも前記第ｉの係数が
与えられる。

【００１５】この発明のうち請求項８にかかるものは第
０乃至第（ｎ−１）の積和演算単位（ｎ：２以上の自然
数）の縦続接続を備えるディジタルフィルタであって、
前記第０の積和演算単位は前記ディジタルフィルタの処
理すべきデータと第０の係数との乗算を行う乗算器を有
する。そして、前記第ｓ（１≦ｓ≦（ｎ−１））の積和
演算単位の各々は、前記データと第ｉの係数との乗算を
行う乗算器と、前記第（ｓ−１）の積和演算単位の出力
を受ける第１入力端と、第２入力端とを含み、前記第１
入力端及び前記第２入力端に与えられた信号を、制御信
号に従って選択的に出力する第１のセレクタと、第１の
クロック信号に基づいて、前記第１のセレクタの出力を
伝達する第１のシフトレジスタと、自身の前記乗算器の
出力と前記第１のシフトレジスタの出力との加算を行っ
て次段に出力する加算器とを有する。前記第１乃至第
（ｎ−１）の積和演算単位の前記第１のセレクタの前記
第２入力端は共通に接続されて第１のテストデータが与
えられ、前記第（ｎ−１）の積和演算単位の出力から前
記データ入力に対してフィルタ処理を行った結果は前記
第（ｎ−１）の積和演算単位の出力から求められる。

【００１６】この発明のうち請求項９にかかるものは、
請求項８記載のディジタルフィルタであって、前記第ｉ
（０≦ｉ≦（ｎ−１））の積和演算単位の各々は、前記
第ｉの係数を前記乗算器に与え、第２のクロック信号に
基づいて動作する第２のシフトレジスタを更に有する。
そして、前記第ｓの積和演算単位の各々は、前記第（ｓ
−１）の積和演算単位の前記第２のシフトレジスタの出
力を受ける第１入力端と、第２入力端とを含み、前記第
１入力端及び前記第２入力端に与えられた信号を、前記
制御信号に従って選択的に出力する第２のセレクタを更
に有し、前記第１乃至第（ｎ−１）の積和演算単位の前
記第２のセレクタの前記第２入力端は共通に接続されて
第２のテストデータが与えられる。

【００１７】この発明のうち請求項１０にかかるもの
は、請求項９記載のディジタルフィルタであって、前記
第（ｎ−１）の積和演算単位の出力を所定ビット毎に纏
めて出力群として把握し、隣接して出力される前記出力
群同士の一致／不一致を以て良否が判定される。

【００１８】

【発明の実施の形態】

Ａ．第１の発明：本願の第１の発明の詳細な説明を行う
前に、その背景をなす技術であるスキャンパスについて
説明する。

【００１９】従来から、ＬＳＩのテスト手法としてスキ
ャンパスの挿入が行われている。図１３はスキャンパス
の挿入例を示すブロック図である。図中で破線で示した
経路がスキャンパスである。以下、本明細書においては
破線で示された配線も実際に設けられている配線であ
り、単にスキャンパスであることを示すために破線を用
いているに過ぎず、その点以外において実線で示された
配線と異なる点は無い。

【００２０】論理回路１４にはＤＡＴＡ₀〜ＤＡＴＡ_pの
（ｐ＋１）個のデータが入力し、論理回路１４からはＤ
ＯＵＴ₀〜ＤＯＵＴ_qのデータが出力される。これらのデ
ータの入出力には（データパスには）スキャンレジスタ
（図においてはスキャンフリップフロップとして示され
ている）が介在している。

【００２１】図１４はスキャンレジスタの構成を示すブ
ロック図である。スキャンレジスタはデータ入力とスキ
ャン入力との２つの入力を有し、これらはセレクタ１１
によって制御信号ＳＥＬＥＣＴに基づいて択一的にフリ
ップフロップ８に与えられる。フリップフロップ８はク
ロック信号ＣＬＫに同期して、その保持内容を出力す
る。

【００２２】スキャンレジスタの出力は隣接するスキャ
ンレジスタのスキャン入力となり、スキャンレジスタは
直列に接続されて、スキャンイン信号ＳＩＮからスキャ
ンアウト信号ＳＯＵＴに至るスキャンパスを構成してい
る。図１３では図示を省略しているが、制御信号を切り
替えることにより、回路の通常動作としてスキャンレジ
スタを通常のレジスタとして用い、テスト時にはスキャ
ンパスを構成させることができる。スキャンパスはテス
ト時において任意の位置のレジスタを任意の値に設定す
ることができ、かつ演算後のレジスタの値を直接に観測
することができるので、テストベクタ及び期待値を容易
に作成できるという効果がある。

【００２３】本願の第１の発明は、スキャンレジスタを
積和演算単位毎に設け、しかも全ての積和演算単位に跨
ったスキャンパスを構成することにより、少ないテスト
ベクタ数でテストを行うものである。以下、その詳細に
ついて実施の形態毎に説明する。

【００２４】実施の形態１．図１は本実施の形態にかか
るディジタルフィルタ１０１の構成を示すブロック図で
ある。ディジタルフィルタ１０１は縦続に接続されたｎ
個の積和演算単位４₀〜４_n-1及びスキャンレジスタ（こ
こではスキャンフリップフロップとして示されている）
２２_nを備えており、積和演算単位４_i（ｉ＝０〜ｎ−
１）の各々は、乗算器２_i、加算器３_i、スキャンレジス
タ（ここではスキャンフリップフロップとして示されて
いる）２１_i，２２_iを有している。

【００２５】このディジタルフィルタ１０１はｍビット
の第１データ入力ＤＡＴＡ１とｋビットの係数Ｃ_iとを
用いてΣＣ_i・ＤＡＴＡ１＋ＤＡＴＡ２（但し、ｉ＝０
〜ｎ−１）を求めることでフィルタ処理を行う。乗算器
２_iはｍビットの第１データ入力ＤＡＴＡ１とｋビット
の係数Ｃ_iとの乗算を行い、その結果が加算器３_iに与え
られる。加算器３_iはｊビットの加算を行うものであ
り、乗算器２_iからの出力と、スキャンフリップフロッ
プ２２_iの出力とを加算して次段に伝達する。

【００２６】スキャンフリップフロップ２１_i，２２_iは
それぞれｋビット及びｊビットのデータを扱うものであ
り、いずれもスキャン信号の入出力は１ビットである。
このようなスキャンフリップフロップは、例えば図１３
において示された構成２００を用いて、ｐ＝ｋ−１とし
て、あるいはｐ＝ｊ−１として、実現することができ
る。スキャンフリップフロップ２１_i，２２_iはそれぞれ
クロック信号ＣＬＫ２，ＣＬＫ１に同期して動作する。
スキャンフリップフロップ２１_i，２２_iの全てには制御
信号ＳＥＬＥＣＴが共通して与えられ、図１４で示され
たセレクタ１１の選択動作が一斉に変更される。

【００２７】積和演算単位４_iのスキャンフリップフロ
ップ２１_iのｋビットのデータ入力及び１ビットのスキ
ャン入力は、それぞれ前段の積和演算単位４_i-1のスキ
ャンフリップフロップ２１_i-1のｋビットのデータ出力
及び１ビットのスキャン出力を受ける。また、スキャン
フリップフロップ２２_iのｊビットのデータ入力及び１
ビットのスキャン入力は、それぞれ前段の積和演算単位
４_i-1の加算器３_i-1のｊビットのデータ出力及び次段の
スキャンフリップフロップ２２_i+1の１ビットのスキャ
ン出力を受ける。

【００２８】但し、初段の積和演算単位４₀のスキャン
フリップフロップ２１₀のｋビットのデータ入力及び１
ビットのスキャン入力は、それぞれｋビットの係数入力
ＣＯＥＦ及びスキャンイン信号ＳＩＮを受ける。スキャ
ンフリップフロップ２２₀のｊビットのデータ入力とし
ては第２データ入力ＤＡＴＡ２が与えられ、その１ビッ
トのスキャン出力はディジタルフィルタ１０１のスキャ
ンアウト信号ＳＯＵＴとして出力される。

【００２９】なお、ディジタルフィルタは通常、縦続に
接続されることを前提として設計されるので、初段の積
和演算単位４₀においてスキャンフリップフロップ２２₀
が設けられる。しかし、ディジタルフィルタ１０１を単
体で用いる場合や、複数が縦続に接続される場合であっ
ても、その先頭に位置することが決定している場合に
は、前段からの加算器の出力を受ける必要がないので、
スキャンフリップフロップ２２₀を省略することもでき
る。この場合には第２データ入力ＤＡＴＡ２は不要であ
り、積和演算単位４₁のスキャンフリップフロップ２２₁
のスキャン出力がスキャンアウト信号ＳＯＵＴとしてデ
ィジタルフィルタ１０１から出力されることになる。

【００３０】最終段の積和演算単位４_n-1のスキャンフ
リップフロップ２１_n-1の１ビットのスキャン出力はス
キャンフリップフロップ２２_nのスキャン入力として与
えられ、スキャンフリップフロップ２２_n-1の１ビット
のスキャン入力はスキャンフリップフロップ２２_nのス
キャン出力を受ける。また、スキャンフリップフロップ
２２_nはディジタルフィルタ１０１の出力ＤＯＵＴとし
てそのｊビットの出力を伝達する。

【００３１】以上のように構成されたディジタルフィル
タ１０１は、通常動作及びテスト動作が以下のようにし
て実行される。

【００３２】（ｉ）通常動作においては、制御信号ＳＥ
ＬＥＣＴはスキャンフリップフロップ２１₀，２１₁，
…，２１_n-1，２２₀，２２₁，…，２２_nがデータ入力を
選択的に入力するように制御する。

【００３３】そしてクロック信号ＣＬＫ２に同期させて
係数入力ＣＯＥＦから順次に係数Ｃ_n-1，…，Ｃ₁，Ｃ₀
をスキャンフリップフロップ２１₀に与える。これらの
係数をクロック信号ＣＬＫ２に同期して順次スキャンフ
リップフロップ２１₀，２１₁，…，２１_n-1を伝達させ
ることにより、スキャンフリップフロップ２１₀，２
１₁，…，２１_n-1にそれぞれ係数Ｃ₀ ，Ｃ₁，…，Ｃ_n-1
を格納する。

【００３４】各積和演算単位４_iにおいて、係数Ｃ_iと第
１データ入力ＤＡＴＡ１との乗算が乗算器２_iにおいて
行われ、その結果が加算器３_iの一方の入力として与え
られる。

【００３５】次にクロック信号ＣＬＫ２を停止させ、ク
ロック信号ＣＬＫ１の遷移を開始することによって、各
積和演算単位４_i において、前段の積和演算単位４_i-1
の加算器３_i-1の出力がフリップフロップ２２_iを介して
加算器３_iの他方の入力として与えられる。但し、初段
の積和演算単位４₀の加算器３₀の他方の入力としては第
２のデータ入力ＤＡＴＡ２が与えられる。

【００３６】詳細には、クロック信号ＣＬＫ１が“Ｌ”
から“Ｈ”へと遷移する（立ち上がる）タイミングでス
キャンフリップフロップ２２_iがその保持していた値を
出力し、入力を新たに保持する。従って、クロック信号
ＣＬＫ１がスキャンフリップフロップ２２₀〜２２_nの個
数に相当する（ｎ＋１）回立ち上がって、スキャンフリ
ップフロップ２２_nからフィルタ処理された、ディジタ
ルフィルタ１０１の出力ＤＯＵＴが得られる。

【００３７】このようなクロック信号ＣＬＫ１に基づく
動作は図１２において示された従来のディジタルフィル
タ１００の通常の動作と同様であり、その動作に遜色は
ない。

【００３８】（ｉｉ）図２はディジタルフィルタ１０１
のテスト動作時のクロック信号ＣＬＫ１，ＣＬＫ２、制
御信号ＳＥＬＥＣＴ及びスキャンアウト信号ＳＯＵＴの
波形を示すタイミングチャートである。

【００３９】テスト動作においては、制御信号ＳＥＬＥ
ＣＴはスキャンフリップフロップ２１₀，２１₁，…，２
１_n-1，２２₀，２２₁，…，２２_nがスキャン入力を選択
的に入力するように制御する。ここではスキャン入力を
行わせるための値を“Ｈ”とし、データ入力を行わせる
ための値を“Ｌ”とする。

【００４０】そしてクロック信号ＣＬＫ１，ＣＬＫ２が
同じ遷移を行う波形を呈する。スキャンイン信号ＳＩＮ
には１ビットずつテストデータが順次与えられ、これは
クロック信号ＣＬＫ１，ＣＬＫ２の遷移に同期して順次
スキャンフリップフロップ２１₀，２１₁，…，２
１_n-1，２２_n，…，２２₁，２２₀へとスキャンパスを経
由して伝達される。テストを行うためにはスキャンフリ
ップフロップ２１₀〜２１_n-1のそれぞれにｋビットのデ
ータを、スキャンフリップフロップ２２₀〜２２_nにはｊ
ビットのデータを、それぞれ格納させる必要があるの
で、テストデータを格納するためには｛ｊ・（ｎ＋１）
＋ｋ・ｎ｝個のクロック信号ＣＬＫ１，ＣＬＫ２の立ち
上がりが必要となる。

【００４１】その｛ｊ・（ｎ＋１）＋ｋ・ｎ｝回目の立
ち上がりの後にクロック信号ＣＬＫ１，ＣＬＫ２の一周
期分だけ第１のデータＤＡＴＡ１として値Ｄ１を与え
る。これによって第１のデータＤＡＴＡ１の値Ｄ１は、
各スキャンフリップフロップ２１₀，２１₁，…，２１
_n-1の格納するｋビットのテストデータと乗算され、そ
の結果は、それぞれスキャンフリップフロップ２２₀〜
２２_n-1の格納するｊビットのテストデータと加算器３₀
〜３_n-1において加算される。

【００４２】そして｛ｊ・（ｎ＋１）＋ｋ・ｎ＋１｝個
目のクロック信号ＣＬＫ１，ＣＬＫ２の立ち上がりにお
いて値“Ｌ”を採るように制御信号ＳＥＬＥＣＴを遷移
させる。これによって、加算器３₀〜３_n-1の出力はそれ
ぞれスキャンフリップフロップ２２₁〜２２_nに格納され
る。

【００４３】次に｛ｊ・（ｎ＋１）＋ｋ・ｎ＋２｝個目
のクロック信号ＣＬＫ１，ＣＬＫ２以降では再び値
“Ｈ”を採るように制御信号ＳＥＬＥＣＴを遷移させ
る。よってこれ以降はスキャンパスを経由してデータが
スキャンアウト信号ＳＯＵＴとして得られる。スキャン
アウト信号ＳＯＵＴの最初のｊビット分はスキャンフリ
ップフロップ２２₀が格納していたデータであって、こ
の値を調べることにより、テストデータがスキャンパス
を正しく伝達してきたか否かを判断することができる。
その後に得られるスキャンアウト信号ＳＯＵＴのうちの
ｊ・ｎビット分は、スキャンフリップフロップ２２₁〜
２２_nに格納されていた値であり、それぞれ積和演算単
位４₀〜４_n-1の演算結果を示しているので、これらを調
べることにより全ての積和演算単位の良否を判断するこ
とができる。そして更にその後のｋ・ｎビット分は、ス
キャンフリップフロップ２１_n-1〜２１₁に格納されてい
た値であり、これらを調べることによってテストデータ
がスキャンパスを正しく伝達してきたか否かを判断する
ことができる。

【００４４】例えば、テストデータとして最初のｊ・
（ｎ＋１）ビットをｊビット毎に同じ値にし、次のｋ・
ｎビットをｋビット毎に同じ値にすることにより、ディ
ジタルフィルタ１０１が正常な場合には全ての積和演算
単位の演算結果が等しくなるようにすることもできる。
このようテストデータを設定することにより、ディジタ
ルフィルタ１０１が正常に動作すれば、スキャンアウト
信号ＳＯＵＴのうちｊビット目より後のｊ・ｎビット分
のデータはｊビット毎に同じ値が出現し、その後のｋ・
ｎビット分はｋビット毎に同じ値が出現する。よってス
キャンアウト信号ＳＯＵＴを期待値と比較することでデ
ィジタルフィルタ１０１の良否を判定することができ
る。

【００４５】このようなテストを行うことにより、各積
和演算単位毎に分離して同じ内容のテストを同時に実行
することができるので、テストベクタ及びテスト時間を
短縮してテストを行うことができる。

【００４６】なお、既述のように、初段の積和演算単位
４₀においてはスキャンフリップフロップ２２₀を省略す
ることもできる。その場合にはテストデータの格納の為
のクロック数も（ｊ＋ｋ）・ｎで済む。そしてスキャン
アウト信号ＳＯＵＴの評価としてはｊ・ｎビット分を調
べることによって積和演算単位４₀〜４_n-1の演算結果が
正しいか否かを、その後のｋ・ｎビット分を調べること
によってテストデータがスキャンパスを正しく伝達して
きたか否かを、それぞれ評価することができる。この場
合には図２に示されたクロック数は（ｊ＋ｋ）・ｎと読
み替えられる。

【００４７】実施の形態２．図３は本実施の形態にかか
るディジタルフィルタ１０２の構成を示すブロック図で
ある。ディジタルフィルタ１０２は実施の形態１で示さ
れたディジタルフィルタ１０１の積和演算単位４_i を積
和演算単位５_i （ｉ＝０〜ｎ−１）にそれぞれ置換した
構成を備えており、積和演算単位５_iの各々は、積和演
算単位４_iにおけるスキャンレジスタ２１_iを、１ビット
で入出力してｋビットでデータを保持するシフトレジス
タ６_iに置換した構成を有している。

【００４８】積和演算単位５_iのシフトレジスタ６_iの入
力には前段の積和演算単位５_i-1のシフトレジスタ６_i-1
の出力が与えられ、クロック信号ＣＬＫ２に同期してこ
れを次段に伝達する。シフトレジスタ６_iはその保持す
る値を乗算器２_iに与えている。但し、初段の積和演算
単位５₀のシフトレジスタ６₀の入力は、係数入力ＣＯＥ
Ｆから１ビットずつのデータを受ける。

【００４９】スキャンフリップフロップ２２_iのｊビッ
トのデータ入力及び１ビットのスキャン入力として受け
るべき信号はディジタルフィルタ１０１と同様である
が、但し、スキャンフリップフロップ２２_nの１ビット
のスキャン入力としては、シフトレジスタ６_n-1の出力
を受ける。

【００５０】以上のように構成されたディジタルフィル
タ１０２は、通常動作及びテスト動作が以下のようにし
て実行される。

【００５１】（ｉ）通常動作においては、制御信号ＳＥ
ＬＥＣＴはスキャンフリップフロップ２２₀，２２₁，
…，２２_nがデータ入力を選択的に入力するように制御
する。そしてクロック信号ＣＬＫ２に同期させて係数入
力ＣＯＥＦから順次に１ビットずつ係数Ｃ_n-1，…，
Ｃ₁，Ｃ₀をシフトレジスタ６₀に与える。これらの係数
をクロック信号ＣＬＫ２に同期して順次シフトレジスタ
６₀，６₁，…，６_n-1を伝達させることにより、シフト
レジスタ６₀，６₁，…，６_n-1にそれぞれ係数Ｃ₀，
Ｃ₁，…，Ｃ_n-1を格納する。各積和演算単位５_iにおい
ても実施の形態１と同様の積和演算が行われる。

【００５２】次にクロック信号ＣＬＫ２を停止させ、ク
ロック信号ＣＬＫ１の遷移を開始することによって、実
施の形態１と同様にしてディジタルフィルタ１０２の出
力ＤＯＵＴが得られる。

【００５３】（ｉｉ）図４はディジタルフィルタ１０２
のテスト動作時のクロック信号ＣＬＫ１，ＣＬＫ２、制
御信号ＳＥＬＥＣＴ及びスキャンアウト信号ＳＯＵＴの
波形を示すタイミングチャートである。

【００５４】テスト動作においては、制御信号ＳＥＬＥ
ＣＴは値“Ｈ”を採ってスキャンフリップフロップ２２
₀，２２₁，…，２２_nがスキャン入力を選択的に入力す
るように制御する。そしてまずクロック信号ＣＬＫ１，
ＣＬＫ２が共に同期して所定回数の遷移を行う。

【００５５】係数入力ＣＯＥＦから順次に１ビットずつ
テストデータが順次与えられ、これはクロック信号ＣＬ
Ｋ１，ＣＬＫ２の遷移に同期して順次シフトレジスタ６
₀，６₁，…，６_n-1，２２_n，…，２２₁，２２₀へとスキ
ャンパスを経由して伝達される。係数入力ＣＯＥＦから
シフトレジスタ６₀，６₁，…，６_n-1へと順次に向かう
矢印は通常動作の場合のみならずテスト動作においても
用いられ、スキャンパスと直列に接続される経路とな
る。

【００５６】テストを行うためにはシフトレジスタ６₀
〜６_n-1のそれぞれにｋビットのデータを、スキャンフ
リップフロップ２２₀〜２２_nにはｊビットのデータを、
それぞれ格納させる必要があるので、テストデータを格
納するためには実施の形態１の場合と同様に｛ｊ・（ｎ
＋１）＋ｋ・ｎ｝個のクロック信号ＣＬＫ１，ＣＬＫ２
の立ち上がりが必要となる。

【００５７】その｛ｊ・（ｎ＋１）＋ｋ・ｎ｝回目の立
ち上がりの後にクロック信号ＣＬＫ１，ＣＬＫ２の一周
期分だけ第１のデータＤＡＴＡ１として値Ｄ１を与え
る。これによって第１のデータＤＡＴＡ１の値Ｄ１は、
各シフトレジスタ６₀，６₁，…，６_n-1の格納するｋビ
ットのテストデータと乗算され、その結果は、それぞれ
スキャンフリップフロップ２２₀〜２２_n-1の格納するｊ
ビットのテストデータと加算器３₀〜３_n-1において加算
される。

【００５８】そしてクロック信号ＣＬＫ１のみが｛ｊ・
（ｎ＋１）＋ｋ・ｎ＋１｝個目の立ち上がりを行う。こ
のときに値“Ｌ”を採るように、制御信号ＳＥＬＥＣＴ
を遷移させる。この際クロック信号ＣＬＫ２は立ち上が
らない。加算器３₀〜３_n-1の出力はそれぞれスキャンフ
リップフロップ２２₁〜２２_nに格納される。

【００５９】その後は実施の形態１と同様にしてクロッ
ク信号ＣＬＫ１は｛ｊ・（ｎ＋１）＋ｋ・ｎ＋２｝個目
以降の立ち上がりを行ってゆく。この時点以降では再び
クロック信号ＣＬＫ２もクロック信号ＣＬＫ１に同期す
る。そしてクロック信号ＣＬＫ１にとっての｛ｊ・（ｎ
＋１）＋ｋ・ｎ＋２｝個目以降の立ち上がりにおいては
再び値“Ｈ”を採るように制御信号ＳＥＬＥＣＴを遷移
させる。このようにして得られるスキャンアウト信号Ｓ
ＯＵＴを調べることによって実施の形態１と同様にして
ディジタルフィルタ１０２の良否を判定することができ
る。

【００６０】よって実施の形態２においても実施の形態
１と同様の効果が得られる上に、スキャンフリップフロ
ップの一部をシフトレジスタに置換したので、回路規模
を低減した簡単な構成で上記テストを実現できるという
効果が得られる。また、外部インターフェースから係数
ＣＯＥＦとして与えられるデータの態様がシリアルであ
る場合にも対応できるという利点もある。

【００６１】勿論、実施の形態１で述べたように初段の
積和演算単位５₀においてはスキャンフリップフロップ
２２₀を省略することもできる。この場合には図４に示
されたクロック数は（ｊ＋ｋ）・ｎと読み替えられる。

【００６２】なお、実施の形態１における動作も、図４
に示されたクロック信号ＣＬＫ１，ＣＬＫ２を用いて実
現できることも明白である。

【００６３】実施の形態３．図５は本実施の形態にかか
るディジタルフィルタ１０３の構成を示すブロック図で
ある。ディジタルフィルタ１０３は実施の形態２で示さ
れたディジタルフィルタ１０２の積和演算単位５_iを積
和演算単位７_i（ｉ＝０〜ｎ−１）にそれぞれ置換した
構成を備えており、積和演算単位７_iの各々は、積和演
算単位５_iにおけるシフトレジスタ６_iを、ｋビットで入
出力してｋビットでデータを保持するシフトレジスタ
（図５においてはフリップフロップとして図示されてい
る）８_iに置換した構成を有している。

【００６４】積和演算単位７_iのシフトレジスタ８_iの入
力には前段の積和演算単位７_i-1のシフトレジスタ８_i-1
の出力が与えられ、クロック信号ＣＬＫ２に同期してこ
れを次段に伝達する。シフトレジスタ８_iはその保持す
る値を乗算器２_iに与えている。但し、初段の積和演算
単位７₀のシフトレジスタ８₀の入力は、係数入力ＣＯＥ
Ｆからｋビットずつデータを受ける。また、最終段の積
和演算単位７_n-1のシフトレジスタ８_n-1の出力は、係数
出力ＣＯＥＦＯＵＴとして後述するようにテストの対象
となる。

【００６５】スキャンフリップフロップ２２_iのｊビッ
トのデータ入力は実施の形態１，２と同様であるが、ス
キャンパスはスキャンフリップフロップ２２₀，２２₁，
…，２２_nのみで構成されている。そして図５では、ス
キャン信号の流れが実施の形態１，２は逆になってい
る。つまり１ビットのスキャンイン信号ＳＩＮはまず初
段の積和演算単位７₀のスキャンフリップフロップ２２₀
のスキャン入力として与えられ、クロック信号ＣＬＫ１
に同期して順次スキャンフリップフロップ２２₁，…，
２２_n-1，２２_nと伝達して行く。そしてスキャンフリッ
プフロップ２２_nの出力はスキャンアウト信号ＳＯＵＴ
として後述するようにテストの対象となる。

【００６６】以上のように構成されたディジタルフィル
タ１０３は、通常動作及びテスト動作が以下のようにし
て実行される。

【００６７】（ｉ）通常動作は、実施の形態２における
通常動作においてシフトレジスタ６_iがシフトレジスタ
８_iに置換されただけであり、係数入力ＣＯＥＦから順
次に与えられる係数Ｃ_iがｋビットずつ伝達されること
を除いては実施の形態２における通常動作と相違はな
い。つまり各積和演算単位７_iにおいても実施の形態１
と同様の積和演算が行われ、クロック信号ＣＬＫ２を停
止させ、クロック信号ＣＬＫ１の遷移を開始することに
よって、ディジタルフィルタ１０３の出力ＤＯＵＴが得
られる。

【００６８】（ｉｉ）図６はディジタルフィルタ１０３
のテスト動作時のクロック信号ＣＬＫ１，ＣＬＫ２、制
御信号ＳＥＬＥＣＴ及びスキャンアウト信号ＳＯＵＴの
波形を示すタイミングチャートである。

【００６９】テスト動作においては、制御信号ＳＥＬＥ
ＣＴはスキャンフリップフロップ２２₀〜２２_nがスキャ
ン入力を選択的に入力するように制御する。スキャンフ
リップフロップ２２₀〜２２_n-1からなるスキャンパスに
はスキャンイン信号ＳＩＮが１ビットずつ与えられる一
方で、これらのスキャンフリップフロップ２２₀〜２２
_n-1にはｊビットのデータを格納させる必要があるの
で、そのようなテストデータの格納を行うためにはクロ
ック信号ＣＬＫ１は、ｊ・ｎ回だけ立ち上がることが必
要となる。

【００７０】このようなスキャンフリップフロップ２２
₀〜２２_nへのテストデータの格納とは独立して、係数入
力ＣＯＥＦから順次にｋビットずつテストデータが順次
与えられ、これはクロック信号ＣＬＫ２の遷移に同期し
て順次シフトレジスタ８₀，８₁，…，８_n-1へと順次に
伝達される。シフトレジスタ８₀〜８_n-1のそれぞれにｋ
ビットのデータを格納させる必要があるので、このため
にはクロック信号ＣＬＫ２がｎ回だけ立ち上がることが
必要となる。図６においてはクロック信号ＣＬＫ１，Ｃ
ＬＫ２の第１回目の立ち上がりを同期させている場合を
示しているが、クロック信号ＣＬＫ１がｊ・ｎ回立ち上
がりを行っている間にクロック信号ＣＬＫ２がｎ回立ち
上がりさえすれば、テストデータの格納に必要な期間は
クロック信号ＣＬＫ２の遷移ではなく、クロック信号Ｃ
ＬＫ１の遷移のみによって決定される。

【００７１】クロック信号ＣＬＫ１のｊ・ｎ回目の立ち
上がりの後にクロック信号ＣＬＫ１の一周期分だけ第１
のデータＤＡＴＡ１として値Ｄ１を与える。これによっ
て第１のデータＤＡＴＡ１の値Ｄ１は、各シフトレジス
タ８₀，８₁，…，８_n-1の格納するｋビットのテストデ
ータと乗算され、その結果は、それぞれスキャンフリッ
プフロップ２２₀〜２２_n-1の格納するｊビットのテスト
データと加算器３₀〜３_n-1において加算される。

【００７２】そしてクロック信号ＣＬＫ１のみがｊ・ｎ
＋１回目の立ち上がりを行う。このときに値“Ｌ”を採
るように、制御信号ＳＥＬＥＣＴを遷移させる。この際
クロック信号ＣＬＫ２は立ち上がらない。加算器３₀〜
３_n-1の出力はそれぞれスキャンフリップフロップ２２₁
〜２２_nに格納される。制御信号ＳＥＬＥＣＴはその後
のクロック信号ＣＬＫ１の立ち上がり時には値“Ｈ”を
採るように制御される。

【００７３】スキャンフリップフロップ２２₁〜２２_nに
格納されたデータは、クロック信号ＣＬＫ１が更にｊ・
ｎ回だけ立ち上がりを行うことによって順次スキャンア
ウト信号ＳＯＵＴとして読み出すことができる。また、
これと別途に、シフトレジスタ８₀〜８_n-1を伝達してい
たデータは、クロック信号ＣＬＫ２が更にｎ回だけ立ち
上がりを行うことによって係数出力ＣＯＥＦＯＵＴとし
て読み出すことができる。テストデータの格納と同様、
係数出力ＣＯＥＦＯＵＴの読み出しは、スキャンアウト
信号ＳＯＵＴの読み出しの間に行うことができる。

【００７４】スキャンアウト信号ＳＯＵＴ、係数出力Ｃ
ＯＥＦＯＵＴを所定の期待値と比較することにより、そ
れぞれ積和演算単位７_iの演算結果、シフトレジスタ８_i
の良否を判断することができる。例えば実施の形態１と
同様にして、スキャンイン信号ＳＩＮとしてはｊビット
毎に同じ値を採るデータを与え、係数としてのテストデ
ータとしてはｋビット毎に同じ値をとるデータを与え
る。かかるデータに対して、スキャンアウト信号ＳＯＵ
Ｔがｊビット毎に同じ値が得られ、係数出力ＣＯＥＦＯ
ＵＴがクロック毎にｋビットの同じ値が得られる場合に
はディジタルフィルタ１０３が正常であると判断するこ
とができる。

【００７５】よって実施の形態３においても実施の形態
１と同様の効果が得られる上に、スキャンフリップフロ
ップの一部をシフトレジスタに置換したので、回路規模
を低減した簡単な構成で上記テストを実現できるという
効果が得られる。また、スキャンパスを短くし、また係
数Ｃ_iを保持するためのシフトレジスタ８_iの良否を、係
数出力ＣＯＥＦＯＵＴを用いて、スキャンフリップフロ
ップ２２_iの良否とを別途に判断することができ、しか
もテストデータの格納、テストの対象となるデータの読
み出しの為の時間を短縮することができるという利点も
ある。

【００７６】勿論、実施の形態１で述べたように初段の
積和演算単位７₀においてはスキャンフリップフロップ
２２₀を省略することもできる。また、スキャンパスの
流れ図５に示された方向と逆にしてもよい。

【００７７】Ｂ．第２の発明：本願の第２の発明はスキ
ャンレジスタを用いること無く、テストベクタの数を低
減してテストを行うことができる技術である。

【００７８】実施の形態４．図７は本実施の形態にかか
るディジタルフィルタ１０４の構成を示すブロック図で
ある。ディジタルフィルタ１０４は実施の形態１で示さ
れたディジタルフィルタ１０１の積和演算単位４_i（ｉ
＝０〜ｎ−１）及びスキャンフリップフロップ２２_nを
積和演算単位１０_i及びシフトレジスタ９_nにそれぞれ置
換した構成を備えている。

【００７９】積和演算単位１０₀は、積和演算単位４₀に
おけるスキャンレジスタ２１₀，２２₀をそれぞれｋビッ
トで入出力してｋビットでデータを保持するシフトレジ
スタ８₀，９₀に置換した構成を有している。

【００８０】また積和演算単位１０_s（ｓ＝１〜ｎ−
１）は、積和演算単位４_sにおけるスキャンレジスタ２
１_sを２入力１出力セレクタ１１_s及びｋビットで入出力
してｋビットでデータを保持するシフトレジスタ８_sに
置換し、スキャンレジスタ２２_sを２入力１出力セレク
タ１２_s及びｋビットで入出力してｋビットでデータを
保持するシフトレジスタ９_sに置換した構成を有してい
る。

【００８１】積和演算単位１０_sのセレクタ１１_sの第１
入力端には前段の積和演算単位１０_s-1のシフトレジス
タ８_s-1の出力が与えられる。初段の積和演算単位１０₀
のシフトレジスタ８₀の入力は、係数入力ＣＯＥＦから
ｋビットずつのデータを受ける。セレクタ１１_sの第２
入力端には共通して係数入力ＣＯＥＦからｋビットのデ
ータを受ける。セレクタ１１_sは制御信号ＳＥＬＥＣＴ
が“Ｌ”、“Ｈ”を採るのに応じて、自身の第１入力端
及び第２入力端に与えられたデータを選択的にシフトレ
ジスタ８_sへ出力する。シフトレジスタ８_iはクロック信
号ＣＬＫ２に同期してその保持する値を乗算器２_i及び
次段に伝達する。最終段の積和演算単位１０_n-1のシフ
トレジスタ８_n-1の出力は、係数出力ＣＯＥＦＯＵＴと
して後述するようにテストの対象となる。

【００８２】積和演算単位１０_sのセレクタ１２_sの第１
入力端には前段の積和演算単位１０_s-1の加算器３_s-1の
出力が与えられる。初段の積和演算単位１０₀のシフト
レジスタ９₀の入力は、第２のデータ入力ＤＡＴＡ２か
らｊビットずつのデータを受ける。セレクタ１２_sの第
２入力端には共通して第２のデータ入力ＤＡＴＡ２から
ｊビットのデータを受ける。セレクタ１２_sは制御信号
ＳＥＬＥＣＴが“Ｌ”、“Ｈ”を採るのに応じて、自身
の第１入力端及び第２入力端に与えられたデータを選択
的にシフトレジスタ９_sへ出力する。シフトレジスタ９_i
はクロック信号ＣＬＫ１に同期してその保持する値を加
算器３_iに伝達する。最終段の積和演算単位１０_n-1の加
算器３_n-1の出力は、クロック信号ＣＬＫ１に同期して
動作するシフトレジスタ９_nを経由して、通常動作のフ
ィルタ処理結果としても、後述するようにテストの対象
ともなる出力ＤＯＵＴとして機能する。

【００８３】以上のように構成されたディジタルフィル
タ１０４は、通常動作及びテスト動作が以下のようにし
て実行される。

【００８４】（ｉ）通常動作においては、制御信号ＳＥ
ＬＥＣＴは“Ｌ”に設定され、セレクタ１１_s，１２_sは
自身の第１入力端に与えられたデータを出力するように
機能する。そしてクロック信号ＣＬＫ２に同期させて係
数入力ＣＯＥＦから順次にｋビットずつ係数Ｃ_n-1，
…，Ｃ₁，Ｃ₀をシフトレジスタ８₀に与える。これらの
係数をクロック信号ＣＬＫ２に同期して順次シフトレジ
スタ８₀，８₁，…，８_n-1を伝達させることにより、シ
フトレジスタ８₀，８₁，…，８_n-1にそれぞれ係数Ｃ₀，
Ｃ₁，…，Ｃ_n-1を格納する。

【００８５】各積和演算単位１０_iにおいて、係数Ｃ_iと
第１データ入力ＤＡＴＡ１との乗算が乗算器２_iにおい
て行われ、その結果が加算器３_iの一方の入力として与
えられる。

【００８６】次にクロック信号ＣＬＫ２を停止させ、ク
ロック信号ＣＬＫ１の遷移を開始することによって、各
積和演算単位１０_sにおいて、セレクタ１２_s及びシフト
レジスタ９_sを経由して前段の積和演算単位１０_s-1の加
算器３_s-1の出力が加算器３_sの他方の入力として与えら
れる。但し、初段の積和演算単位１０₀の加算器３₀の他
方の入力としては第２のデータ入力ＤＡＴＡ２がシフト
レジスタ９₀を経由して与えられる。

【００８７】そしてクロック信号ＣＬＫ１が遷移し続け
ることによって、やがて実施の形態１と同様にしてディ
ジタルフィルタ１０４の出力ＤＯＵＴが得られる。

【００８８】（ｉｉ）図８はディジタルフィルタ１０４
のテスト動作時のクロック信号ＣＬＫ１，ＣＬＫ２、制
御信号ＳＥＬＥＣＴ及び出力ＤＯＵＴの波形を示すタイ
ミングチャートである。

【００８９】クロック信号ＣＬＫ１，ＣＬＫ２が共に同
期して立ち上がるが、その前に制御信号ＳＥＬＥＣＴが
“Ｌ”を採り、セレクタ１１_s，１２_sが自身の第１入力
端に与えられたデータを出力するように制御する。ま
た、係数入力ＣＯＥＦからはｋビットのテストデータＣ
１が、第２のデータ入力ＤＡＴＡ２としてｊビットのテ
ストデータＤ２が、それぞれ与えられる。これによっ
て、クロック信号ＣＬＫ１，ＣＬＫ２の最初の立ち上が
りに先立ち、テストデータＣ１がシフトレジスタ８
_iに、テストデータＤ２がシフトレジスタ９_iに、それぞ
れ与えられている。

【００９０】そしてクロック信号ＣＬＫ１，ＣＬＫ２が
最初に立ち上がることにより、シフトレジスタ８_iに与
えられていたテストデータＣ１が乗算器２_iに、シフト
レジスタ９_iに与えられていたテストデータＤ２が加算
器３_iに、それぞれ伝達される。よってその後に第１の
データ入力ＤＡＴＡ１に有効な値Ｄ１を与えれば、積和
演算単位１０_iの演算結果は加算器３_iの出力として（Ｃ
１×Ｄ１＋Ｄ２）のｊビット分が得られる。

【００９１】その後、更にクロック信号ＣＬＫ１のみが
立ち上がる（この時点では第１のデータ入力ＤＡＴＡ１
は“０”となっている）までに制御信号ＳＥＬＥＣＴは
“Ｈ”に遷移し、セレクタ１２₁〜１２_n-1は自身の第２
入力端に与えられたデータをそれぞれシフトレジスタ９
₁〜９_n-1へと出力している。このような状況下でクロッ
ク信号ＣＬＫ１のみが立ち上がった時には積和演算単位
１０_iの演算結果はシフトレジスタ９₁〜９_nから出力さ
れることになる。つまり、シフトレジスタ９_nからｊビ
ットデータの一つ分が出力ＤＯＵＴとして得られる。

【００９２】この際、クロック信号ＣＬＫ２は立ち上げ
る必要はない。テストデータＣ１が伝搬するシフトレジ
スタ８₀〜８_n-1の個数はｎ個であって、最初にクロック
信号ＣＬＫ２が立ち上がったことによって、既に一つ分
は係数出力ＣＯＥＦＯＵＴとして得られているためであ
る。

【００９３】その後、クロック信号ＣＬＫ１，ＣＬＫ２
をいずれも（ｎ−１）回遷移させることによって、係数
出力ＣＯＥＦＯＵＴ、出力ＤＯＵＴとしてそれぞれｋビ
ットのデータＣ１がｎ個分と、ｊビットのデータがｎ個
分得られることになる。この際、出力ＤＯＵＴの情報が
損なわれないように第１のデータ入力ＤＡＴＡ１を
“０”にしておくことが望ましい。

【００９４】このようにして得られた係数出力ＣＯＥＦ
ＯＵＴ、出力ＤＯＵＴは、ディジタルフィルタ１０４が
正常に動作していればそれぞれクロック毎にｋビット、
ｊビットの同一のデータが繰り返される。従って、これ
らのデータを調べることによってディジタルフィルタ１
０４の良否を判定することができる。

【００９５】本実施の形態によれば、実施の形態１と同
様の効果を得ることができ、しかも係数Ｃ_iを保持する
ためのシフトレジスタ８_iの良否を、係数出力ＣＯＥＦ
ＯＵＴを用いて、シフトレジスタ９_iの良否とを別途に
判断することができ、しかもテストデータの格納、テス
トの対象となるデータの読み出しの為の時間を短縮する
ことができるという利点もある。テストデータの格納は
１クロックで、出力ＤＯＵＴの読み出しも係数出力ＣＯ
ＥＦＯＵＴの読み出しと同様にｎクロックで足りる。

【００９６】実施の形態５．実施の形態４で示されたデ
ィジタルフィルタ１０４では、テスト動作においても良
否の判定が出力ＤＯＵＴを用いて行われ、しかもその値
がｊビット毎に同一であるか否かを以て判定される。ｊ
ビット毎に同一の値が得られるか否かは、ｊビット毎に
出力される出力ＤＯＵＴを、その前後に出力された値と
比較することによって観測することができる。

【００９７】図９は本実施の形態にかかるディジタルフ
ィルタ１０５の構成を示すブロック図である。ディジタ
ルフィルタ１０５はディジタルフィルタ１０４と、ディ
ジタルフィルタ１０４の出力ＤＯＵＴを受け、１入力２
出力でｋビットのデータを扱うデマルチプレクサ１９
と、デマルチプレクサ１９の２つのｋビットの出力をそ
れぞれ受けるフリップフロップ２０ａ，２０ｂと、フリ
ップフロップ２０ａ，２０ｂの両方の出力の排他的論理
和を求めるＥＸＯＲゲート１３とを備えている。

【００９８】図１０はデマルチプレクサ１９の構成を例
示する回路図であり、デマルチプレクサ１９は出力ＤＯ
ＵＴを受けるインバータＩＮＶ３、インバータＩＮＶ３
の出力を受ける２つのトランスミッションゲートＴ１，
Ｔ２、トランスミッションゲートＴ１，Ｔ２のそれぞれ
の出力を受けてデータＭＵＸａ，ＭＵＸｂをそれぞれ出
力するインバータＩＮＶ１，ＩＮＶ２を備えている。ト
ランスミッションゲートＴ１，Ｔ２は相補的なクロック
信号φ，φバーによって相補的に開閉する。図１０にお
いては１ビット分のみ示されてるが、図９に用いられる
為にはこれがｊビット分設けられる。

【００９９】図１１はクロック信号ＣＬＫ１，φ、デー
タＭＵＸａ，ＭＵＸｂ、フリップフロップ２０ａ，２０
ｂの出力の相互の関係を示すタイミングチャートであ
る。クロック信号φはクロック信号ＣＬＫ１の２倍の周
期を有し、位相はずれていない。かかるクロック信号φ
はクロック信号ＣＬＫ１を分周して容易に得ることがで
きる。

【０１００】クロック信号φが“Ｈ”に遷移する事によ
りトランスミッションゲートＴ１が導通し始め、トラン
スミッションゲートＴ２は非導通となり、クロック信号
ＣＬＫ１ので示された“Ｈ”に同期して出力された出
力ＤＯＵＴの値ｄ１がデータＭＵＸａとして出力され
る。その後、クロック信号φが“Ｌ”に遷移する事によ
りトランスミッションゲートＴ２が導通し始め、トラン
スミッションゲートＴ１は非導通となり、クロック信号
ＣＬＫ１ので示された“Ｈ”に同期して出力された出
力ＤＯＵＴの値ｄ２がデータＭＵＸｂとして出力され
る。フリップフロップ２０ａ，２０ｂをそれぞれクロッ
ク信号φの立ち下がり（クロック信号φバーの立ち上が
り）、クロック信号φの立ち上がりに同期させて動作さ
せることにより、値ｄ１，ｄ２，ｄ３，…がクロック信
号φの一周期分、即ちクロック信号ＣＬＫ１の２周期分
だけ保持される。

【０１０１】出力ＤＯＵＴはクロック信号ＣＬＫ１に同
期してその値が１周期毎に変遷するので、互いに隣接し
て出力されるｊビットの値の対（ｄ１，ｄ２），（ｄ
２，ｄ３），…をクロック信号ＣＬＫ１に同期して評価
することにより、対を構成する２つの値が同一か否かを
ＥＸＯＲ１３によって吟味できる。図１１に即して言え
ば、クロック信号ＣＬＫ１がの立ち下がりを採る時点
では値ｄ１，ｄ２が同一か否か、クロック信号ＣＬＫ１
がの立ち下がりを採る時点では値ｄ２，ｄ３が同一か
否か、クロック信号ＣＬＫ１がの立ち下がりを採る時
点では値ｄ３，ｄ４が同一か否か、それぞれ吟味するこ
とができる。

【０１０２】このようにして出力ＤＯＵＴを評価するこ
とにより、大規模なテスト装置、テストベクタを必要と
する事無く、ディジタルフィルタ１０４の良否を判定す
ることができる。

【０１０３】なお、本実施の形態においてディジタルフ
ィルタ１０４の代わりに、正常な場合にテスト結果がｊ
ビット毎に同じ値を出力するディジタルフィルタを用い
ることができるのは言うまでもない。更に、ディジタル
フィルタ１０５のようにデマルチプレクサ１９、フリッ
プフロップ２０ａ，２０ｂ、ＥＸＯＲゲート１３をディ
ジタルフィルタの一部として組み込まなければならない
ということもなく、これらの要素はディジタルフィルタ
１０４と別途に設けることもできる。

【０１０４】

【発明の効果】この発明のうち請求項１，２，５，７に
かかるディジタルフィルタによれば、各積和演算単位毎
に分離して同じ内容のテストを同時に実行することがで
きるので、テストベクタ及びテスト時間を短縮してテス
トを行うことができる。

【０１０５】この発明のうち請求項３にかかるディジタ
ルフィルタによれば、ディジタルフィルタがフィルタ処
理を行う対象となるデータに乗算される係数を保持する
レジスタのテストを乗算器・加算器のテストとは別途に
行うことができる。また乗算の為の係数をそれぞれのシ
フトレジスタに格納するために多くの時間を必要としな
い。

【０１０６】この発明のうち請求項４，６にかかるディ
ジタルフィルタによれば、簡単な構成でテストベクタを
抑制したテストを実現できる。また、外部インターフェ
ースから係数として与えられるデータの態様がシリアル
である場合にも対応できる。

【０１０７】この発明のうち請求項８にかかるディジタ
ルフィルタによれば、積和演算のためのテストを行う第
１のテストデータを、第１のセレクタを介して、各積和
演算単位において一斉に第１のシフトレジスタに与える
ことができるので、第１のテストデータの格納に必要な
時間を短縮し、各積和演算単位毎に分離して同じ内容の
テストを同時に実行してテストベクタ及びテスト時間を
短縮してテストを行うことができる。

【０１０８】この発明のうち請求項９にかかるディジタ
ルフィルタによれば、乗算に用いられる係数を保持する
レジスタをテストするための第２のテストデータを、第
２のセレクタを介して、各積和演算単位において一斉に
第２のシフトレジスタに与えることができるので、第２
のテストデータの格納に必要な時間を短縮し、積和演算
のためのテストと並行して別途に、係数を保持するレジ
スタのテストを実行する事ができる。

【０１０９】この発明のうち請求項１０にかかるディジ
タルフィルタによれば、大規模なテスト装置、テストベ
クタを必要とする事無く、ディジタルフィルタの良否を
判定することができる。

【図面の簡単な説明】

【図１】 実施の形態１にかかるディジタルフィルタ１
０１の構成を示すブロック図である。

【図２】 実施の形態１の動作を示すタイミングチャー
トである。

【図３】 実施の形態２にかかるディジタルフィルタ１
０２の構成を示すブロック図である。

【図４】 実施の形態２の動作を示すタイミングチャー
トである。

【図５】 実施の形態３にかかるディジタルフィルタ１
０３の構成を示すブロック図である。

【図６】 実施の形態３の動作を示すタイミングチャー
トである。

【図７】 実施の形態４にかかるディジタルフィルタ１
０４の構成を示すブロック図である。

【図８】 実施の形態４の動作を示すタイミングチャー
トである。

【図９】 実施の形態５にかかるディジタルフィルタ１
０５の構成を示すブロック図である。

【図１０】 デマルチプレクサ１９の構成を例示する回
路図である。

【図１１】 実施の形態５の動作を示すタイミングチャ
ートである。

【図１２】 従来のディジタルフィルタ１００の構成を
示すブロック図である。

【図１３】 スキャンパスを例示するブロック図であ
る。

【図１４】 スキャンレジスタの構成を例示するブロッ
ク図である。

【符号の説明】

２₀〜２_n-1 乗算器、３₀〜３_n-1 加算器、４₀〜
４_n-1，５₀〜５_n-1，７₀〜７_n-1 積和演算単位、６₀〜
６_n-1，８₀〜８_n-1，９₀〜９_n-1 シフトレジスタ、１
２₀〜１２_n-1 セレクタ、１３ ＥＸＯＲゲート、２１
₀〜２１_n-1，２２₀〜２２_n スキャンレジスタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三好 展弘 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第０乃至第（ｎ−１）の積和演算単位
   （ｎ：２以上の自然数）の縦続接続を備えるディジタル
   フィルタであって、 前記第０の積和演算単位は前記ディジタルフィルタの処
   理すべきデータと第０の係数との乗算を行う乗算器を有
   し、 前記第ｓ（１≦ｓ≦（ｎ−１））の積和演算単位の各々
   は、 前記データと第ｉの係数との乗算を行う乗算器と、 第１のクロック信号に基づいて前記第（ｓ−１）の積和
   演算単位の出力であるデータ入力と、スキャン入力とを
   制御信号に従って選択的に出力するスキャンレジスタ
   と、 自身の前記乗算器の出力と前記スキャンレジスタの出力
   との加算を行って次段に出力する加算器とを有し、 前記第１乃至第（ｎ−１）の積和演算単位の前記スキャ
   ンレジスタはスキャンパスを構成し、 前記第（ｎ−１）の積和演算単位の出力から前記データ
   入力に対してフィルタ処理を行った結果は前記第（ｎ−
   １）の積和演算単位の出力から求められるディジタルフ
   ィルタ。
2. 【請求項２】 前記第ｉ（０≦ｉ≦（ｎ−１））の積和
   演算単位の各々は、前記第ｉの係数を前記乗算器に与え
   るシフトレジスタを更に有し、 前記第０乃至第（ｎ−１）の積和演算単位の前記シフト
   レジスタは互いに直列に接続される請求項１記載のディ
   ジタルフィルタ。
3. 【請求項３】 前記第０乃至第（ｎ−１）の積和演算単
   位の前記シフトレジスタは前記第ｉの係数に必要なビッ
   ト数を以て入出力可能である、請求項２記載のディジタ
   ルフィルタ。
4. 【請求項４】 前記第０乃至第（ｎ−１）の積和演算単
   位の前記シフトレジスタは１ビットで入出力可能であ
   り、互いに直列に接続されて前記スキャンパスと接続さ
   れる、請求項２記載のディジタルフィルタ。
5. 【請求項５】 前記第ｉ（０≦ｉ≦（ｎ−１））の積和
   演算単位の各々は、前記第ｉの係数を前記乗算器に与え
   るレジスタを更に有し、 前記第０乃至第（ｎ−１）の積和演算単位の前記レジス
   タは互いに直列に接続されて前記スキャンパスに接続さ
   れる、請求項１記載のディジタルフィルタ。
6. 【請求項６】 前記第ｉの積和演算単位のレジスタはシ
   フトレジスタであって、１ビットで入出力可能である、
   請求項５記載のディジタルフィルタ。
7. 【請求項７】 前記第ｉの積和演算単位のレジスタは第
   ２のクロック信号に基づいて動作し、前記スキャンパス
   の構成要素となるスキャンレジスタであって、データ入
   力と、スキャン入力とを前記制御信号に従って選択的に
   出力し、前記スキャンレジスタのデータ入力として少な
   くとも前記第ｉの係数が与えられる、請求項５記載のデ
   ィジタルフィルタ。
8. 【請求項８】 第０乃至第（ｎ−１）の積和演算単位
   （ｎ：２以上の自然数）の縦続接続を備えるディジタル
   フィルタであって、 前記第０の積和演算単位は前記ディジタルフィルタの処
   理すべきデータと第０の係数との乗算を行う乗算器を有
   し、 前記第ｓ（１≦ｓ≦（ｎ−１））の積和演算単位の各々
   は、 前記データと第ｉの係数との乗算を行う乗算器と、 前記第（ｓ−１）の積和演算単位の出力を受ける第１入
   力端と、第２入力端とを含み、前記第１入力端及び前記
   第２入力端に与えられた信号を、制御信号に従って選択
   的に出力する第１のセレクタと、 第１のクロック信号に基づいて、前記第１のセレクタの
   出力を伝達する第１のシフトレジスタと、 自身の前記乗算器の出力と前記第１のシフトレジスタの
   出力との加算を行って次段に出力する加算器とを有し、 前記第１乃至第（ｎ−１）の積和演算単位の前記第１の
   セレクタの前記第２入力端は共通に接続されて第１のテ
   ストデータが与えられ、 前記第（ｎ−１）の積和演算単位の出力から前記データ
   入力に対してフィルタ処理を行った結果は前記第（ｎ−
   １）の積和演算単位の出力から求められるディジタルフ
   ィルタ。
9. 【請求項９】 前記第ｉ（０≦ｉ≦（ｎ−１））の積和
   演算単位の各々は、前記第ｉの係数を前記乗算器に与
   え、第２のクロック信号に基づいて動作する第２のシフ
   トレジスタを更に有し、 前記第ｓの積和演算単位の各々は、前記第（ｓ−１）の
   積和演算単位の前記第２のシフトレジスタの出力を受け
   る第１入力端と、第２入力端とを含み、前記第１入力端
   及び前記第２入力端に与えられた信号を、前記制御信号
   に従って選択的に出力する第２のセレクタを更に有し、 前記第１乃至第（ｎ−１）の積和演算単位の前記第２の
   セレクタの前記第２入力端は共通に接続されて第２のテ
   ストデータが与えられる、請求項８記載のディジタルフ
   ィルタ。
10. 【請求項１０】 前記第（ｎ−１）の積和演算単位の出
    力を所定ビット毎に纏めて出力群として把握し、隣接し
    て出力される前記出力群同士の一致／不一致を以て良否
    が判定される、請求項９記載のディジタルフィルタ。