JPH09307438A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】ＰＬＬ回路に関し、例えばディジタルオーディ
オ信号、ディジタルビデオ信号等の伝送、通信に適用し
て、基準信号に対して確実に位相同期することができる
ようにする。 【解決手段】制御手段１５により、所定範囲内で、周波
数引き込み範囲を掃引する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関し、
例えばディジタルオーディオ信号、ディジタルビデオ信
号等の伝送、通信においてクロック等を生成するＰＬＬ
（Phase Locked Loop ）回路に適用して、所定範囲内
で、周波数引き込み範囲を掃引することにより、基準信
号に対して確実に位相同期することができるようにす
る。

【０００２】

【従来の技術】従来、ディジタルオーディオ信号、ディ
ジタルビデオ信号等の伝送、通信においては、ＰＬＬ回
路において、伝送対象より到来するディジタルオーディ
オ信号、ディジタルビデオ信号のクロックを生成し、こ
のクロックを基準にして伝送されたディジタルオーディ
オ信号、ディジタルビデオ信号等を処理するようになさ
れている。

【０００３】図５は、このＰＬＬ回路を示すブロック図
であり、このＰＬＬ回路１では、例えば伝送路を介して
入力されるディジタル信号Ｓ１に対して、波形整形等の
処理を施した後、位相比較器２に入力する。位相比較器
２は、例えばイクスクルーシブオア回路により構成さ
れ、電圧制御型発振回路（ＶＣＯ）３より出力されるク
ロックＣＫとこのディジタル信号Ｓ１との位相誤差信号
Ｓ２を出力する。

【０００４】ループフィルタ４は、ローパスフィルタに
より構成され、この位相誤差信号Ｓ２を帯域制限するこ
とにより、ジッタ、ノイズ等による信号レベルの変化を
除去して出力する。電圧制御型発振回路３は、クロック
ＣＫを生成する発振回路でなり、ループフィルタ４より
出力される出力信号Ｓ３の信号レベルに応じて発振周波
数を可変する。これによりＰＬＬ回路１は、フィードバ
ックループを形成して、位相誤差信号Ｓ２の信号レベル
が０レベルになるように、クロックＣＫの周波数を可変
し、ディジタル信号Ｓ１に位相同期したクロックＣＫを
生成するようになされている。

【０００５】

【発明が解決しようとする課題】ところでディジタル信
号Ｓ１にジッタが多く含まれる場合もある。ＰＬＬ回路
１において、このような場合にクロックＣＫを安定に生
成するためには、時定数の大きなループフィルタ４を適
用する必要がある。ところが時定数の大きなループフィ
ルタ４を適用すると、その分ＰＬＬ回路１においては、
周波数引込み範囲が狭くなる問題がある。

【０００６】すなわちＰＬＬ回路１においては、電源を
立ち上げると自走周波数によりクロックＣＫを出力し、
この自走周波数を中心にした、ループフィルタ４の特性
により決まる周波数引込み範囲内にディジタル信号Ｓ１
の周波数が入っている場合、ディジタル信号Ｓ１に位相
同期するようにフィードバックループが形成される。従
って周波数引込み範囲が狭くなれば、その分クロックＣ
Ｋがディジタル信号Ｓ１に位相同期し難くなる。

【０００７】またＰＬＬ回路１においては、ＮＲＺ（No
n-Return to Zero）符号により符号化処理されたディジ
タル信号Ｓ１が入力される場合もあり、このようなＮＲ
Ｚ符号においては、エッジの発生周期が一定でなく、タ
イミングによってはクロックＣＫに対応する位相情報が
欠落している場合もある。ＰＬＬ回路１においては、こ
のようなディジタル信号Ｓ１が入力される場合も周波数
引込み範囲が狭くなる問題がある。

【０００８】このように周波数引込み範囲が狭くなる
と、固体のばらつき等によりディジタル信号Ｓ１の周波
数にばらつきがある場合、温度変化によりディジタル信
号Ｓ１の周波数が変化した場合、同様に温度変化により
クロックＣＫの周波数が変化して周波数引き込み範囲が
変化した場合等に、ディジタル信号Ｓ１に対してクロッ
クＣＫを正しく同期させることが困難になる。また複数
のディジタル信号を切り換えて入力する場合にも同様の
現象が発生する。

【０００９】これらの問題を解決する１つの方法とし
て、ＰＬＬ回路１を構成する素子を厳選してばらつきを
低減する方法、素子を組合せて温度補償する方法、さら
には入力信号の周波数を検出し、この検出結果よりクロ
ックＣＫの周波数を可変する方法等が考えられるが、何
れも全体構成が煩雑になる等の欠点がある。

【００１０】本発明は以上の点を考慮してなされたもの
で、入力信号に確実に位相同期することができるＰＬＬ
回路を提案しようとするものである。

【００１１】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、制御手段により、基準信号に同期
するまでの期間の間、所定の掃引範囲で、周波数引き込
み範囲を掃引する。

【００１２】周波数引込み範囲を掃引すれば、周波数引
込み範囲が狭い場合でも、この掃引中の何れかの期間の
間、基準信号を周波数引込み範囲内に保持することがで
き、この期間を利用して、基準信号に対して発振信号を
同期させることができる。これにより周波数引込み範囲
が狭い場合でも、同期のとれる範囲を広くすることがで
きる。しかも比較的簡単な回路で実現することができ
る。

【００１３】

【発明の実施の形態】以下、適宜図面を参照しながら本
発明の実施の形態を詳述する。

【００１４】図１は、本発明の実施の形態に係るＰＬＬ
回路を示すブロック図である。このＰＬＬ回路１０にお
いて、図５について上述したＰＬＬ回路と同一の構成
は、対応する符号を付して示し、重複した説明は省略す
る。

【００１５】位相比較器１２は、例えばイクスクルーシ
ブオア回路により構成され、ディジタル信号Ｓ１に比し
て、電圧制御型発振回路（ＶＣＯ）１３より出力される
クロックＣＫの位相が進み位相の場合、負側に信号レベ
ルが立ち下がる位相誤差信号Ｓ１２を出力する。加算回
路１４は、オフセット電圧発生回路１５より出力される
オフセット電圧ＶＥを位相誤差信号Ｓ１２に加算して出
力する。

【００１６】ループフィルタ１６は、例えば低域通過型
のパッシブ型フィルタ又はアクティブ型フィルタで構成
され、位相誤差信号Ｓ１２を帯域制限して出力する。電
圧制御型発振回路１３は、ループフィルタ１６の出力信
号Ｓ１３を基準にしてクロックＣＫを生成して出力す
る。ここで電圧制御型発振回路１３は、出力信号Ｓ１３
の信号レベルが立ち上がると、発振周波数を増大する。
これによりＰＬＬ回路１０は、フィードバックループを
形成して、クロックＣＫを生成するようになされてい
る。

【００１７】オフセット電圧発生回路１５は、出力信号
Ｓ１３の信号レベルを介して、電圧制御型発振回路１３
の発振周波数を監視し、この監視結果に基づいて、オフ
セット電圧ＶＥの電圧を切り換える。すなわちオフセッ
ト電圧発生回路１５は、第１及び第２の基準電圧発生器
を有し、通常、この第１の基準電圧発生器より出力され
るα〔Ｖ〕のオフセット電圧ＶＥを出力する。

【００１８】ここでα〔Ｖ〕は、ディジタル信号Ｓ１の
周波数がＰＬＬ回路１０の周波数引き込み範囲に入って
いる場合に、加算回路１４において、位相誤差信号Ｓ１
２により打ち消し得る電圧に設定され、具体的には、位
相比較器１２が出力可能な位相誤差信号Ｓ１２の直流レ
ベル−γ〔Ｖ〕に対してα＜γの関係で、かつ実用上十
分な電圧に設定されるようになされている。

【００１９】これによりＰＬＬ回路１０においては、α
〔Ｖ〕のオフセット電圧ＶＥを出力している状態で、周
波数引き込み範囲にディジタル信号Ｓ１の周波数が入っ
ている場合、このオフセット電圧ＶＥの電圧α〔Ｖ〕を
位相誤差信号Ｓ１２により打ち消すように、すなわちル
ープフィルタ１６の入力信号レベルが０レベルに収束す
るように、フィードバックループが形成され、ディジタ
ル信号Ｓ１に同期したクロックＣＫを出力する。

【００２０】これに対してα〔Ｖ〕のオフセット電圧Ｖ
Ｅを出力している状態で、ディジタル信号Ｓ１の周波数
が周波数引き込み範囲に入っていない場合、何らフィー
ドバックループが動作しないことにより、ループフィル
タ１６の出力信号Ｓ１３の信号レベルが徐々に変化す
る。図２に示すように、この実施の形態においては、矢
印Ａで示すように、出力信号Ｓ１３の信号レベルが徐々
に増大し、この信号レベルの変化に追従してクロックＣ
Ｋの周波数及び周波数引き込み範囲が掃引されるように
なる。

【００２１】従ってこのようにして周波数引き込み範囲
を掃引している状態で、ディジタル信号Ｓ１の周波数が
周波数引き込み範囲に入ると、ＰＬＬ回路１０において
は、フィードバックループが形成されることになる。か
くするにつき、オフセット電圧ＶＥの電圧α〔Ｖ〕は、
ディジタル信号Ｓ１の周波数が周波数引き込み範囲に入
って位相同期するのに十分な掃引速度を確保できるよう
に、ループフィルタ１６の応答特性によっても所定電圧
以下に制限されて設定されるようになされている。これ
によりＰＬＬ回路１０においては、周波数引き込み範囲
を掃引している状態で、ディジタル信号Ｓ１の周波数が
周波数引き込み範囲に入ると、ループフィルタ１６の入
力信号レベルが０レベルに収束するように、フィードバ
ックループが形成され、ディジタル信号Ｓ１に同期した
クロックＣＫを出力するようになされている。

【００２２】これに対して周波数引き込み範囲がディジ
タル信号Ｓ１の周波数より高い場合、クロックＣＫ及び
周波数引き込み範囲の周波数は上昇を続け、これに伴い
出力信号Ｓ１３の信号レベルも上昇するようになる。オ
フセット電圧発生回路１５は、出力信号Ｓ１３の信号レ
ベルの判定する比較器を有し、出力信号Ｓ１３の信号レ
ベルが所定の上限値Ｖ１になると、第１の基準電圧発生
器に代えて第２の基準電圧発生器より出力される−β
〔Ｖ〕の第２のオフセット電圧ＶＥを出力する。これに
よりオフセット電圧発生回路１５は、出力信号Ｓ１３の
信号レベルを介して、周波数引き込み範囲の周波数を監
視し、電圧制御型発振回路１３の発振周波数が所定の信
号レベルＶ１により決まる上限値にまで上昇すると、オ
フセット電圧ＶＥを切り換える。

【００２３】ここでこの−β〔Ｖ〕は、絶対値がα
〔Ｖ〕に対して大きな値で、かつ逆極性に設定される。
これによりオフセット電圧発生回路１５は、電圧制御型
発振回路１３の発振周波数が所定の上限値にまで上昇す
ると、矢印Ｂに示すように、周波数引き込み範囲の掃引
を逆方向に切り換え、周波数引き込み範囲の周波数を急
速に低下する。

【００２４】さらにオフセット電圧発生回路１５は、内
蔵のタイマを起動し、第２のオフセット電圧ＶＥに切り
換えて所定期間経過すると、第２の基準電圧発生器より
出力されるβ〔Ｖ〕の基準電圧に代えて第１の基準電圧
発生器より出力されるα〔Ｖ〕のオフセット電圧ＶＥを
出力する。これによりオフセット電圧発生回路１５は、
電圧制御型発振回路１３の発振周波数をこのタイマの時
間により制限される下限値Ｖ２に立ち下げた後、再び上
限値Ｖ１側に向かって、周波数引き込み範囲を掃引す
る。

【００２５】これによりオフセット電圧発生回路１５
は、基準信号でなるディジタル信号Ｓ１にクロックＣＫ
が同期するまでの期間の間、図３に示す処理手順を実行
する。すなわち電源が投入されるとステップＳＰ１から
ステップＳＰ２に移り、ここでα〔Ｖ〕のオフセット電
圧ＶＥを印加する。さらにオフセット電圧発生回路１５
は、ステップＳＰ３に移り、ループフィルタ１６の出力
信号レベルが規定値（上限値Ｖ１）を越えたか否か判断
し、ここで否定結果が得られると、ステップＳＰ２に戻
る。

【００２６】これにより起動時等においては、オフセッ
ト電圧発生回路１５は、電圧制御型発振回路１３の発振
周波数を増大させて、周波数引き込み範囲を掃引する。
これによりＰＬＬ回路１０においては、周波数引き込み
範囲にディジタル信号Ｓ１の周波数が入ると、ループフ
ィルタ１６の入力信号レベルを０レベルに収束されるよ
うに、フィードバックループが形成されて、ディジタル
信号Ｓ１に位相同期したクロックＣＫを出力する。さら
にオフセット電圧発生回路１５は、このように同期を確
立した後においては、ステップＳＰ２−ＳＰ３−ＳＰ２
の処理手順を繰り返すことになる。

【００２７】これに対して何らかの外乱により同期が外
れた場合、また同期を確立することができなかった場
合、このα〔Ｖ〕のオフセット電圧ＶＥの印加により、
オフセット電圧発生回路１５は、周波数引き込み範囲を
上限値まで掃引し、この場合ステップＳＰ３において肯
定結果が得られることにより、ステップＳＰ３からステ
ップＳＰ４に移る。ここでオフセット電圧発生回路１５
は、オフセット電圧ＶＥを−β〔Ｖ〕に切り換え、これ
により周波数引き込み範囲の掃引方向を逆転した後、ス
テップＳＰ５に移る。

【００２８】ここでオフセット電圧発生回路１５は、掃
引方向を逆転した後、一定期間経過したか否か判断し、
否定結果が得られると、ステップＳＰ４に戻るのに対
し、肯定結果が得られると、ステップＳＰ２に戻り、オ
フセット電圧ＶＥをα〔Ｖ〕に切り換える。

【００２９】以上の構成において、電源投入直後、さら
にはディジタル信号Ｓ１の入力が開始された直後、ＰＬ
Ｌ回路１０においては、電圧制御型発振回路１３より自
走周波数のクロックＣＫが出力され、位相比較器１２に
おいて、このクロックＣＫがディジタル信号Ｓ１と位相
比較されて位相誤差信号Ｓ１２が生成され、続く加算回
路１４において、位相誤差信号Ｓ１２にα〔Ｖ〕のオフ
セット電圧ＶＥが加算される。

【００３０】この加算回路１４の出力信号は、続くルー
プフィルタ１６により帯域制限された後、電圧制御型発
振回路１３に入力され、電圧制御型発振回路１３におい
て、このループフィルタ１６の出力信号に応じてクロッ
クＣＫの周波数が可変される。これによりディジタル信
号Ｓ１の周波数がＰＬＬ回路１０の周波数引き込み範囲
の外にある場合、直流であるオフセット電圧ＶＥの方が
位相比較器１２の出力よりも支配的となりループフィル
タ１６の出力信号レベルが正方向に一様に変化する。さ
らにこれに追従して電圧制御型発振回路１３の発振周波
数も高周波側に一様に変化し、周波数引き込み範囲が掃
引される（図２）。

【００３１】この状態でディジタル信号Ｓ１の周波数が
ＰＬＬ回路１０の周波数引き込み範囲の内に入ると、オ
フセット電圧ＶＥよりも位相誤差信号Ｓ１２の方が支配
的となるため、ディジタル信号Ｓ１とクロックＣＫの位
相差が減る方向にフィードバック制御が行われ同期が確
立される。

【００３２】これに対してディジタル信号Ｓ１の周波数
がクロックＣＫの周波数より低い場合、さらには同期の
確立に失敗した場合、外乱等により同期が外れた場合、
ループフィルタ１６の出力信号レベルは、増大を続けて
いずれ飽和し、これに対応して電圧制御型発振回路１３
の発振周波数、周波数引き込み範囲が上限まで上昇す
る。この途中で、クロックＣＫの周波数が上限値になる
と、オフセット電圧ＶＥが−β〔Ｖ〕に切り換わること
により掃引の方向が逆転する。またこのときα〔Ｖ〕に
比べてβ〔Ｖ〕が大きな電圧に設定されていることによ
り、ループフィルタ１６の出力信号レベルは、正方向に
変化した時よりも速い速度で負方向に変化する。

【００３３】これにより電圧制御型発振回路１３の発振
周波数も、低周波側に急速に変化し、下限まで低下す
る。これによりオフセット電圧発生回路１５のタイマに
よる時間管理により、クロックＣＫの周波数が下限値Ｖ
２になると、再びオフセット電圧ＶＥを＋α〔Ｖ〕に戻
すことでループフィルタ１６の出力信号レベルは、また
正方向に一様に変化し、電圧制御型発振回路１３の発振
周波数もまた高周波側へと変化する。すなわち周波数引
き込み範囲の緩やかな速度により再び低周波数側より掃
引が開始される。

【００３４】これによりディジタル信号Ｓ１の周波数
が、周波数引き込み範囲に入ると同期が確立され、かく
するにつきディジタル信号Ｓ１の周波数が、掃引の範囲
に存在するならば、確実に周波数引き込み範囲内に入り
同期を確立することができる。

【００３５】以上の構成によれば、位相誤差信号にオフ
セット電圧を重畳して、周波数引き込み範囲を掃引する
ことにより、ディジタル信号Ｓ１にクロックＣＫを確実
に位相同期させることができる。

【００３６】（２）第２の実施の形態 図４は、本発明の第２の実施の形態に係るＰＬＬ回路を
示すブロック図である。このＰＬＬ回路２０において
は、位相誤差信号Ｓ１２の直流レベルが＋α〔Ｖ〕を中
心にして変化するように位相比較器２１を構成する。こ
れに対応してオフセット電圧発生回路２２においては、
通常、０〔Ｖ〕のオフセット電圧ＶＥを出力し、掃引の
方向を切り換える際に、−（α＋β）〔Ｖ〕のオフセッ
ト電圧ＶＥを出力する。

【００３７】すなわちオフセット電圧発生回路２２にお
いて、比較回路２３は、ループフィルタ１６の出力信号
Ｓ１３と所定の基準電圧ＶＲＥＦとの比較結果により、
例えばワンショットモノマルチでなるタイマ２４を起動
し、このタイマ２４は、選択回路２５の接点を切り換え
てオフセット電圧ＶＥを切り換える。これによりオフセ
ット電圧発生回路２２は、クロックＣＫの周波数が上限
値になると、−（α＋β）〔Ｖ〕のオフセット電圧ＶＥ
を出力して掃引方向を切り換えた後、オフセット電圧Ｖ
Ｅを０〔Ｖ〕に立ち下げる。

【００３８】図４に示すように、位相比較器２１側でオ
フセット電圧を発生するようにしても、第１の実施の形
態と同様の効果を得ることができる。

【００３９】（３）他の実施の形態 なお上述の実施の形態においては、ループフィルタ１６
の出力信号レベルを介して、電圧制御型発振回路１３の
発振周波数を監視して掃引方向を切り換える場合につい
て述べたが、本発明はこれに限らず、例えば周波数電圧
変換回路等を使用して、直接電圧制御型発振回路１３の
発振周波数を直接監視してもよい。

【００４０】また上述の実施の形態においては、α、
β、γをそれぞれ正の値に設定した場合について述べた
が、本発明はこれに限らず、それぞれが負の場合も同様
に実施することができる。

【００４１】さらに上述の実施の形態においては、掃引
方向を切り換えた場合に、掃引の速度を高速度化する場
合について述べたが、本発明はこれに限らず、実用上十
分な場合には、例えば＋α〔Ｖ〕と−α〔Ｖ〕との間で
オフセット電圧を切り換えて、同一の速度により掃引し
てもよい。なおこの場合は、単にタイマを用いた時間管
理によりオフセット電圧を切り換えるだけで、クロック
ＣＫが同期するまでの期間の間だけ周波数引き込み範囲
を掃引することができ、その分全体構成をさらに一段と
簡略化することができる。

【００４２】また上述の実施の形態においては、掃引方
向を切り換えた後、タイマによる時間管理により、元の
掃引方向に切り換える場合について述べたが、本発明は
これに限らず、ループフィルタ１６の出力信号レベルを
基準にして元の掃引方向に切り換えてもよい。

【００４３】さらに上述の実施の形態においては、通
常、＋α〔Ｖ〕のオフセット電圧を印加する場合につい
て述べたが、本発明はこれに限らず、ループフィルタ１
６の出力信号レベルによりこのオフセット電圧を可変し
てもよく、さらには同期が確立した後においては、オフ
セット電圧を０〔Ｖ〕に立ち下げてもよい。

【００４４】また上述の実施の形態においては、電圧制
御型発振回路１３より直接クロックＣＫを出力する場合
について述べたが、本発明はこれに限らず、位相比較器
の入出力段、電圧制御型発振回路１３の出力段に分周回
路を配置する構成のＰＬＬ回路にも広く適用することが
できる。

【００４５】さらに上述の実施の形態においては、ディ
ジタル信号に位相同期したクロックを生成する場合につ
いて述べたが、本発明はこれに限らず、例えばバースト
信号、キャリア信号等の種々の基準信号に位相同期した
発振信号を出力するＰＬＬ回路に広く適用することがで
きる。

【００４６】

【発明の効果】上述のように本発明によれば、周波数引
き込み範囲を掃引することにより、簡易な構成で、同期
のとれる範囲を広くすることができ、その分基準信号に
対して確実に位相同期することができるＰＬＬ回路を得
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＰＬＬ回路を
示すブロック図である。

【図２】図１のＰＬＬ回路の動作の説明に供する特性曲
線図である。

【図３】図１のＰＬＬ回路におけるオフセット電圧発生
回路の動作の説明に供するフローチャートである。

【図４】本発明の第２の実施の形態に係るＰＬＬ回路を
示すブロック図である。

【図５】従来のＰＬＬ回路を示すブロック図である。

【符号の説明】

１、１０、２０……ＰＬＬ回路、２、１２、２１……位
相比較器、３、１３……電圧制御型発振回路、４、１６
……ループフィルタ、１４……加算回路、１５、２２…
…オフセット電圧発生回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基準信号に同期した発振信号を出力する
   ＰＬＬ回路において、 電圧制御型発振回路を制御する制御手段を有し、 前記制御手段は、 前記基準信号に前記発振信号が同期するまでの期間の
   間、所定の掃引範囲で、周波数引き込み範囲を掃引し
   て、前記基準信号に前記発振信号を同期させることを特
   徴とするＰＬＬ回路。
2. 【請求項２】 前記制御手段は、 少なくとも前記期間の間、位相比較器より出力される位
   相誤差信号に第１のオフセット電圧を重畳することによ
   り、前記周波数引き込み範囲を掃引することを特徴とす
   る請求項１に記載のＰＬＬ回路。
3. 【請求項３】 前記制御手段は、 前記周波数引き込み範囲が、所定の上限周波数又は下限
   周波数になると、前記第１のオフセット電圧を第２のオ
   フセット電圧に切り換えて、前記周波数引き込み範囲の
   掃引の方向を切り換えることを特徴とする請求項２に記
   載のＰＬＬ回路。
4. 【請求項４】 前記制御手段は、 前記位相誤差信号を帯域制限して前記電圧制御型発振回
   路に出力するループフィルタの出力を基準にして、前記
   第１のオフセット電圧を第２のオフセット電圧に切り換
   えることを特徴とする請求項３に記載のＰＬＬ回路。
5. 【請求項５】 前記制御手段は、 前記電圧制御型発振回路の発振周波数を基準にして、前
   記第１のオフセット電圧を第２のオフセット電圧に切り
   換えることを特徴とする請求項３に記載のＰＬＬ回路。
6. 【請求項６】 前記第１のオフセット電圧は、 前記位相比較器が出力可能な前記位相誤差信号の直流レ
   ベル以下の電圧で、極性が逆極性の電圧でなることを特
   徴とする請求項４に記載のＰＬＬ回路。
7. 【請求項７】 前記第２のオフセット電圧は、 前記第１のオフセット電圧より絶対値が大きく、逆極性
   の電圧でなることを特徴とする請求項６に記載のＰＬＬ
   回路。
8. 【請求項８】 前記制御手段は、 前記第２のオフセット電圧に切り換えて、前記周波数引
   き込み範囲が、所定の下限周波数又は上限周波数になる
   と、前記第２のオフセット電圧を第１のオフセット電圧
   に切り換えることを特徴とする請求項７に記載のＰＬＬ
   回路。