JPH09312280A - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
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- JPH09312280A JPH09312280A JP12661696A JP12661696A JPH09312280A JP H09312280 A JPH09312280 A JP H09312280A JP 12661696 A JP12661696 A JP 12661696A JP 12661696 A JP12661696 A JP 12661696A JP H09312280 A JPH09312280 A JP H09312280A
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Abstract
(57)【要約】
【課題】 デュアルゲート構造のｎ型，ｐ型多結晶シリ
コンを同一エッチング工程で加工すると、エッチングレ
ートの差によりｐ型多結晶シリコンのエッチング残りを
生じるかｎ型多結晶シリコン側の下地が過剰にエッチン
グされた。 【解決手段】 基板上に形成した膜質の異なる被エッチ
ング膜をプラズマ中で同時にエッチングするドライエッ
チング方法において、被エッチング膜の一方の膜質を有
する部分（例えばｎ型多結晶シリコン膜）のエッチング
レートと被エッチング膜の他方の膜質を有する部分（例
えばｐ型多結晶シリコン膜）のエッチングレートとの差
を小さくする方向に被エッチング膜に入射する負イオン
量を、多結晶電子温度を変化させることによって制御す
る。
コンを同一エッチング工程で加工すると、エッチングレ
ートの差によりｐ型多結晶シリコンのエッチング残りを
生じるかｎ型多結晶シリコン側の下地が過剰にエッチン
グされた。 【解決手段】 基板上に形成した膜質の異なる被エッチ
ング膜をプラズマ中で同時にエッチングするドライエッ
チング方法において、被エッチング膜の一方の膜質を有
する部分（例えばｎ型多結晶シリコン膜）のエッチング
レートと被エッチング膜の他方の膜質を有する部分（例
えばｐ型多結晶シリコン膜）のエッチングレートとの差
を小さくする方向に被エッチング膜に入射する負イオン
量を、多結晶電子温度を変化させることによって制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術におけるドライエッチング方法に関するものであ
る。
技術におけるドライエッチング方法に関するものであ
る。
【０００２】
【従来の技術】ＵＬＳＩの高集積化が進む中、微細加工
技術への要求はますます厳しいものとなってきている。
ドライエッチング工程においても、例外ではなく、精度
の高い加工方法の提案がなされている。特にトランジス
タ特性に大きな影響を持つゲート電極の形成工程におい
ては、極薄のゲート絶縁膜に対応するための高選択比お
よび高度な寸法制御性が要求されている。近年では、こ
のような要求のため、高密度プラズマ中で、塩素ラジカ
ルによる加工方法が確立されている。この方法によっ
て、非常に高い対酸化シリコン選択比および塩化シリコ
ン（ＳｉＣｌ）系の側壁保護膜を使用した異方性の高い
加工プロセスを実現することが可能になっている。
技術への要求はますます厳しいものとなってきている。
ドライエッチング工程においても、例外ではなく、精度
の高い加工方法の提案がなされている。特にトランジス
タ特性に大きな影響を持つゲート電極の形成工程におい
ては、極薄のゲート絶縁膜に対応するための高選択比お
よび高度な寸法制御性が要求されている。近年では、こ
のような要求のため、高密度プラズマ中で、塩素ラジカ
ルによる加工方法が確立されている。この方法によっ
て、非常に高い対酸化シリコン選択比および塩化シリコ
ン（ＳｉＣｌ）系の側壁保護膜を使用した異方性の高い
加工プロセスを実現することが可能になっている。
【０００３】ＣＭＯＳの形成工程においては、微細化、
高集積化が進むにつれ、短チャネル効果の抑制を主とし
た目的で、いわゆる、デュアルゲート構造が採用されて
いる。これは、従来のゲート構造ではｎ+ 型多結晶シリ
コンを用いたタングステンポリサイドが使用されていた
のに対し、Ｐ−ＭＯＳトランジスタの電極をｐ+ 型多結
晶シリコンで形成し、Ｎ−ＭＯＳトランジスタの電極を
ｎ+ 型多結晶シリコンで形成するものである。これによ
り、Ｐ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジ
スタの両方ともチャネルをゲート酸化膜の直下に形成す
ることが可能になる。
高集積化が進むにつれ、短チャネル効果の抑制を主とし
た目的で、いわゆる、デュアルゲート構造が採用されて
いる。これは、従来のゲート構造ではｎ+ 型多結晶シリ
コンを用いたタングステンポリサイドが使用されていた
のに対し、Ｐ−ＭＯＳトランジスタの電極をｐ+ 型多結
晶シリコンで形成し、Ｎ−ＭＯＳトランジスタの電極を
ｎ+ 型多結晶シリコンで形成するものである。これによ
り、Ｐ−ＭＯＳトランジスタおよびＮ−ＭＯＳトランジ
スタの両方ともチャネルをゲート酸化膜の直下に形成す
ることが可能になる。
【０００４】
【発明が解決しようとする課題】しかしながら、デュア
ルゲート構造の採用にともない、ゲート加工時には、ｐ
+ 型多結晶シリコンとｎ+ 型多結晶シリコンと不純物を
ドーピングしていないいわゆるノンドープト多結晶シリ
コンとが混在する状態になる。これは、不純物のドーピ
ングをイオンインプランテーションにより必要な部分の
みにドーピングを行うことによるもので、ｐ+ 型多結晶
シリコンが形成される領域にはホウ素、二フッ化ホウ素
等がドーピングされ、ｎ+ 型多結晶シリコンが形成され
る領域にはリン、ヒ素等がドーピングされる。また上記
各不純物のドーピングは、トランジスタのごく近傍のみ
に限られて行われるため、被エッチング物のほとんどは
ノンドープト多結晶シリコンになる。なお、実際には、
ゲート電極はタングステンポリサイド構造をとっている
ので、下層の多結晶シリコン層が前述のような構成にな
る場合が多い。
ルゲート構造の採用にともない、ゲート加工時には、ｐ
+ 型多結晶シリコンとｎ+ 型多結晶シリコンと不純物を
ドーピングしていないいわゆるノンドープト多結晶シリ
コンとが混在する状態になる。これは、不純物のドーピ
ングをイオンインプランテーションにより必要な部分の
みにドーピングを行うことによるもので、ｐ+ 型多結晶
シリコンが形成される領域にはホウ素、二フッ化ホウ素
等がドーピングされ、ｎ+ 型多結晶シリコンが形成され
る領域にはリン、ヒ素等がドーピングされる。また上記
各不純物のドーピングは、トランジスタのごく近傍のみ
に限られて行われるため、被エッチング物のほとんどは
ノンドープト多結晶シリコンになる。なお、実際には、
ゲート電極はタングステンポリサイド構造をとっている
ので、下層の多結晶シリコン層が前述のような構成にな
る場合が多い。
【０００５】上記のようにドーピングされている不純物
の種類および量が異なる多結晶シリコン膜をエッチング
によって加工する場合を、図６によって説明する。
の種類および量が異なる多結晶シリコン膜をエッチング
によって加工する場合を、図６によって説明する。
【０００６】図６の（１）に示すように、シリコン基板
１１１上に酸化シリコン膜１１２を介してｎ+ 型多結晶
シリコン膜１１３ｎ、ノンドープト多結晶シリコン膜１
１３、ｐ+ 型多結晶シリコン膜１１３ｐが形成されてい
る。さらに各多結晶シリコン膜１１３ｎ，１１３，１１
３ｐ上にはタングステンシリサイド膜１１４が形成さ
れ、さらにレジストからなるマスク１１５ｎ，１１５，
１１５ｐが形成されている。
１１１上に酸化シリコン膜１１２を介してｎ+ 型多結晶
シリコン膜１１３ｎ、ノンドープト多結晶シリコン膜１
１３、ｐ+ 型多結晶シリコン膜１１３ｐが形成されてい
る。さらに各多結晶シリコン膜１１３ｎ，１１３，１１
３ｐ上にはタングステンシリサイド膜１１４が形成さ
れ、さらにレジストからなるマスク１１５ｎ，１１５，
１１５ｐが形成されている。
【０００７】多結晶シリコンのエッチングでは、 表面に塩素原子（Ｃｌ）、塩素ラジカル（Ｃｌ＊）、
塩素イオン（Ｃｌ- ）等が吸着する。 この表面に塩素イオン（Ｃｌ+ ）が入射することで格
子振動としてのエネルギーが与えられる。 反応生成物として塩化シリコン（ＳｉＣｌx ）が形成
され、それが表面より離脱する。という反応機構を持
つ。
塩素イオン（Ｃｌ- ）等が吸着する。 この表面に塩素イオン（Ｃｌ+ ）が入射することで格
子振動としてのエネルギーが与えられる。 反応生成物として塩化シリコン（ＳｉＣｌx ）が形成
され、それが表面より離脱する。という反応機構を持
つ。
【０００８】ここでエッチングレートを決定するのは、
のイオンエネルギーが一定でかつ十分である条件下に
おいて、のラジカル量（Ｃｌ、Ｃｌ＊、Ｃｌ- ）であ
ると考えられる。特に、Ｃｌは電気陰性度が高いため、
イオン衝撃による外部からのエネルギー入力がない場合
には、容易に電子付着を起こしてＣｌ- になる。このよ
うな負イオンは、一般に中性粒子よりも反応性が高く、
したがって表面でのＣｌ- の濃度が高いほどエッチング
レートが高くなる。
のイオンエネルギーが一定でかつ十分である条件下に
おいて、のラジカル量（Ｃｌ、Ｃｌ＊、Ｃｌ- ）であ
ると考えられる。特に、Ｃｌは電気陰性度が高いため、
イオン衝撃による外部からのエネルギー入力がない場合
には、容易に電子付着を起こしてＣｌ- になる。このよ
うな負イオンは、一般に中性粒子よりも反応性が高く、
したがって表面でのＣｌ- の濃度が高いほどエッチング
レートが高くなる。
【０００９】多結晶シリコン表面のＣｌ- の量は、ｎ+
型多結晶シリコンの場合（従来の場合）には、吸着した
中性の塩素原子に多結晶シリコン中の伝導電子が供与さ
れることで比較的多くなる。したがって、多結晶シリコ
ン中の電子が多い程、すなわち、ｎ+ 型にするための不
純物が多い程もしくはその活性化の度合いが高い程、Ｃ
ｌ- の生成も多くなるのでエッチングレートも高くな
る。これとは逆に、ノンドープト多結晶シリコンもしく
はｐ+ 型多結晶シリコンの場合には、相対的にみた上記
Ｃｌ- の寄与が少なくなるのでエッチングレートは遅く
なる。
型多結晶シリコンの場合（従来の場合）には、吸着した
中性の塩素原子に多結晶シリコン中の伝導電子が供与さ
れることで比較的多くなる。したがって、多結晶シリコ
ン中の電子が多い程、すなわち、ｎ+ 型にするための不
純物が多い程もしくはその活性化の度合いが高い程、Ｃ
ｌ- の生成も多くなるのでエッチングレートも高くな
る。これとは逆に、ノンドープト多結晶シリコンもしく
はｐ+ 型多結晶シリコンの場合には、相対的にみた上記
Ｃｌ- の寄与が少なくなるのでエッチングレートは遅く
なる。
【００１０】したがって、図６の（２）に示すように、
ｎ+ 型多結晶シリコン膜１１３ｎがエッチングされたと
き、ｎ+ 型多結晶シリコン膜１１３ｎよりもエッチング
レートが遅いノンドープト多結晶シリコン膜１１３やｐ
+ 型多結晶シリコン膜１１３ｐはエッチングされきって
いない。
ｎ+ 型多結晶シリコン膜１１３ｎがエッチングされたと
き、ｎ+ 型多結晶シリコン膜１１３ｎよりもエッチング
レートが遅いノンドープト多結晶シリコン膜１１３やｐ
+ 型多結晶シリコン膜１１３ｐはエッチングされきって
いない。
【００１１】このため、ノンドープト多結晶シリコン膜
１１３やｐ+ 型多結晶シリコン膜１１３ｐの部分ではい
わゆるストリンガー（エッチング残り）を除去するため
に、いわゆるオーバエッチングを行う。このエッチング
の間に図６の（３）に示すように、ｎ+ 型多結晶シリコ
ン膜１１３ｎの部分では、非常に過大なるオーバエッチ
ングが行われることになり、下地の酸化シリコン膜１１
２が削られ、場合によってはさらにシリコン基板１１１
が削られ、基板掘れ１２１が生じる。もしくはノッチ
（図示省略）の発生のような形状異常を発生する恐れが
ある。
１１３やｐ+ 型多結晶シリコン膜１１３ｐの部分ではい
わゆるストリンガー（エッチング残り）を除去するため
に、いわゆるオーバエッチングを行う。このエッチング
の間に図６の（３）に示すように、ｎ+ 型多結晶シリコ
ン膜１１３ｎの部分では、非常に過大なるオーバエッチ
ングが行われることになり、下地の酸化シリコン膜１１
２が削られ、場合によってはさらにシリコン基板１１１
が削られ、基板掘れ１２１が生じる。もしくはノッチ
（図示省略）の発生のような形状異常を発生する恐れが
ある。
【００１２】上記のように、多結晶シリコン膜の膜質
（ｐ型、ｎ型）によるエッチングレート差は、多結晶シ
リコン中の伝導電子量によって、エッチング種であるＣ
ｌ- 等の負性ラジカル量が変化するために生じる。この
負性ラジカルは、上記ドライエッチングの場合には、中
性ラジカルが基板表面上で伝導電子をトンネル効果で受
け取って始めて発生していた。一方、プラズマ中では比
較的高い電子温度状態になっているため、Ｃｌ- はほと
んど存在していなかった。またシース電界によって負性
ラジカルは退けられるため、実質的にはプラズマから被
エッチング膜上にＣｌ- が入射することはなかった。こ
のように、負性ラジカル量が十分でないためにエッチン
グレートの差が生じていた。したがって、ｎ+ 型多結晶
シリコン膜とｐ+ 型多結晶シリコン膜とのエッチングレ
ートを極力小さく抑える技術が、今後のＵＬＳＩの開発
において、非常に重要な意味を持つことになる。
（ｐ型、ｎ型）によるエッチングレート差は、多結晶シ
リコン中の伝導電子量によって、エッチング種であるＣ
ｌ- 等の負性ラジカル量が変化するために生じる。この
負性ラジカルは、上記ドライエッチングの場合には、中
性ラジカルが基板表面上で伝導電子をトンネル効果で受
け取って始めて発生していた。一方、プラズマ中では比
較的高い電子温度状態になっているため、Ｃｌ- はほと
んど存在していなかった。またシース電界によって負性
ラジカルは退けられるため、実質的にはプラズマから被
エッチング膜上にＣｌ- が入射することはなかった。こ
のように、負性ラジカル量が十分でないためにエッチン
グレートの差が生じていた。したがって、ｎ+ 型多結晶
シリコン膜とｐ+ 型多結晶シリコン膜とのエッチングレ
ートを極力小さく抑える技術が、今後のＵＬＳＩの開発
において、非常に重要な意味を持つことになる。
【００１３】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされたドライエッチング方法である。す
なわち、基板上に形成した膜質の異なる被エッチング膜
をプラズマ中で同時にエッチングする際に、被エッチン
グ膜の一方の膜質を有する部分のエッチングレートと被
エッチング膜の他方の膜質を有する部分のエッチングレ
ートとの差を小さくする方向に被エッチング膜に入射す
る負イオン量を制御するドライエッチング方法である。
決するためになされたドライエッチング方法である。す
なわち、基板上に形成した膜質の異なる被エッチング膜
をプラズマ中で同時にエッチングする際に、被エッチン
グ膜の一方の膜質を有する部分のエッチングレートと被
エッチング膜の他方の膜質を有する部分のエッチングレ
ートとの差を小さくする方向に被エッチング膜に入射す
る負イオン量を制御するドライエッチング方法である。
【００１４】上記ドライエッチング方法では、膜質差
（ｐ型、ｎ型）によるエッチングレートの差を小さくす
る方向に被エッチング膜に入射する負イオン量を制御す
ることから、エッチングレートはプラズマから供与され
る負イオン量に律速されるようになる。そのため、膜質
によるエッチングレート差が低減される。
（ｐ型、ｎ型）によるエッチングレートの差を小さくす
る方向に被エッチング膜に入射する負イオン量を制御す
ることから、エッチングレートはプラズマから供与され
る負イオン量に律速されるようになる。そのため、膜質
によるエッチングレート差が低減される。
【００１５】また上記ドライエッチング方法において
は、プラズマのポテンシャルよりも高い正のバイアスを
基板に印加することによって、プラズマ中で生成された
負イオンを被エッチング膜上に導入する。
は、プラズマのポテンシャルよりも高い正のバイアスを
基板に印加することによって、プラズマ中で生成された
負イオンを被エッチング膜上に導入する。
【００１６】上記のようにプラズマのポテンシャルより
も高い正のバイアスを基板に印加するドライエッチング
方法では、負イオンは正のバイアスを印加した基板に引
き寄せられるようにして被エッチング膜上に導入され
る。そのため、基板上の表面反応（電子供与）に寄らず
負性ラジカルが生成されてエッチングが行われる。
も高い正のバイアスを基板に印加するドライエッチング
方法では、負イオンは正のバイアスを印加した基板に引
き寄せられるようにして被エッチング膜上に導入され
る。そのため、基板上の表面反応（電子供与）に寄らず
負性ラジカルが生成されてエッチングが行われる。
【００１７】
【発明の実施の形態】本発明のドライエッチング方法に
係わる実施形態の一例を、図１のタイミングチャートに
よって説明する。図１の縦軸には、図の上から順にソー
スパルス電界強度、エッチング雰囲気の電子密度、エッ
チング雰囲気の電子温度、エッチング雰囲気の負イオン
量、バイアスパルス電界強度を示し、各横軸にタイミン
グを示す。
係わる実施形態の一例を、図１のタイミングチャートに
よって説明する。図１の縦軸には、図の上から順にソー
スパルス電界強度、エッチング雰囲気の電子密度、エッ
チング雰囲気の電子温度、エッチング雰囲気の負イオン
量、バイアスパルス電界強度を示し、各横軸にタイミン
グを示す。
【００１８】高密度プラズマを生成するドライエッチン
グ装置によって、異なる膜質の被エッチング膜として、
例えばｎ型、ノンドープ、ｐ型というように導電型の異
なる多結晶シリコン膜を同時にエッチングするには、各
膜質によるエッチングレートの差を小さくする方向に、
多結晶シリコン膜に入射する負イオン量を制御する必要
がある。その方法としては、プラズマ中における負イオ
ン濃度を、プラズマが拡散していく領域（空間的アフタ
ーグロー）中の電子温度を変化させることで制御する。
もしくは負イオンが存在しえるような電子温度で発生さ
れるパルスプラズマ領域（時間的アフターグロー）中の
電子温度を変化させることで制御する。そして空間的も
しくは時間的アフターグロー中においては、負イオンが
多く生成されるため、そのような領域の電子温度を変化
させることによって負イオン濃度は容易に制御されるこ
とになる。
グ装置によって、異なる膜質の被エッチング膜として、
例えばｎ型、ノンドープ、ｐ型というように導電型の異
なる多結晶シリコン膜を同時にエッチングするには、各
膜質によるエッチングレートの差を小さくする方向に、
多結晶シリコン膜に入射する負イオン量を制御する必要
がある。その方法としては、プラズマ中における負イオ
ン濃度を、プラズマが拡散していく領域（空間的アフタ
ーグロー）中の電子温度を変化させることで制御する。
もしくは負イオンが存在しえるような電子温度で発生さ
れるパルスプラズマ領域（時間的アフターグロー）中の
電子温度を変化させることで制御する。そして空間的も
しくは時間的アフターグロー中においては、負イオンが
多く生成されるため、そのような領域の電子温度を変化
させることによって負イオン濃度は容易に制御されるこ
とになる。
【００１９】具体的には、図１に示すように、ドライエ
ッチング装置のエッチングチャンバ（図示省略）内に導
入するソース電界をパルス電界（以下ソースパルス電界
という）とし、例えばパルス放電のオフ時間ｔoff が
０．５μｓ以上３０μｓ以下のパルス放電によって供給
する。このパルス放電は、望ましくはパルス放電のオフ
時間ｔoff が５．０μｓ以上１０μｓ以下になるように
設定する。なお、以降、「オン」とはパルスが印加され
ている状態をいい、「オフ」とはパルスが印加されてい
ない状態をいう。一方、上記パルス放電のオフ時間ｔof
f が０．５μｓより短いの場合には、負イオンが十分に
生成される前に再びオンになり、エッチングレートが低
下する。また上記パルス放電のオフ時間ｔoff が３０μ
ｓより長い場合には、電子密度が低下するためエッチン
グレートが低下する。なお、ソースパルス電界の印加時
間ｔｓは、上記オン・オフの周期Ｔ内において適宜選択
される。
ッチング装置のエッチングチャンバ（図示省略）内に導
入するソース電界をパルス電界（以下ソースパルス電界
という）とし、例えばパルス放電のオフ時間ｔoff が
０．５μｓ以上３０μｓ以下のパルス放電によって供給
する。このパルス放電は、望ましくはパルス放電のオフ
時間ｔoff が５．０μｓ以上１０μｓ以下になるように
設定する。なお、以降、「オン」とはパルスが印加され
ている状態をいい、「オフ」とはパルスが印加されてい
ない状態をいう。一方、上記パルス放電のオフ時間ｔof
f が０．５μｓより短いの場合には、負イオンが十分に
生成される前に再びオンになり、エッチングレートが低
下する。また上記パルス放電のオフ時間ｔoff が３０μ
ｓより長い場合には、電子密度が低下するためエッチン
グレートが低下する。なお、ソースパルス電界の印加時
間ｔｓは、上記オン・オフの周期Ｔ内において適宜選択
される。
【００２０】また基板に供給されるバイアス電界もパル
ス電界（以下バイアスパルス電界という）とし、上記ソ
ースパルス電界がオフになっているときの、例えば最後
の３μｓ（オフからオンにかわる直前の３μｓ）に限り
パルス状に正の電界で印加する。なお、バイアスパルス
電界の印加時間ｔｂは、上記オン・オフの周期Ｔのうち
のパルス放電のオフ時間ｔoff 内において適宜選択され
る。
ス電界（以下バイアスパルス電界という）とし、上記ソ
ースパルス電界がオフになっているときの、例えば最後
の３μｓ（オフからオンにかわる直前の３μｓ）に限り
パルス状に正の電界で印加する。なお、バイアスパルス
電界の印加時間ｔｂは、上記オン・オフの周期Ｔのうち
のパルス放電のオフ時間ｔoff 内において適宜選択され
る。
【００２１】上記のようにパルス電界を印加すると、上
記ソースパルス電界のオフ時には電子温度、電子密度は
減少し、負イオン量は増加する。正確にいうならば、負
イオンの電子の再脱離の反応が電子温度を低くしてい
る。なお、ここでいう電子温度はパルスのオン・オフを
１周期としたときの平均で定義する。そして上記電子温
度は、放電の１周期中に少なくとも１ｅＶ以上５ｅＶ以
下の状態になるように設定され、望ましくは、放電の１
周期中に少なくとも３ｅＶ程度になるように設定され
る。一方、上記電子温度が１ｅＶより低いの場合には、
解離自体が進まないためにエッチングレートが低下す
る。また上記電子温度が５ｅＶより高い場合には、チャ
ージアップによるダメージが大きくなる。
記ソースパルス電界のオフ時には電子温度、電子密度は
減少し、負イオン量は増加する。正確にいうならば、負
イオンの電子の再脱離の反応が電子温度を低くしてい
る。なお、ここでいう電子温度はパルスのオン・オフを
１周期としたときの平均で定義する。そして上記電子温
度は、放電の１周期中に少なくとも１ｅＶ以上５ｅＶ以
下の状態になるように設定され、望ましくは、放電の１
周期中に少なくとも３ｅＶ程度になるように設定され
る。一方、上記電子温度が１ｅＶより低いの場合には、
解離自体が進まないためにエッチングレートが低下す
る。また上記電子温度が５ｅＶより高い場合には、チャ
ージアップによるダメージが大きくなる。
【００２２】そして、上記バイアスパルス電界をプラズ
マのポテンシャルよりも高い正のバイアスとして基板に
印加することによって、プラズマ中で生成された負イオ
ンは、正のバイアスを印加した基板に引き寄せられて、
多結晶シリコン膜上に導入される。もし、プラズマのポ
テンシャル以下の正のバイアスを基板に印加した場合に
は、負イオンを基板に引き寄せる力が十分ではないため
に、プラズマ中で生成された負イオンは多結晶シリコン
膜上に導入され難くなる。
マのポテンシャルよりも高い正のバイアスとして基板に
印加することによって、プラズマ中で生成された負イオ
ンは、正のバイアスを印加した基板に引き寄せられて、
多結晶シリコン膜上に導入される。もし、プラズマのポ
テンシャル以下の正のバイアスを基板に印加した場合に
は、負イオンを基板に引き寄せる力が十分ではないため
に、プラズマ中で生成された負イオンは多結晶シリコン
膜上に導入され難くなる。
【００２３】また、上記バイアスパルス電界を印加する
タイミングは、ソースパルス電界のオフ時でプラズマ中
での負イオン濃度が最も高くなるときが好ましい。すな
わち、例えばＲＦバイアスの周期の正の時間帯、もしく
はソースパルス放電のオフ時に最も負イオン濃度が高く
なるソースパルス放電がオンになる直前のタイミングに
同期させて正のバイアスパルス（パルス放電の場合）を
基板に印加することで、上記負イオンは効率よく基板上
へ導入される。そのため、基板上の表面反応（電子供
与）に寄らず負性ラジカルが生成されてエッチングが行
われるので、膜質の差によるエッチングレートの差が少
なくなる。
タイミングは、ソースパルス電界のオフ時でプラズマ中
での負イオン濃度が最も高くなるときが好ましい。すな
わち、例えばＲＦバイアスの周期の正の時間帯、もしく
はソースパルス放電のオフ時に最も負イオン濃度が高く
なるソースパルス放電がオンになる直前のタイミングに
同期させて正のバイアスパルス（パルス放電の場合）を
基板に印加することで、上記負イオンは効率よく基板上
へ導入される。そのため、基板上の表面反応（電子供
与）に寄らず負性ラジカルが生成されてエッチングが行
われるので、膜質の差によるエッチングレートの差が少
なくなる。
【００２４】上記のように電界を印加することによっ
て、各多結晶シリコン膜上の負イオン濃度は、ｎ+ 型多
結晶シリコン膜に対してノンドープト多結晶シリコン膜
の部分およびｐ+ 型多結晶シリコン膜の部分でも大きく
低くはならない（相対的な差は０にはできないが、変化
物よりも大量に負イオンを導入することで見かけ上の差
が小さくなる）。したがって、ｎ+ 型多結晶シリコン
膜、ｐ+ 型多結晶シリコン膜を問わず、ほぼ均一にエッ
チングを進めることが可能になる。
て、各多結晶シリコン膜上の負イオン濃度は、ｎ+ 型多
結晶シリコン膜に対してノンドープト多結晶シリコン膜
の部分およびｐ+ 型多結晶シリコン膜の部分でも大きく
低くはならない（相対的な差は０にはできないが、変化
物よりも大量に負イオンを導入することで見かけ上の差
が小さくなる）。したがって、ｎ+ 型多結晶シリコン
膜、ｐ+ 型多結晶シリコン膜を問わず、ほぼ均一にエッ
チングを進めることが可能になる。
【００２５】また基板に印加されるバイアスがパルス状
であることから、基板に対するダメージは低減される。
であることから、基板に対するダメージは低減される。
【００２６】次に図２に示すＩＣＰ（Inductively Coup
led Plasma）ドライエッチング装置を用いて、上記実施
形態で説明したエッチング方法を適用してデュアルゲー
トを形成する製造工程の一例を、図３の製造工程図によ
って説明する。まずＩＣＰドライエッチング装置を、図
２の概略構成図によって説明する。
led Plasma）ドライエッチング装置を用いて、上記実施
形態で説明したエッチング方法を適用してデュアルゲー
トを形成する製造工程の一例を、図３の製造工程図によ
って説明する。まずＩＣＰドライエッチング装置を、図
２の概略構成図によって説明する。
【００２７】図２に示すように、ＩＣＰドライエッチン
グ装置３１には、被エッチング体をエッチング処理する
雰囲気を形成するチャンバ３２が備えられている。この
チャンバ３２の外側周にはコイル３３が備えられ、この
コイル３３には１３．５６ＭＨｚの高周波電界を印加す
るための高周波電源３４が接続されている。また上記チ
ャンバの内部には、電極３５が備えられ、この電極３５
上には被エッチング体５１（後述するシリコン基板１１
上に各多結晶シリコン膜１３およびＷＳｉ2 膜１４を形
成したもの）が載置される。そして上記電極３５には高
周波バイアス電源３６が接続されている。
グ装置３１には、被エッチング体をエッチング処理する
雰囲気を形成するチャンバ３２が備えられている。この
チャンバ３２の外側周にはコイル３３が備えられ、この
コイル３３には１３．５６ＭＨｚの高周波電界を印加す
るための高周波電源３４が接続されている。また上記チ
ャンバの内部には、電極３５が備えられ、この電極３５
上には被エッチング体５１（後述するシリコン基板１１
上に各多結晶シリコン膜１３およびＷＳｉ2 膜１４を形
成したもの）が載置される。そして上記電極３５には高
周波バイアス電源３６が接続されている。
【００２８】上記高周波電源３４および高周波バイアス
電源３６は、ともに連続もしくはパルスの印加方式を選
択できる電源である。ここでのパルスはオン・オフのそ
れぞれの時間が０．５μｓ以上３０μｓ以下、望ましく
は５μｓ以上１０μｓ以下に制御して、ｄｕｔｙ比が決
定されるものであり、これの違いによる電子密度の低下
は生じないものとする。さらに上記高周波電源３４と高
周波バイアス電源３６とには、各電源から供給されるパ
ルスの位相を制御する位相整合器３７が接続されてい
る。
電源３６は、ともに連続もしくはパルスの印加方式を選
択できる電源である。ここでのパルスはオン・オフのそ
れぞれの時間が０．５μｓ以上３０μｓ以下、望ましく
は５μｓ以上１０μｓ以下に制御して、ｄｕｔｙ比が決
定されるものであり、これの違いによる電子密度の低下
は生じないものとする。さらに上記高周波電源３４と高
周波バイアス電源３６とには、各電源から供給されるパ
ルスの位相を制御する位相整合器３７が接続されてい
る。
【００２９】また、上記チャンバ３２には、当該チャン
バ３２内にエッチングガスを導入するためのガス供給系
（図示省略）と、当該チャンバ３２内のガスを排気する
ためのガス排気系（図では排気管３９を示す）とが接続
されている。
バ３２内にエッチングガスを導入するためのガス供給系
（図示省略）と、当該チャンバ３２内のガスを排気する
ためのガス排気系（図では排気管３９を示す）とが接続
されている。
【００３０】上記のような構成を有するＩＣＰドライエ
ッチング装置では、コイル３３に１３．５６ＭＨｚの高
周波電界を印加することによって、チャンバ３２内にプ
ラズマを生成して、被エッチング膜を加工する。次に一
例として、タングステンポリサイド電極の加工方法を図
３によって説明する。
ッチング装置では、コイル３３に１３．５６ＭＨｚの高
周波電界を印加することによって、チャンバ３２内にプ
ラズマを生成して、被エッチング膜を加工する。次に一
例として、タングステンポリサイド電極の加工方法を図
３によって説明する。
【００３１】図３の（１）に示すように、基板となるシ
リコン基板１１上にゲート酸化膜１２を形成し、さらに
このゲート酸化膜１２上に被エッチング膜となるノンド
ープト多結晶シリコン膜１３を形成する。その後、イオ
ン注入法によって、ノンドープト多結晶シリコン膜１３
にｎ+ 型の不純物〔例えばリン（Ｐ）〕を選択的にドー
ピングしてｎ+ 型多結晶シリコン膜１３ｎを形成し、ま
たノンドープト多結晶シリコン膜１３にｐ+ 型の不純物
〔例えば二フッ化ホウ素（ＢＦ2 ）〕を選択的にドーピ
ングしてｐ+ 型多結晶シリコン膜１３ｐを形成する。し
たがって、ｎ+ 型多結晶シリコン膜１３ｎ、ノンドープ
ト多結晶シリコン膜１３およびｐ+ 型多結晶シリコン膜
１３ｐが形成される。
リコン基板１１上にゲート酸化膜１２を形成し、さらに
このゲート酸化膜１２上に被エッチング膜となるノンド
ープト多結晶シリコン膜１３を形成する。その後、イオ
ン注入法によって、ノンドープト多結晶シリコン膜１３
にｎ+ 型の不純物〔例えばリン（Ｐ）〕を選択的にドー
ピングしてｎ+ 型多結晶シリコン膜１３ｎを形成し、ま
たノンドープト多結晶シリコン膜１３にｐ+ 型の不純物
〔例えば二フッ化ホウ素（ＢＦ2 ）〕を選択的にドーピ
ングしてｐ+ 型多結晶シリコン膜１３ｐを形成する。し
たがって、ｎ+ 型多結晶シリコン膜１３ｎ、ノンドープ
ト多結晶シリコン膜１３およびｐ+ 型多結晶シリコン膜
１３ｐが形成される。
【００３２】上記イオン注入条件としては、一例とし
て、ｎ+ 型不純物のイオン注入の場合には、加速電圧＝
１０ｋｅＶ（投影飛程Ｒｐ＝８．５ｎｍ）、ドーズ量＝
５×１０15個／ｃｍ2 に設定し、ｐ+ 型不純物のイオン
注入の場合には、加速電圧＝５ｋｅＶ（投影飛程Ｒｐ＝
８ｎｍ）、ドーズ量＝５×１０15個／ｃｍ2 に設定し
た。
て、ｎ+ 型不純物のイオン注入の場合には、加速電圧＝
１０ｋｅＶ（投影飛程Ｒｐ＝８．５ｎｍ）、ドーズ量＝
５×１０15個／ｃｍ2 に設定し、ｐ+ 型不純物のイオン
注入の場合には、加速電圧＝５ｋｅＶ（投影飛程Ｒｐ＝
８ｎｍ）、ドーズ量＝５×１０15個／ｃｍ2 に設定し
た。
【００３３】さらに上記多結晶シリコン膜１３上にタン
グステンシリサイド（ＷＳｉ2 ）膜１４を例えば化学的
気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapou
r Depositionの略）法によって成膜する。
グステンシリサイド（ＷＳｉ2 ）膜１４を例えば化学的
気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapou
r Depositionの略）法によって成膜する。
【００３４】続いてレジスト塗布およびリソグラフィッ
ク技術によって、ゲート電極の形成領域上にレジストパ
ターン１５を形成する。
ク技術によって、ゲート電極の形成領域上にレジストパ
ターン１５を形成する。
【００３５】その後、上記レジストパターン１５をエッ
チングマスクに用いたエッチングによって、上記ＷＳｉ
2 膜１４と各多結晶シリコン膜１３ｎ、１３、１３ｐを
加工する。この加工を行うエッチング装置には、例えば
上記図２によって説明したＩＣＰドライエッチング装置
を用いた。
チングマスクに用いたエッチングによって、上記ＷＳｉ
2 膜１４と各多結晶シリコン膜１３ｎ、１３、１３ｐを
加工する。この加工を行うエッチング装置には、例えば
上記図２によって説明したＩＣＰドライエッチング装置
を用いた。
【００３６】このエッチングでは、ｎ+ 型多結晶シリコ
ン膜１３ｎ、ノンドープト多結晶シリコン膜１３および
ｐ+ 型多結晶シリコン膜１３ｐをプラズマ中で同時にエ
ッチングする際に、ｎ+ 型多結晶シリコン膜１３ｎのエ
ッチングレートとｐ+ 型多結晶シリコン膜１３ｐのエッ
チングレートとの差を小さくする方向に各多結晶シリコ
ン膜１３に入射する負イオン量を制御する。
ン膜１３ｎ、ノンドープト多結晶シリコン膜１３および
ｐ+ 型多結晶シリコン膜１３ｐをプラズマ中で同時にエ
ッチングする際に、ｎ+ 型多結晶シリコン膜１３ｎのエ
ッチングレートとｐ+ 型多結晶シリコン膜１３ｐのエッ
チングレートとの差を小さくする方向に各多結晶シリコ
ン膜１３に入射する負イオン量を制御する。
【００３７】上記エッチング条件の一例を以下に説明す
る。 エッチングガスおよび流量：塩素（Ｃｌ2 ）：酸素（Ｏ
2 ）＝１００ｓｃｃｍ〔以下、ｓｃｃｍは標準状態にお
ける体積流量（ｃｍ3 ／分）を表す〕：５ｓｃｃｍ、 エッチング雰囲気の圧力：０．５Ｐａ、 基板温度：０℃、 ソース電力：１．０ｋＷ、 ソース電源からの入力：オン：オフ＝３μｓ：７μｓの
パルス印加、 バイアス電力：５０Ｗ（ただし、ソース電源のオフ時に
おけるオンになる直前の３μｓにパルス状に正の電界を
シリコン基板１１に印加）に設定した。
る。 エッチングガスおよび流量：塩素（Ｃｌ2 ）：酸素（Ｏ
2 ）＝１００ｓｃｃｍ〔以下、ｓｃｃｍは標準状態にお
ける体積流量（ｃｍ3 ／分）を表す〕：５ｓｃｃｍ、 エッチング雰囲気の圧力：０．５Ｐａ、 基板温度：０℃、 ソース電力：１．０ｋＷ、 ソース電源からの入力：オン：オフ＝３μｓ：７μｓの
パルス印加、 バイアス電力：５０Ｗ（ただし、ソース電源のオフ時に
おけるオンになる直前の３μｓにパルス状に正の電界を
シリコン基板１１に印加）に設定した。
【００３８】上記のように電界を印加することによっ
て、負イオン量はソースパルス電界のオフ時に高くな
る。このようにして生成された負イオンは、ＲＦバイア
スパルスの印加時に、基板上に入射するため、多結晶シ
リコンの膜質（導電型）によるエッチングレートの変化
を小さく抑えることができる。それは各多結晶シリコン
膜１３ｎ、１３、１３ｐ上の負イオン濃度が、ノンドー
プト多結晶シリコン膜１３の部分およびｐ+ 型多結晶シ
リコン膜１３ｐの部分でも低くならない（相対的な差は
０にはできないが、変化物よりも大量に負イオンを導入
することで見かけ上の差が小さくなる）ためである。
て、負イオン量はソースパルス電界のオフ時に高くな
る。このようにして生成された負イオンは、ＲＦバイア
スパルスの印加時に、基板上に入射するため、多結晶シ
リコンの膜質（導電型）によるエッチングレートの変化
を小さく抑えることができる。それは各多結晶シリコン
膜１３ｎ、１３、１３ｐ上の負イオン濃度が、ノンドー
プト多結晶シリコン膜１３の部分およびｐ+ 型多結晶シ
リコン膜１３ｐの部分でも低くならない（相対的な差は
０にはできないが、変化物よりも大量に負イオンを導入
することで見かけ上の差が小さくなる）ためである。
【００３９】したがって、ｎ+ 型多結晶シリコン膜１３
ｎ、ｐ+ 型多結晶シリコン膜１３ｐを問わず、ほぼ均一
にエッチングを進めることが可能になる。その結果、図
３の（２）に示すように、オーバエッチングによってゲ
ート酸化膜１２やシリコン基板１１が掘れることもな
く、またノンドープト多結晶シリコン膜１３やｐ+ 型多
結晶シリコン膜１３ｐのエッチング残りを生じることも
なく、ｎ+ 型多結晶シリコン膜１３ｎ、ノンドープト多
結晶シリコン膜１３およびｐ + 型多結晶シリコン膜１３
ｐのそれぞれによるパターンの形成が可能になる。よっ
て、導電型が異なる多結晶シリコン膜で形成されるデュ
アルゲート電極を、下地の過剰な損失もしくは多結晶シ
リコン膜のエッチング残りを生じることなく、良好に形
成することが可能になった。
ｎ、ｐ+ 型多結晶シリコン膜１３ｐを問わず、ほぼ均一
にエッチングを進めることが可能になる。その結果、図
３の（２）に示すように、オーバエッチングによってゲ
ート酸化膜１２やシリコン基板１１が掘れることもな
く、またノンドープト多結晶シリコン膜１３やｐ+ 型多
結晶シリコン膜１３ｐのエッチング残りを生じることも
なく、ｎ+ 型多結晶シリコン膜１３ｎ、ノンドープト多
結晶シリコン膜１３およびｐ + 型多結晶シリコン膜１３
ｐのそれぞれによるパターンの形成が可能になる。よっ
て、導電型が異なる多結晶シリコン膜で形成されるデュ
アルゲート電極を、下地の過剰な損失もしくは多結晶シ
リコン膜のエッチング残りを生じることなく、良好に形
成することが可能になった。
【００４０】エッチングレートに係わる多結晶シリコン
膜の膜質の差は上記説明した導電型とともにドーズ量に
よっても生じる。ここで、多結晶シリコン膜のエッチン
グレートとドーズ量との関係を、図４によって説明す
る。図４の（１）にはリン（Ｐ）をドーピングした多結
晶シリコン膜を示し、図４の（２）には二フッ化ホウ素
（ＢＦ2 ）をドーピングした多結晶シリコン膜を示す。
各図とも、縦軸にエッチングレートを示し、横軸にドー
ズ量を示す。
膜の膜質の差は上記説明した導電型とともにドーズ量に
よっても生じる。ここで、多結晶シリコン膜のエッチン
グレートとドーズ量との関係を、図４によって説明す
る。図４の（１）にはリン（Ｐ）をドーピングした多結
晶シリコン膜を示し、図４の（２）には二フッ化ホウ素
（ＢＦ2 ）をドーピングした多結晶シリコン膜を示す。
各図とも、縦軸にエッチングレートを示し、横軸にドー
ズ量を示す。
【００４１】図４の（１）に示すように、多結晶シリコ
ン膜に対するリンのドーズ量を増加させていくと、その
多結晶シリコン膜のエッチングレートは増加する。また
図４の（２）に示すように、多結晶シリコン膜に対する
二フッ化ホウ素のドーズ量を増加させていくと、その多
結晶シリコン膜のエッチングレートは減少する。
ン膜に対するリンのドーズ量を増加させていくと、その
多結晶シリコン膜のエッチングレートは増加する。また
図４の（２）に示すように、多結晶シリコン膜に対する
二フッ化ホウ素のドーズ量を増加させていくと、その多
結晶シリコン膜のエッチングレートは減少する。
【００４２】このように、多結晶シリコン膜に含まれる
不純物の種類およびその量によってもエッチングレート
は変化する。特に、異なる導電型の不純物（リンとホウ
素）の場合、ドーズ量が多くなるに従いエッチングレー
トの差は大きくなる傾向にある。したがって、上記エッ
チング方法によって、エッチングレートの差を小さくし
てエッチングを行うことは重要となる。
不純物の種類およびその量によってもエッチングレート
は変化する。特に、異なる導電型の不純物（リンとホウ
素）の場合、ドーズ量が多くなるに従いエッチングレー
トの差は大きくなる傾向にある。したがって、上記エッ
チング方法によって、エッチングレートの差を小さくし
てエッチングを行うことは重要となる。
【００４３】次に、前記図３によって説明したタングス
テンポリサイドをＥＣＲ（ElectronCycrotron Resonanc
e）ドライエッチング装置によって加工する場合を説明
する。
テンポリサイドをＥＣＲ（ElectronCycrotron Resonanc
e）ドライエッチング装置によって加工する場合を説明
する。
【００４４】まず、上記ＥＣＲドライエッチング装置を
図５の概略構成図によって説明する。図５に示すよう
に、ＥＣＲドライエッチング装置４１には、被エッチン
グ体をエッチング処理する雰囲気を形成するチャンバ４
２が備えられている。このチャンバ４２の上部には石英
窓４３を介して導波管４４が接続され、の導波管４４に
はマイクロ波発生器４５が設けられている。このマイク
ロ波発生器４５は、２．４５ＧＨｚの例えばパルスマイ
クロ波を発生するもので、電源４６が接続されている。
また上記チャンバ４２の外側周には８７５ガウスの磁場
を発生させるためのコイル４７が備えられ、このコイル
４７には電源（図示省略）が接続されている。
図５の概略構成図によって説明する。図５に示すよう
に、ＥＣＲドライエッチング装置４１には、被エッチン
グ体をエッチング処理する雰囲気を形成するチャンバ４
２が備えられている。このチャンバ４２の上部には石英
窓４３を介して導波管４４が接続され、の導波管４４に
はマイクロ波発生器４５が設けられている。このマイク
ロ波発生器４５は、２．４５ＧＨｚの例えばパルスマイ
クロ波を発生するもので、電源４６が接続されている。
また上記チャンバ４２の外側周には８７５ガウスの磁場
を発生させるためのコイル４７が備えられ、このコイル
４７には電源（図示省略）が接続されている。
【００４５】一方、上記チャンバ４２の内部には電極４
８が備えられ、この電極４８上には被エッチング体５１
が載置される。そして上記電極４８にはＲＦバイアス電
源４９が接続されている。このＲＦバイアス電源４９は
８００ｋＨｚの交流電界を印加するものである。
８が備えられ、この電極４８上には被エッチング体５１
が載置される。そして上記電極４８にはＲＦバイアス電
源４９が接続されている。このＲＦバイアス電源４９は
８００ｋＨｚの交流電界を印加するものである。
【００４６】なお、図示はしないが、上記チャンバ４２
には、当該チャンバ４２内にエッチングガスを導入する
ためのガス供給系と、当該チャンバ４２内のガスを排気
するためのガス排気系とが接続されている。
には、当該チャンバ４２内にエッチングガスを導入する
ためのガス供給系と、当該チャンバ４２内のガスを排気
するためのガス排気系とが接続されている。
【００４７】上記のような構成を有するＥＣＲドライエ
ッチング装置４１では、導波管４４より２．４５ＧＨｚ
のマイクロ波をチャンバ４２内に導入することでコイル
４７からの８７５ガウスの磁場の共鳴によって、高密度
のプラズマを生成し、被エッチング体５１を加工する。
ッチング装置４１では、導波管４４より２．４５ＧＨｚ
のマイクロ波をチャンバ４２内に導入することでコイル
４７からの８７５ガウスの磁場の共鳴によって、高密度
のプラズマを生成し、被エッチング体５１を加工する。
【００４８】上記ＥＣＲドライエッチング装置４１を用
いて、上記図２によって説明したのと同様の多結晶シリ
コン膜をエッチングする方法を、以下に説明する。この
エッチング条件は、一例として、 エッチングガスおよび流量：Ｃｌ2 ：Ｏ2 ＝７５ｓｃｃ
ｍ：６ｓｃｃｍ、 エッチング雰囲気の圧力：０．４Ｐａ、 マイクロ波：８００Ｗ（オン：オフ＝２μｓ：８μｓの
パルス印加）、 ＲＦ電力：６０Ｗ、 基板温度：０℃、 に設定した。
いて、上記図２によって説明したのと同様の多結晶シリ
コン膜をエッチングする方法を、以下に説明する。この
エッチング条件は、一例として、 エッチングガスおよび流量：Ｃｌ2 ：Ｏ2 ＝７５ｓｃｃ
ｍ：６ｓｃｃｍ、 エッチング雰囲気の圧力：０．４Ｐａ、 マイクロ波：８００Ｗ（オン：オフ＝２μｓ：８μｓの
パルス印加）、 ＲＦ電力：６０Ｗ、 基板温度：０℃、 に設定した。
【００４９】この場合にも、前記と同様の理由によっ
て、負イオン量はソースパルス電界のオフ時に高くな
る。このようにして生成された負イオンは、ＲＦバイア
スの正の周期に、基板上に入射（この場合にはＲＦの周
波数が低いため電界の変動に十分追随して負イオンが移
動し、基板上に入射）するため、多結晶シリコンの膜質
（導電型）によるエッチングレートの変化を小さく抑え
ることができる。したがって、この方法によれば、下地
の過剰な損失もしくは多結晶シリコンのエッチング残り
を生じることがなくなるので、ｎ型多結晶シリコンとｐ
型多結晶シリコンとからなるデュアルゲート電極の加工
が良好な状態に行えるようになる。
て、負イオン量はソースパルス電界のオフ時に高くな
る。このようにして生成された負イオンは、ＲＦバイア
スの正の周期に、基板上に入射（この場合にはＲＦの周
波数が低いため電界の変動に十分追随して負イオンが移
動し、基板上に入射）するため、多結晶シリコンの膜質
（導電型）によるエッチングレートの変化を小さく抑え
ることができる。したがって、この方法によれば、下地
の過剰な損失もしくは多結晶シリコンのエッチング残り
を生じることがなくなるので、ｎ型多結晶シリコンとｐ
型多結晶シリコンとからなるデュアルゲート電極の加工
が良好な状態に行えるようになる。
【００５０】なお、本発明は、上記説明したものに限定
されることはなく、エッチング装置、エッチング条件
は、エッチング雰囲気の負イオン濃度を高める条件であ
れば適宜変更することが可能である。また、プラズマの
生成方式は、上記ＩＣＰ方式、ＥＣＲ方式等に限定され
ることはなく、ヘリコン波を用いる方式、ＳＷＰ（Surf
ace Wave Plasma の略）方式、マグネトロン方式等であ
ってもよい。上記各方式のエッチング装置においても、
電子温度は１Ｖ以上５ｅＶ以下の範囲において任意の値
に制御可能であることが望ましい。さらにこのような高
密度、低電子温度のプラズマは、ＵＨＦ帯のＲＦ放電を
用いることでも実現することが可能であり、この場合も
バイアスパルス等との併用によって有効に負イオンを活
用することが可能である。
されることはなく、エッチング装置、エッチング条件
は、エッチング雰囲気の負イオン濃度を高める条件であ
れば適宜変更することが可能である。また、プラズマの
生成方式は、上記ＩＣＰ方式、ＥＣＲ方式等に限定され
ることはなく、ヘリコン波を用いる方式、ＳＷＰ（Surf
ace Wave Plasma の略）方式、マグネトロン方式等であ
ってもよい。上記各方式のエッチング装置においても、
電子温度は１Ｖ以上５ｅＶ以下の範囲において任意の値
に制御可能であることが望ましい。さらにこのような高
密度、低電子温度のプラズマは、ＵＨＦ帯のＲＦ放電を
用いることでも実現することが可能であり、この場合も
バイアスパルス等との併用によって有効に負イオンを活
用することが可能である。
【００５１】
【発明の効果】以上、説明したように本発明によれば、
膜質差によるエッチングレートの差を小さくする方向に
被エッチング膜に入射する負イオン量を制御するので、
エッチングレートはプラズマから供与される負イオン量
に律速されるようになり、膜質によるエッチングレート
差を低減することができる。また上記ドライエッチング
方法においては、プラズマ中で生成された負イオンを、
プラズマのポテンシャルよりも高い正のバイアスを基板
に印加することによって被エッチング膜上に導入するの
で、基板上の表面反応に寄らず負性ラジカルが生成され
てエッチングを行うことができる。そのため、膜質の差
によるエッチングレートの差が少なくなる。よって、
０．２５μｍ世代以降の半導体装置の製造工程における
エッチング工程で、微細なデザインルールに対応して形
状異常を生じることなく、良好な加工を行うことが可能
になる。
膜質差によるエッチングレートの差を小さくする方向に
被エッチング膜に入射する負イオン量を制御するので、
エッチングレートはプラズマから供与される負イオン量
に律速されるようになり、膜質によるエッチングレート
差を低減することができる。また上記ドライエッチング
方法においては、プラズマ中で生成された負イオンを、
プラズマのポテンシャルよりも高い正のバイアスを基板
に印加することによって被エッチング膜上に導入するの
で、基板上の表面反応に寄らず負性ラジカルが生成され
てエッチングを行うことができる。そのため、膜質の差
によるエッチングレートの差が少なくなる。よって、
０．２５μｍ世代以降の半導体装置の製造工程における
エッチング工程で、微細なデザインルールに対応して形
状異常を生じることなく、良好な加工を行うことが可能
になる。
【図１】本発明に係わる実施形態のタイミングチャート
である。
である。
【図２】ＩＣＰドライエッチング装置の概略構成図であ
る。
る。
【図３】本発明をデュアルゲートの製造工程に適用した
一例の製造工程図である。
一例の製造工程図である。
【図４】エッチングレートとドーズ量との関係図であ
る。
る。
【図５】ＥＣＲドライエッチング装置の概略構成図であ
る。
る。
【図６】課題の説明図である。
１１ シリコン基板 １３ ノンドープト多結晶シリ
コン膜 １３ｎ ｎ+ 型多結晶シリコン膜 １３ｐ ｐ+ 型多
結晶シリコン膜
コン膜 １３ｎ ｎ+ 型多結晶シリコン膜 １３ｐ ｐ+ 型多
結晶シリコン膜
Claims (20)
- 【請求項１】 基板上に形成した膜質の異なる被エッチ
ング膜をプラズマ中で同時にエッチングするドライエッ
チング方法において、 前記被エッチング膜の一方の膜質を有する部分のエッチ
ングレートと前記被エッチング膜の他方の膜質を有する
部分のエッチングレートとの差を小さくする方向に該被
エッチング膜に入射する負イオン量を制御することを特
徴とするドライエッチング方法。 - 【請求項２】 請求項１記載のドライエッチング方法に
おいて、 前記被エッチング膜の一方の膜質を有する部分と前記被
エッチング膜の他方の膜質を有する部分とで、異なる導
電型のゲートで構成されるデュアルゲートを形成するこ
とを特徴とするドライエッチング方法。 - 【請求項３】 請求項１記載のドライエッチング方法に
おいて、 前記プラズマ中における負イオン濃度は、該プラズマが
拡散していく領域中の電子温度を変化させて制御され
る、もしくは負イオンが存在しえるような電子温度で発
生されるパルスプラズマ領域中の電子温度を変化させて
制御されることを特徴とするドライエッチング方法。 - 【請求項４】 請求項２記載のドライエッチング方法に
おいて、 前記プラズマ中における負イオン濃度は、該プラズマが
拡散していく領域中の電子温度を変化させて制御され
る、もしくは負イオンが存在しえるような電子温度で発
生されるパルスプラズマ領域中の電子温度を変化させて
制御されることを特徴とするドライエッチング方法。 - 【請求項５】 請求項３記載のドライエッチング方法に
おいて、 前記電子温度は、パルス放電のオフ時間が０．５μｓ以
上３０μｓ以下のパルス放電によって制御されることを
特徴とするドライエッチング方法。 - 【請求項６】 請求項４記載のドライエッチング方法に
おいて、 前記電子温度は、パルス放電のオフ時間が０．５μｓ以
上３０μｓ以下のパルス放電によって制御されることを
特徴とするドライエッチング方法。 - 【請求項７】 請求項５記載のドライエッチング方法に
おいて、 前記電子温度は、放電の一周期中に少なくとも１ｅＶ以
上５ｅＶ以下の状態になることを特徴とするドライエッ
チング方法。 - 【請求項８】 請求項６記載のドライエッチング方法に
おいて、 前記電子温度は、放電の一周期中に少なくとも１ｅＶ以
上５ｅＶ以下の状態になることを特徴とするドライエッ
チング方法。 - 【請求項９】 請求項１記載のドライエッチング方法に
おいて、 プラズマ中で生成された前記負イオンは、プラズマのポ
テンシャルよりも高い正のバイアスを前記基板に印加す
ることによって前記被エッチング膜上に導入されること
を特徴とするドライエッチング方法。 - 【請求項１０】 請求項２記載のドライエッチング方法
において、 プラズマ中で生成された前記負イオンは、プラズマのポ
テンシャルよりも高い正のバイアスを前記基板に印加す
ることによって前記被エッチング膜上に導入されること
を特徴とするドライエッチング方法。 - 【請求項１１】 請求項３記載のドライエッチング方法
において、 プラズマ中で生成された前記負イオンは、プラズマのポ
テンシャルよりも高い正のバイアスを前記基板に印加す
ることによって前記被エッチング膜上に導入されること
を特徴とするドライエッチング方法。 - 【請求項１２】 請求項４記載のドライエッチング方法
において、 プラズマ中で生成された前記負イオンは、プラズマのポ
テンシャルよりも高い正のバイアスを前記基板に印加す
ることによって前記被エッチング膜上に導入されること
を特徴とするドライエッチング方法。 - 【請求項１３】 請求項９記載のドライエッチング方法
において、 前記基板に印加されるバイアスはパルス状であることを
特徴とするドライエッチング方法。 - 【請求項１４】 請求項１０記載のドライエッチング方
法において、 前記基板に印加されるバイアスはパルス状であることを
特徴とするドライエッチング方法。 - 【請求項１５】 請求項１１記載のドライエッチング方
法において、 前記基板に印加されるバイアスはパルス状であることを
特徴とするドライエッチング方法。 - 【請求項１６】 請求項１２記載のドライエッチング方
法において、 前記基板に印加されるバイアスはパルス状であることを
特徴とするドライエッチング方法。 - 【請求項１７】 請求項１３記載のドライエッチング方
法において、 前記バイアスは、プラズマ中での負イオン濃度が最も高
くなるときに同期させて前記基板に印加されることを特
徴とするドライエッチング方法。 - 【請求項１８】 請求項１４記載のドライエッチング方
法において、 前記バイアスは、プラズマ中での負イオン濃度が最も高
くなるときに同期させて前記基板に印加されることを特
徴とするドライエッチング方法。 - 【請求項１９】 請求項１５記載のドライエッチング方
法において、 前記バイアスは、プラズマ中での負イオン濃度が最も高
くなるときに同期させて前記基板に印加されることを特
徴とするドライエッチング方法。 - 【請求項２０】 請求項１６記載のドライエッチング方
法において、 前記バイアスは、プラズマ中での負イオン濃度が最も高
くなるときに同期させて前記基板に印加されることを特
徴とするドライエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12661696A JPH09312280A (ja) | 1996-05-22 | 1996-05-22 | ドライエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12661696A JPH09312280A (ja) | 1996-05-22 | 1996-05-22 | ドライエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312280A true JPH09312280A (ja) | 1997-12-02 |
Family
ID=14939618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12661696A Pending JPH09312280A (ja) | 1996-05-22 | 1996-05-22 | ドライエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312280A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005006413A3 (en) * | 2003-06-30 | 2005-04-21 | Intel Corp | Semiconductor etch speed modification |
| JP2006165032A (ja) * | 2004-12-02 | 2006-06-22 | Ulvac Japan Ltd | エッチング方法および装置 |
| US7750574B2 (en) | 2006-01-20 | 2010-07-06 | Ngk Insulators, Ltd. | Method of generating discharge plasma |
| US7914692B2 (en) | 2006-08-29 | 2011-03-29 | Ngk Insulators, Ltd. | Methods of generating plasma, of etching an organic material film, of generating minus ions, of oxidation and nitriding |
| JP2012023098A (ja) * | 2010-07-12 | 2012-02-02 | Hitachi High-Technologies Corp | プラズマ処理装置 |
| CN109887842A (zh) * | 2019-01-08 | 2019-06-14 | 上海华虹宏力半导体制造有限公司 | 多晶硅的刻蚀方法 |
| JP2022018484A (ja) * | 2020-07-15 | 2022-01-27 | 東京エレクトロン株式会社 | プラズマ処理装置及びプラズマ処理方法 |
-
1996
- 1996-05-22 JP JP12661696A patent/JPH09312280A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7914692B2 (en) | 2006-08-29 | 2011-03-29 | Ngk Insulators, Ltd. | Methods of generating plasma, of etching an organic material film, of generating minus ions, of oxidation and nitriding |
| JP2012023098A (ja) * | 2010-07-12 | 2012-02-02 | Hitachi High-Technologies Corp | プラズマ処理装置 |
| CN109887842A (zh) * | 2019-01-08 | 2019-06-14 | 上海华虹宏力半导体制造有限公司 | 多晶硅的刻蚀方法 |
| JP2022018484A (ja) * | 2020-07-15 | 2022-01-27 | 東京エレクトロン株式会社 | プラズマ処理装置及びプラズマ処理方法 |
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