JPH09312340A - 半導体チップの製造方法およびそれにより得られた半導体チップ - Google Patents
半導体チップの製造方法およびそれにより得られた半導体チップInfo
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- JPH09312340A JPH09312340A JP12516996A JP12516996A JPH09312340A JP H09312340 A JPH09312340 A JP H09312340A JP 12516996 A JP12516996 A JP 12516996A JP 12516996 A JP12516996 A JP 12516996A JP H09312340 A JPH09312340 A JP H09312340A
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- semiconductor chip
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- semiconductor wafer
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Abstract
(57)【要約】
【課題】 多品種の半導体チップを効率よく且つ低コス
トで製造する。 【解決手段】 半導体ウェハ上に均等に区画された複数
のチップ領域１ａのうちの一部を外部との間で信号の授
受を行う入出力回路ブロックＣ21および複数の機能回路
ブロックＣ11，Ｃ12，Ｃ13，Ｃ14により形成し、半導体
ウェハをダイシングして個々の半導体チップに分割す
る。複数の機能回路ブロックＣ11，Ｃ12，Ｃ13，Ｃ
14は、共通の基本セルに対して異なる配線設計を施して
形成する。
トで製造する。 【解決手段】 半導体ウェハ上に均等に区画された複数
のチップ領域１ａのうちの一部を外部との間で信号の授
受を行う入出力回路ブロックＣ21および複数の機能回路
ブロックＣ11，Ｃ12，Ｃ13，Ｃ14により形成し、半導体
ウェハをダイシングして個々の半導体チップに分割す
る。複数の機能回路ブロックＣ11，Ｃ12，Ｃ13，Ｃ
14は、共通の基本セルに対して異なる配線設計を施して
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体チップの製造
に適用して有効な技術に関する。
に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体の製造において、大量生産が許さ
れる半導体チップにおけるコスト低減には、製造方法や
使用部品の共通化を行うこと、半導体ウェハを大口径化
して半導体チップの取得数の多くすることなどが実行さ
れている。
れる半導体チップにおけるコスト低減には、製造方法や
使用部品の共通化を行うこと、半導体ウェハを大口径化
して半導体チップの取得数の多くすることなどが実行さ
れている。
【０００３】ここで、半導体装置におけるシステム製品
の付加価値を高めるというユーザ側の要求に対して、メ
ーカ側では特定用途向けの半導体装置を短ＴＡＴ（Turn
Arround Time)で開発、試作、動作確認することが必要
とされている。そして、このようなユーザニーズの多様
化に対応するための多品種少量生産を行うためには様々
の手法が考えられる。
の付加価値を高めるというユーザ側の要求に対して、メ
ーカ側では特定用途向けの半導体装置を短ＴＡＴ（Turn
Arround Time)で開発、試作、動作確認することが必要
とされている。そして、このようなユーザニーズの多様
化に対応するための多品種少量生産を行うためには様々
の手法が考えられる。
【０００４】たとえば、作りすぎを防止するために着工
時における半導体ウェハのロット数を制限したり枚葉処
理とする技術、ゲートアレイ方式における配線層結線を
行うフォトマスクを複数種用いたり電子線直接描画手法
における描画データを複数種用いて半導体ウェハ上に同
一サイズで種類の異なるチップ領域を形成する技術など
である。なお、半導体チップの多品種展開に関する技術
を詳しく記載している例としては、たとえば、日経ＢＰ
社発行、「最新ＡＳＩＣ設計術 '94」（1993年7月20日
発行）、 P25〜 P40がある。
時における半導体ウェハのロット数を制限したり枚葉処
理とする技術、ゲートアレイ方式における配線層結線を
行うフォトマスクを複数種用いたり電子線直接描画手法
における描画データを複数種用いて半導体ウェハ上に同
一サイズで種類の異なるチップ領域を形成する技術など
である。なお、半導体チップの多品種展開に関する技術
を詳しく記載している例としては、たとえば、日経ＢＰ
社発行、「最新ＡＳＩＣ設計術 '94」（1993年7月20日
発行）、 P25〜 P40がある。
【０００５】
【発明が解決しようとする課題】多品種少量生産におい
ては、必要な数だけの半導体チップを過不足なく、且つ
低コストで作成することが必要である。
ては、必要な数だけの半導体チップを過不足なく、且つ
低コストで作成することが必要である。
【０００６】しかし、前記した技術では、１枚の半導体
ウェハから得られる半導体チップの取得数が必要数以上
の場合があり、このときにはオーバー分だけ半導体チッ
プは不要になってしまう。
ウェハから得られる半導体チップの取得数が必要数以上
の場合があり、このときにはオーバー分だけ半導体チッ
プは不要になってしまう。
【０００７】また、半導体チップは半導体ウェハ上に均
等に区画されたチップ領域に作り込まれるが、必要な機
能を実現するために必要とされる面積がこのチップ領域
の面積までは必要としない場合もある。１枚の半導体ウ
ェハにおけるチップ領域の広さを異ならしめることはダ
イシングの点から認められないので、このようなとき、
製造された半導体チップには空き領域が発生することに
なる。該空き領域が僅かならばよいが、半導体チップの
半分以上のスペースを占めるようになると製造コストの
増加は無視できないものになる。
等に区画されたチップ領域に作り込まれるが、必要な機
能を実現するために必要とされる面積がこのチップ領域
の面積までは必要としない場合もある。１枚の半導体ウ
ェハにおけるチップ領域の広さを異ならしめることはダ
イシングの点から認められないので、このようなとき、
製造された半導体チップには空き領域が発生することに
なる。該空き領域が僅かならばよいが、半導体チップの
半分以上のスペースを占めるようになると製造コストの
増加は無視できないものになる。
【０００８】そこで、本発明の目的は、多品種の半導体
チップを効率よく製造することのできる技術を提供する
ことにある。
チップを効率よく製造することのできる技術を提供する
ことにある。
【０００９】本発明の他の目的は、多品種の半導体チッ
プを低コストで製造することのできる技術を提供するこ
とにある。
プを低コストで製造することのできる技術を提供するこ
とにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】すなわち、本発明による半導体チップの製
造方法は、半導体ウェハ上に均等に区画された複数のチ
ップ領域のうちの一部のチップ領域を外部との間で信号
の授受を行う入出力回路ブロックおよび複数の機能回路
ブロックにより形成し、半導体ウェハをダイシングして
個々の半導体チップに分割することを特徴とするもので
ある。
造方法は、半導体ウェハ上に均等に区画された複数のチ
ップ領域のうちの一部のチップ領域を外部との間で信号
の授受を行う入出力回路ブロックおよび複数の機能回路
ブロックにより形成し、半導体ウェハをダイシングして
個々の半導体チップに分割することを特徴とするもので
ある。
【００１３】この場合において、複数の機能回路ブロッ
クは、共通の基本セルに対して異なる配線設計を施して
形成することができる。また、入出力回路ブロックは、
複数の機能回路ブロックに共用させることができる。
クは、共通の基本セルに対して異なる配線設計を施して
形成することができる。また、入出力回路ブロックは、
複数の機能回路ブロックに共用させることができる。
【００１４】本発明による半導体チップは、前記した半
導体チップの製造方法により得られたことを特徴とする
ものである。
導体チップの製造方法により得られたことを特徴とする
ものである。
【００１５】上記した手段によれば、１枚の半導体ウェ
ハ上に形成可能な回路パターンの種類が多くなって多品
種の半導体チップを効率よく製造することが可能にな
る。
ハ上に形成可能な回路パターンの種類が多くなって多品
種の半導体チップを効率よく製造することが可能にな
る。
【００１６】また、半導体ウェハ１枚当たりの実質的な
チップ取得数が増加するために半導体チップを効率的に
得ることができ、多品種の半導体チップを低コストで製
造することが可能になる。
チップ取得数が増加するために半導体チップを効率的に
得ることができ、多品種の半導体チップを低コストで製
造することが可能になる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】図１は本発明の一実施の形態である半導体
ウェハを示す概略図、図２、図３および図４は図１の半
導体ウェハに作り込まれたチップ領域内の回路配置を示
す説明図である。
ウェハを示す概略図、図２、図３および図４は図１の半
導体ウェハに作り込まれたチップ領域内の回路配置を示
す説明図である。
【００１９】図１に示すように、本実施の形態での半導
体ウェハ１には均等に区画された５２のチップ領域１ａ
が形成されている。そして、チップ領域１ａの面積はこ
の半導体ウェハ１に作り込まれる回路配置のうちで最も
広い面積となるパターン（後述するＡパターン）に合わ
せて設定されている。但し、たとえば生産性を考慮し
て、最も生産枚数が見込まれる面積としてもよい。これ
らのチップ領域１ａのうち１３箇所にＡパターンの回路
配置が、同じく１３箇所にＢパターンが、２６箇所にＣ
パターンがそれぞれ形成されている。すなわち、本実施
の形態において、Ａ〜Ｃパターンの必要数はたとえば
「１：１：２」の割合となっており、これに応じて１
３，１３，２６の各パターンが形成されているものであ
る。なお、以上のチップ領域１ａの数、パターン数およ
びパターン配分数は一例に過ぎず、これに限定されるも
のではない。
体ウェハ１には均等に区画された５２のチップ領域１ａ
が形成されている。そして、チップ領域１ａの面積はこ
の半導体ウェハ１に作り込まれる回路配置のうちで最も
広い面積となるパターン（後述するＡパターン）に合わ
せて設定されている。但し、たとえば生産性を考慮し
て、最も生産枚数が見込まれる面積としてもよい。これ
らのチップ領域１ａのうち１３箇所にＡパターンの回路
配置が、同じく１３箇所にＢパターンが、２６箇所にＣ
パターンがそれぞれ形成されている。すなわち、本実施
の形態において、Ａ〜Ｃパターンの必要数はたとえば
「１：１：２」の割合となっており、これに応じて１
３，１３，２６の各パターンが形成されているものであ
る。なお、以上のチップ領域１ａの数、パターン数およ
びパターン配分数は一例に過ぎず、これに限定されるも
のではない。
【００２０】各パターンの回路配置を図２〜図４に示
す。
す。
【００２１】図２に示すＡパターンはたとえばＤＲＡＭ
（Dynamic Random Access Memory）を構成しており、斜
線で示す中央部にメモリセルである機能回路ブロックＡ
11が、これと接するようにして周辺部に信号授受を行う
入出力回路ブロックＡ21がそれぞれ形成されている。
（Dynamic Random Access Memory）を構成しており、斜
線で示す中央部にメモリセルである機能回路ブロックＡ
11が、これと接するようにして周辺部に信号授受を行う
入出力回路ブロックＡ21がそれぞれ形成されている。
【００２２】また、図３に示すＢパターンはたとえばＳ
ＲＡＭ（Static Random Access Memory)を構成してお
り、斜線で示す中央部にメモリセルである機能回路ブロ
ックＢ11が形成されている。この機能回路ブロックＢ11
と間隔を開けて周辺部に入出力回路ブロックＢ21が形成
されている。このＢパターンでは、機能回路ブロックＢ
11の必要スペースがＡパターンの場合ほどではないため
に空き領域（図３の白抜きで示す部分）が図示されてい
るが、実際にはこの部分には配線が形成されることにな
る。なお、Ｂパターンの形成においては、機能回路ブロ
ックＢ11と入出力回路ブロックＢ21とを異なる素子の組
み合わせと考えた上で予めＡパターンの入出力回路ブロ
ックＡ21を利用して回路の動作確認を行っておき、その
後、半導体ウェハ１上に最適な面積の機能回路ブロック
Ｂ11を作り込むようにすることができる。
ＲＡＭ（Static Random Access Memory)を構成してお
り、斜線で示す中央部にメモリセルである機能回路ブロ
ックＢ11が形成されている。この機能回路ブロックＢ11
と間隔を開けて周辺部に入出力回路ブロックＢ21が形成
されている。このＢパターンでは、機能回路ブロックＢ
11の必要スペースがＡパターンの場合ほどではないため
に空き領域（図３の白抜きで示す部分）が図示されてい
るが、実際にはこの部分には配線が形成されることにな
る。なお、Ｂパターンの形成においては、機能回路ブロ
ックＢ11と入出力回路ブロックＢ21とを異なる素子の組
み合わせと考えた上で予めＡパターンの入出力回路ブロ
ックＡ21を利用して回路の動作確認を行っておき、その
後、半導体ウェハ１上に最適な面積の機能回路ブロック
Ｂ11を作り込むようにすることができる。
【００２３】ここで、ＡパターンはＤＲＡＭ、Ｂパター
ンはＳＲＡＭとされているが、たとえばゲートアレイ方
式を用いた論理回路など、他の種々の半導体回路を形成
することができ、これらに限定されるものではない。
ンはＳＲＡＭとされているが、たとえばゲートアレイ方
式を用いた論理回路など、他の種々の半導体回路を形成
することができ、これらに限定されるものではない。
【００２４】図４に示すＣパターンはその中央部に相互
に異なる機能を有する４つの機能回路ブロックＣ11，Ｃ
12，Ｃ13，Ｃ14がたとえばゲートアレイ方式により形成
されている。つまり、本来１つずつのチップ領域１ａに
それぞれ形成される機能回路ブロックであるが、面積が
狭小なため、全体に形成された共通の基本セルに対して
異なる配線設計を施すことにより１つのチップ領域１ａ
に４種類の機能として集合形成されているものである。
但し、ゲートアレイ方式により構成される機能回路ブロ
ックＣ11，Ｃ12，Ｃ13，Ｃ14としては論理回路が一般的
であるが、回路結線を組み合わせて記憶回路としたり、
一部を論理回路、他の一部を記憶回路にするようにして
もよい。また、ＳＲＡＭなどの記憶回路とゲートアレイ
による論理回路や記憶回路とを１チップに同時形成する
ようにしてもよい。さらにはゲートアレイ方式以外の技
術によって機能回路ブロックＣ11，Ｃ12，Ｃ13，Ｃ14を
形成してもよい。なお、この機能回路ブロックは複数で
あれば４つに限定されるものではない。
に異なる機能を有する４つの機能回路ブロックＣ11，Ｃ
12，Ｃ13，Ｃ14がたとえばゲートアレイ方式により形成
されている。つまり、本来１つずつのチップ領域１ａに
それぞれ形成される機能回路ブロックであるが、面積が
狭小なため、全体に形成された共通の基本セルに対して
異なる配線設計を施すことにより１つのチップ領域１ａ
に４種類の機能として集合形成されているものである。
但し、ゲートアレイ方式により構成される機能回路ブロ
ックＣ11，Ｃ12，Ｃ13，Ｃ14としては論理回路が一般的
であるが、回路結線を組み合わせて記憶回路としたり、
一部を論理回路、他の一部を記憶回路にするようにして
もよい。また、ＳＲＡＭなどの記憶回路とゲートアレイ
による論理回路や記憶回路とを１チップに同時形成する
ようにしてもよい。さらにはゲートアレイ方式以外の技
術によって機能回路ブロックＣ11，Ｃ12，Ｃ13，Ｃ14を
形成してもよい。なお、この機能回路ブロックは複数で
あれば４つに限定されるものではない。
【００２５】集合した機能回路ブロックＣ11，Ｃ12，Ｃ
13，Ｃ14の周辺部には、外部との間で信号の授受を行う
入出力回路ブロックＣ21が形成されている。この入出力
回路ブロックＣ21は前記した複数の機能回路ブロックＣ
11，Ｃ12，Ｃ13，Ｃ14に共用されて省面積化が図られて
いる。したがって、何れかの機能回路ブロックＣ11，Ｃ
12，Ｃ13，Ｃ14が新規回路である場合の電気的テストは
この入出力回路ブロックＣ21を使って行われる。但し、
入出力回路ブロックＣ21は必ずしも共用されている必要
はない。
13，Ｃ14の周辺部には、外部との間で信号の授受を行う
入出力回路ブロックＣ21が形成されている。この入出力
回路ブロックＣ21は前記した複数の機能回路ブロックＣ
11，Ｃ12，Ｃ13，Ｃ14に共用されて省面積化が図られて
いる。したがって、何れかの機能回路ブロックＣ11，Ｃ
12，Ｃ13，Ｃ14が新規回路である場合の電気的テストは
この入出力回路ブロックＣ21を使って行われる。但し、
入出力回路ブロックＣ21は必ずしも共用されている必要
はない。
【００２６】なお、各機能回路ブロックＣ11，Ｃ12，Ｃ
13，Ｃ14を同一の機能を有する相補的なものとし、電気
的テストの結果不良と判定された何れかの機能回路ブロ
ックＣ11，Ｃ12，Ｃ13，Ｃ14を他で置き換えるようにし
てもよい。さらに、本実施の形態のように機能回路ブロ
ックＣ11，Ｃ12，Ｃ13，Ｃ14を４つすなわち偶数個形成
した場合には、これらを２つで１つの組にし、ペアの関
係にある機能回路ブロックＣ11，Ｃ12と機能回路ブロッ
クＣ13，Ｃ14を相補的なものとし、他のペアとの関係で
は相互に異なる機能を有するものとすることもできる。
13，Ｃ14を同一の機能を有する相補的なものとし、電気
的テストの結果不良と判定された何れかの機能回路ブロ
ックＣ11，Ｃ12，Ｃ13，Ｃ14を他で置き換えるようにし
てもよい。さらに、本実施の形態のように機能回路ブロ
ックＣ11，Ｃ12，Ｃ13，Ｃ14を４つすなわち偶数個形成
した場合には、これらを２つで１つの組にし、ペアの関
係にある機能回路ブロックＣ11，Ｃ12と機能回路ブロッ
クＣ13，Ｃ14を相補的なものとし、他のペアとの関係で
は相互に異なる機能を有するものとすることもできる。
【００２７】チップ領域１ａにＡ〜Ｃパターンが形成さ
れた半導体ウェハ１は、スクライブエリアに沿ってダイ
シングされ、個々の半導体チップに分割される。その
後、リードフレームにマウントされてリードと電気的に
接続され、封止およびリードの切断成形を経て半導体装
置としての完成品となる。
れた半導体ウェハ１は、スクライブエリアに沿ってダイ
シングされ、個々の半導体チップに分割される。その
後、リードフレームにマウントされてリードと電気的に
接続され、封止およびリードの切断成形を経て半導体装
置としての完成品となる。
【００２８】このように本実施の形態によれば、ＩＭＳ
（Integrated Mask System）により面積が狭小な機能回
路ブロックＣ11，Ｃ12，Ｃ13，Ｃ14を１つのチップ領域
１ａに集合形成している（Ｃパターン）ので、１枚の半
導体ウェハ上に形成可能な回路パターンの種類が多くな
って多品種の半導体チップを効率よく製造することが可
能になる。
（Integrated Mask System）により面積が狭小な機能回
路ブロックＣ11，Ｃ12，Ｃ13，Ｃ14を１つのチップ領域
１ａに集合形成している（Ｃパターン）ので、１枚の半
導体ウェハ上に形成可能な回路パターンの種類が多くな
って多品種の半導体チップを効率よく製造することが可
能になる。
【００２９】また、１枚の半導体ウェハ当たりの実質的
なチップ取得数が増加するために半導体チップを効率的
に得ることができるので、多品種の半導体チップを低コ
ストで製造することが可能になる。
なチップ取得数が増加するために半導体チップを効率的
に得ることができるので、多品種の半導体チップを低コ
ストで製造することが可能になる。
【００３０】さらに、新たな製造装置を導入することな
く既存設備を用いて従来と同様のウェハプロセスを経る
ことで半導体チップを得ることができるので、半導体チ
ップの多品種少量生産を経済的に行うことができる。
く既存設備を用いて従来と同様のウェハプロセスを経る
ことで半導体チップを得ることができるので、半導体チ
ップの多品種少量生産を経済的に行うことができる。
【００３１】そして、従来と同様のウェハプロセスで多
品種の半導体チップが得られるので、チップ製造時間を
短縮することができる。
品種の半導体チップが得られるので、チップ製造時間を
短縮することができる。
【００３２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【００３３】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００３４】(1).すなわち、本発明によれば、１枚の半
導体ウェハ上に形成可能な回路パターンの種類が多くな
って多品種の半導体チップを効率よく製造することが可
能になる。
導体ウェハ上に形成可能な回路パターンの種類が多くな
って多品種の半導体チップを効率よく製造することが可
能になる。
【００３５】(2).また、半導体ウェハ１枚当たりの実質
的なチップ取得数が増加するために半導体チップを効率
的に得ることができ、多品種の半導体チップを低コスト
で製造することが可能になる。
的なチップ取得数が増加するために半導体チップを効率
的に得ることができ、多品種の半導体チップを低コスト
で製造することが可能になる。
【００３６】(3).さらに、既存設備を用いて従来と同様
のウェハプロセスを経ることで半導体チップを得ること
ができるので、半導体チップの多品種少量生産を経済的
に行うことができる。
のウェハプロセスを経ることで半導体チップを得ること
ができるので、半導体チップの多品種少量生産を経済的
に行うことができる。
【００３７】(4).従来と同様のウェハプロセスで多品種
の半導体チップが得られるので、チップ製造時間を短縮
することができる。
の半導体チップが得られるので、チップ製造時間を短縮
することができる。
【図１】本発明の一実施の形態による半導体ウェハを示
す概略図である。
す概略図である。
【図２】図１の半導体ウェハのチップ領域内に作り込ま
れたＡパターンの回路配置を示す説明図である。
れたＡパターンの回路配置を示す説明図である。
【図３】図１の半導体ウェハのチップ領域内に作り込ま
れたＢパターンの回路配置を示す説明図である。
れたＢパターンの回路配置を示す説明図である。
【図４】図１の半導体ウェハのチップ領域内に作り込ま
れたＣパターンの回路配置を示す説明図である。
れたＣパターンの回路配置を示す説明図である。
１ 半導体ウェハ １ａ チップ領域 Ａ11 機能回路ブロック Ａ21 入出力回路ブロック Ｂ11 機能回路ブロック Ｂ21 入出力回路ブロック Ｃ11，Ｃ12，Ｃ13，Ｃ14 機能回路ブロック Ｃ21 入出力回路ブロック
Claims (4)
- 【請求項１】 半導体ウェハ上に均等に区画された複数
のチップ領域のうちの一部のチップ領域を外部との間で
信号の授受を行う入出力回路ブロックおよび複数の機能
回路ブロックにより形成し、前記半導体ウェハをダイシ
ングして個々の半導体チップに分割することを特徴とす
る半導体チップの製造方法。 - 【請求項２】 請求項１記載の半導体チップの製造方法
において、前記複数の機能回路ブロックは、共通の基本
セルに対して異なる配線設計を施して形成されているこ
とを特徴とする半導体チップの製造方法。 - 【請求項３】 請求項１または２記載の半導体チップの
製造方法において、前記入出力回路ブロックは、複数の
前記機能回路ブロックに共用されていることを特徴とす
る半導体チップの製造方法。 - 【請求項４】 請求項１〜３のいずれか一項に記載の半
導体チップの製造方法により得られたことを特徴とする
半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12516996A JPH09312340A (ja) | 1996-05-21 | 1996-05-21 | 半導体チップの製造方法およびそれにより得られた半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12516996A JPH09312340A (ja) | 1996-05-21 | 1996-05-21 | 半導体チップの製造方法およびそれにより得られた半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312340A true JPH09312340A (ja) | 1997-12-02 |
Family
ID=14903601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12516996A Pending JPH09312340A (ja) | 1996-05-21 | 1996-05-21 | 半導体チップの製造方法およびそれにより得られた半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312340A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007525845A (ja) * | 2004-02-27 | 2007-09-06 | ラピッド ブリッジ リミティド ライアビリティー カンパニー | 集積回路の設計および製造のための方法およびアーキテクチャ |
| JPWO2020255191A1 (ja) * | 2019-06-17 | 2020-12-24 |
-
1996
- 1996-05-21 JP JP12516996A patent/JPH09312340A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007525845A (ja) * | 2004-02-27 | 2007-09-06 | ラピッド ブリッジ リミティド ライアビリティー カンパニー | 集積回路の設計および製造のための方法およびアーキテクチャ |
| JP2011249846A (ja) * | 2004-02-27 | 2011-12-08 | Rapid Bridge Llc | 集積回路の設計および製造のための方法およびアーキテクチャ |
| JPWO2020255191A1 (ja) * | 2019-06-17 | 2020-12-24 | ||
| WO2020255191A1 (ja) * | 2019-06-17 | 2020-12-24 | 日本電信電話株式会社 | 光回路ウェハ |
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