JPH11186353A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体ウェハのチップの面積の縮小に対して
も、ＴＥＧ用パッドを含むＴＥＧ領域を十分な面積で確
保することができる半導体集積回路装置およびその製造
方法を提供する。 【解決手段】 ダイナミック形のメモリセルによるＤＲ
ＡＭチップを形成した半導体ウェハであって、ＤＲＡＭ
チップが形成された複数の本体領域２と、これらの間に
形成された複数のスクライブ領域３とから構成され、ス
クライブ領域３で切断されて本体領域２に形成されたＤ
ＲＡＭチップが個々のチップに分割される。特に、スク
ライブ領域３には、各層に形成されたＴＥＧ８にＴＥＧ
用配線９を介して接続されたＴＥＧ用パッド１０の下層
に、このパターンが形成される以前の工程に使用される
検査パターン１１、合わせパターン１２などのウェハ処
理の前工程プロセスに必要不可欠なパターンが形成され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置のパターン配置技術に関し、特に半導体ウェハのウェ
ハ処理工程における前工程プロセス内のみに必要なパタ
ーンとＴＥＧ（Test Element Group）パターンとの配置
において、ショット内のパターンの面積有効利用に好適
な半導体集積回路装置およびその製造方法に適用して有
効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、一般に半導体ウェハのウェハ処理工程は、薄膜形
成、酸化、ドーピング、アニール、レジスト処理、露
光、エッチング、洗浄などの処理が繰り返して行われ、
たとえば投影露光処理においては、マスクパターンの投
影像に対して半導体ウェハを繰り返しステップして露光
するステッパなどが用いられているものと考えられる。

【０００３】このステッパを用いた投影露光処理におい
ては、アライメント用として、マスクに形成されている
合わせパターン（ターゲット）が用いられ、この合わせ
パターンを用いた位置決めは、既に以前の工程において
半導体ウェハに形成されている検査パターン（バーニ
ア）に位置合わせすることによって行われる。

【０００４】なお、このような投影露光処理などを含む
ウェハ処理工程に関しては、たとえば昭和５９年１１月
３０日、株式会社オーム社発行、社団法人電子通信学会
編の「ＬＳＩハンドブック」Ｐ２５３〜Ｐ３６４などの
文献に記載される技術などが挙げられる。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
なステッパを用いた投影露光処理技術においては、近年
の半導体ウェハの本体領域であるチップの面積の縮小に
伴って、スケーリングされないターゲットなどのパター
ンのチップショット内に占める面積が大きくなり、以下
のような検討結果が本発明者により明らかとなった。

【０００６】この検討結果を、半導体ウェハ１の本体領
域２とスクライブ領域３との概略レイアウトを表す図１
２の概念図に基づいて説明する。なお、図１２において
は、(a) のようにチップの本体領域２と本体領域２と間
のスクライブ領域３に、ウェハ検査用ＴＥＧ、ウェハ処
理の前工程プロセスに必要不可欠なパターンを配置する
例を示している。

【０００７】(1).図１２(b) のように本体領域２のチッ
プの面積の縮小に伴い、ウェハ検査用ＴＥＧ数を現状の
数から限定する必要があり、これによって詳細なプロセ
スモニタができなくなる。

【０００８】(2).図１２(c) のように本体領域２のチッ
プのさらなる面積の縮小に伴い、ターゲットパターンな
どの前工程プロセスに必要不可欠のパターンが現状のス
クライブ幅内に置けなくなり、このパターンを配置する
ためにスクライブ領域３が増加することにつながる。

【０００９】そこで、本発明者は、ターゲットパターン
などは前工程プロセスのみに必要なパターンであり、ウ
ェハ完成後には不必要にも関わらず、広い面積を必要と
し、同様にパッドも約１００μｍ角近くの面積とするた
め、ＴＥＧを配置する領域が減少し、しかもチップの面
積縮小に伴い、ＴＥＧ領域の減少が問題となることに着
目した。

【００１０】すなわち、前工程プロセスのみに使用する
ターゲットパターンとＴＥＧ用パッドを含むＴＥＧ領域
との関係において、前工程プロセスのみに必要なパター
ン上にパッドを配置することで、パッドに使用されてい
た領域をＴＥＧ用として確保することができることを本
発明者は見い出した。

【００１１】そこで、本発明の目的は、前工程プロセス
のみに使用されるパターンの上層にパッドや配線を配置
することによって、半導体ウェハの本体領域であるチッ
プの面積の縮小に対しても、ＴＥＧ用パッドを含むＴＥ
Ｇ領域を十分な面積で確保することができる半導体集積
回路装置およびその製造方法を提供することにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１４】すなわち、本発明による半導体集積回路装
置は、集積回路が本体領域、ＴＥＧがスクライブ領域に
形成されている半導体ウェハに適用されるものであり、
スクライブ領域に形成されたＴＥＧ用パターン、たとえ
ばＴＥＧ用パッド、ＴＥＧ用配線の下層に、半導体ウェ
ハのウェハ処理工程の繰り返しによる前工程プロセス内
のみに必要なパターン、たとえば検査パターン、バーニ
ア、合わせパターン、ターゲットパターンが形成されて
構成されるものである。

【００１５】また、本発明による他の半導体集積回路装
置は、本体領域に形成された集積回路用パターン、たと
えばボンディング用パッド、プローブ検査用パッド、電
源配線の下層に、半導体ウェハのウェハ処理工程の繰り
返しによる前工程プロセス内のみに必要なパターンが形
成されて構成されるものである。

【００１６】さらに、本発明による半導体集積回路装置
の製造方法は、ウェハ処理工程の繰り返しによる前工程
プロセス内のみに必要なパターンをスクライブ領域に形
成する工程と、このスクライブ領域へのパターンの形成
後にこのパターンの上層にＴＥＧ用パターンを形成する
工程とを含むものである。

【００１７】また、本発明による他の半導体集積回路装
置の製造方法は、ウェハ処理工程の繰り返しによる前工
程プロセス内のみに必要なパターンを本体領域に形成す
る工程と、この本体領域へのパターンの形成後にこのパ
ターンの上層に集積回路用パターンを形成する工程とを
含むものである。

【００１８】すなわち、前記半導体集積回路装置および
その製造方法によれば、半導体ウェハ１の本体領域２と
スクライブ領域３との概略レイアウトを表す図１の概念
図に示すように、第１段階として、(a) のようにＴＥＧ
用パターンの下層に前工程プロセスのみに使用されるパ
ターンを配置し、第２段階として、(b) のように本体領
域のチップの面積の縮小に対しても十分な面積のＴＥＧ
用パターンを確保し、第３段階として、(c) のようにチ
ップのさらなる面積の縮小に対しては、集積回路用パタ
ーンの下層に前工程プロセスのみに使用されるパターン
を配置して、ショット内のパターンの面積有効利用を図
ることができるものである。

【００１９】よって、ショット内のパターンの面積有効
利用により、半導体ウェハの本体領域であるチップの面
積の縮小に対しても、前工程プロセスに必要不可欠なパ
ターンを配置するとともに、ウェハ検査用のＴＥＧの配
置場所を十分な面積で確保することができるので、この
十分な面積のＴＥＧにより詳細なプロセスモニタが可能
となる。

【００２０】また、ショット面積（スクライブ幅）を低
減することができ、さらに製品として、ショット面積の
増加を抑えることができるので、チップ取得数の増加を
実現することが可能となる。

【００２１】さらに、ショット中心であるボンディング
用パッド、プローブ検査用パッドの下層に前工程プロセ
スに必要不可欠なパターンを配置することで、露光工程
における合わせ精度を向上させることができる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００２３】（実施の形態１）図２(a),(b) は本発明の
実施の形態１である半導体集積回路装置における半導体
ウェハと、このウェハ内の半導体チップを示す概略レイ
アウト図、図３(a),(b) は本実施の形態１におけるスク
ライブ領域のパターン例を示す概略レイアウト図、図４
〜図６は半導体ウェハのウェハ処理工程を示すフロー
と、それに対応する半導体ウェハの断面図および平面
図、図７(a),(b) および図８(a),(b) は本実施の形態１
における変形例のスクライブ領域のパターン例を示す概
略レイアウト図である。

【００２４】まず、図２により本実施の形態１の半導体
集積回路装置における半導体ウェハと半導体チップとの
概略構成を説明する。

【００２５】本実施の形態１の半導体集積回路装置にお
ける半導体ウェハは、たとえばダイナミック形のメモリ
セルによるＤＲＡＭチップを形成した半導体ウェハ１と
され、ＤＲＡＭチップが形成された複数の本体領域２
と、これらの本体領域２の間に形成された複数のスクラ
イブ領域３とから構成され、これらのスクライブ領域３
で切断されて本体領域２に形成されたＤＲＡＭチップが
個々のチップに分割されるようになっている。

【００２６】それぞれの本体領域２には、ＤＲＡＭチッ
プの集積回路が形成された回路領域４、ボンディング用
パッドおよびプローブ検査用パッドが配置された端子領
域５、端子領域５から回路領域４に電源を供給するため
の電源配線が形成された電源配線領域６が設けられ、回
路領域４の集積回路にはメモリアレイおよびその周辺回
路が形成されている。

【００２７】任意のスクライブ領域３には、ウェハ検査
のためのＴＥＧが形成された回路領域７が設けられ、こ
のＴＥＧは新しい製造プロセスの立ち上げ、プロセス変
更前などに、回路特性評価やプロセス特性評価のために
半導体ウェハ１上に形成されるテスト素子群である。

【００２８】以上のように構成される半導体ウェハ１に
おいては、特に、ＤＲＡＭチップの面積の縮小に対して
もショット内のパターンの面積有効利用を図るために、
スクライブ領域３、本体領域２の所定範囲のパターンの
下層に前工程プロセスのみに必要なパターンが形成され
ている。

【００２９】たとえば、図３に示すように、任意のスク
ライブ領域３には、各層にＴＥＧ８が形成され、このＴ
ＥＧ８は任意の層においてＴＥＧ用配線９を介してＴＥ
Ｇ用パッド１０に接続され、このＴＥＧ用パッド１０が
形成されたパターンの下層に、このパターンが形成され
る以前の工程に使用される検査パターン１１（バーニ
ア）、合わせパターン１２（ターゲット）などのウェハ
処理の前工程プロセスに必要不可欠なパターンが形成さ
れている。なお、ここでは四角の枠によるＫＬＡパター
ンの例を示している。

【００３０】次に、本実施の形態１の作用について、図
４〜図６に基づいて、半導体ウェハ１のウェハ処理工程
の概要を説明する。なお、図４〜図６において、中央の
図は左側のフローに対応する検査パターン部の断面図
（上）および平面図（下）、右側の図はフローに対応す
る回路部の断面図（上）および平面図（下）である。

【００３１】(1).素子形成領域の形成において（ステッ
プ４０１）、たとえばシリコン基板１３上の回路部に、
フィールド酸化膜１４により分離された素子形成領域を
形成する。この回路部は、本体領域２の回路領域４に形
成され、また検査パターン部はスクライブ領域３に形成
される。なお、回路部には、たとえばＭＯＳトランジス
タが形成されるものとする。

【００３２】(2).ゲート電極の形成において（ステップ
４０２）、回路部の素子形成領域に、たとえばゲート電
極を形成するためのポリシリコン膜１５を形成した後、
イオンを注入してソースおよびドレインとなる半導体層
１６を形成する。このゲート電極の形成の際に、検査パ
ターン部には、ポリシリコン膜１５による下地層に四角
の枠による検査パターン１１が形成される。

【００３３】(3).レジストへの開口部の形成において
（ステップ４０３）、回路部に、絶縁膜１７を形成した
後にレジスト１８を塗布し、このレジスト１８をマスク
を用いてショット毎に露光し、ソース電極およびドレイ
ン電極を形成するための開口部１９を形成する。このマ
スクには合わせパターン１２が形成されているので、検
査パターン部においては、以前の工程の検査パターン１
１に、このマスクの合わせパターン１２が内側に入るよ
うに位置合わせして露光を行う。これにより、検査パタ
ーン部にも、絶縁膜１７による合わせ層上のレジスト１
８に合わせパターン１２の開口部１９が形成される。

【００３４】(4).コンタクトホールの形成において（ス
テップ４０４）、回路部を、レジスト１８の露光パター
ンをマスクにしてエッチングし、絶縁膜１７にソース電
極およびドレイン電極を形成するためのコンタクトホー
ル２０を開口する。この際に、検査パターン部にも、絶
縁膜１７による合わせ層に合わせパターン１２のコンタ
クトホール２０が開口される。

【００３５】(5).ソース電極およびドレイン電極の配線
の形成において（ステップ４０５）、回路部に対して、
絶縁膜１７のコンタクトホール２０に配線材料を充填
し、これに接続されるソース電極およびドレイン電極の
配線２１を形成する。この配線材料の充填の際に、検査
パターン部にも、絶縁膜１７による合わせ層のコンタク
トホール２０に配線材料が充填される。

【００３６】(6).ゲート電極、ソース電極およびドレイ
ン電極のボンディングパッドの形成において（ステップ
４０６）、回路部に対して、レジスト塗布、露光、エッ
チングなどの工程を繰り返して絶縁膜１７および配線２
１を積層して形成した後、ゲート電極、ソース電極およ
びドレイン電極のボンディング用パッド２２を形成す
る。この際に、検査パターン部には、ＴＥＧ用パッド１
０が形成される。このＴＥＧ用パッド１０は、ＴＥＧ用
配線９を介して、それぞれの工程において各層に形成さ
れたＴＥＧ８に接続されている。

【００３７】以上のようなウェハ処理工程を経て、回路
部の最上層にはゲート電極、ソース電極およびドレイン
電極のボンディング用パッド２２とともに、プローブ検
査用パッド２３を形成することができ、またスクライブ
領域３には、検査パターン１１、合わせパターン１２な
どの前工程プロセスのみに必要なパターンの上層に、こ
のパターンが下層に存在しても加工する上で制約を受け
ることのないＴＥＧ用パッド１０を最上層に形成するこ
とができる。

【００３８】このウェハ処理工程の終了後に、ウェハ検
査工程において、ＴＥＧ用パッド１０にテスト針を当て
て電気的特性の試験を行うことで、半導体ウェハ１の回
路特性やプロセス特性を評価することができる。さら
に、この後、プローブ検査において、プローブ検査用パ
ッド２３にプローブ針を当ててＤＲＡＭチップ毎の良品
／不良品を選別のための機能検査が行われる。

【００３９】そして、ウェハ処理工程において良品とし
て選別されたＤＲＡＭチップは、組み立ての後工程プロ
セスにおいて、ダイシング、ダイボンディング、ワイヤ
ボンディング、モールド、リード成形、マーキングなど
の各プロセスを経てパッケージ構造の半導体集積回路装
置、この場合にはＤＲＡＭの半導体メモリを製造するこ
とができる。

【００４０】従って、本実施の形態１の半導体集積回路
装置によれば、スクライブ領域３のＴＥＧ用パッド１０
の下層に、前工程プロセスのみに必要な検査パターン１
１、合わせパターン１２などを配置することにより、シ
ョット内のパターンの面積有効利用を可能にし、ＤＲＡ
Ｍチップの面積の縮小に対しても、前工程プロセスに必
要不可欠なパターンを配置するとともに、ウェハ検査用
のＴＥＧ８の配置場所を十分な面積で確保することがで
きる。この結果、十分な面積のＴＥＧ８により詳細なプ
ロセスモニタを可能とすることができる。

【００４１】また、ショット内のパターンの面積有効利
用によりショット面積（スクライブ幅）を低減すること
ができ、さらに製品として、ショット面積の増加を抑え
ることができる。この結果、チップ取得数の増加を実現
することができる。

【００４２】なお、本実施の形態１のような場合には、
たとえば図７に示すように、スクライブ領域３を、ウェ
ハ検査のためのＴＥＧ８を配置する領域と、前工程プロ
セスのみに必要なパターンを配置する領域とに分けるこ
とも可能であり、このような場合にもＴＥＧ用パッド１
０の下層に検査パターン１１、合わせパターン１２など
を配置することで、図３の配置と同様にショット内のパ
ターンの面積有効利用を図ることができる。

【００４３】さらに、スクライブ領域３へのＴＥＧ８お
よび前工程プロセスのパターンの配置を分けることな
く、たとえば図８に示すような配置にする場合には、Ｔ
ＥＧ８とＴＥＧ用パッド１０とを接続するＴＥＧ用配線
９の下層に検査パターン１１、合わせパターン１２など
の前工程プロセスのみに必要なパターンを配置すること
ができる。この場合にも、前記図３の配置と同様にショ
ット内のパターンの面積有効利用を可能とすることがで
きる。

【００４４】（実施の形態２）図９(a),(b),(c) は本発
明の実施の形態２である半導体集積回路装置における本
体領域のパターン例を示す概略レイアウト図、図１０
(a),(b) は本実施の形態２における本体領域のショット
単位を示す概略レイアウト図、図１１(a),(b),(c) は本
実施の形態２における変形例の本体領域のパターン例を
示す概略レイアウト図である。

【００４５】本実施の形態２の半導体集積回路装置にお
ける半導体ウェハは、前記実施の形態１と同様に、ＤＲ
ＡＭチップが形成された複数の本体領域２と、これらの
本体領域２の間に形成された複数のスクライブ領域３と
から構成され、前記実施の形態１との相違点は、スクラ
イブ領域３ではなく、本体領域２の所定範囲の下層に前
工程プロセスのみに必要なパターンを形成するようにし
た点である。

【００４６】すなわち、本実施の形態２においては、た
とえば図９に示すように、ＤＲＡＭチップの面積の縮小
に対してもショット内のパターンの面積有効利用を図る
ために、本体領域２の任意のボンディング用パッド２
２、プローブ検査用パッド２３のパターンの下層に、こ
のパターンが形成される以前の工程に使用される検査パ
ターン１１（バーニア）、合わせパターン１２（ターゲ
ット）などのウェハ処理の前工程プロセスに必要不可欠
なパターンが形成されている。この図９において、(c）
は（b)のｃ−ｃ’切断線における断面図である。

【００４７】よって、本実施の形態２においても、ウェ
ハ処理工程を経て、本体領域２の端子領域５には、検査
パターン１１、合わせパターン１２などの前工程プロセ
スのみに必要なパターンの上層に、このパターンが下層
に存在しても加工する上で制約を受けることのないボン
ディング用パッド２２、プローブ検査用パッド２３を形
成することができる。

【００４８】従って、本実施の形態２の半導体集積回路
装置によれば、本体領域２のボンディング用パッド２
２、プローブ検査用パッド２３の下層に、前工程プロセ
スのみに必要な検査パターン１１、合わせパターン１２
などを配置することにより、前記実施の形態１と同様に
ショット内のパターンの面積有効利用を図り、ＴＥＧ８
の十分な面積の確保により詳細なプロセスモニタを可能
とすることができ、さらにショット面積（スクライブ
幅）の増加を抑えてチップ取得数の増加を実現すること
ができる。

【００４９】また、本実施の形態２のような場合には、
たとえば図１０(a) に示すように、合わせパターン１２
をボンディング用パッド２２、プローブ検査用パッド２
３の下層、すなわちショット中心であるパッドの真下に
配置することで、たとえば図１０(b) のようにショット
中心から離れた場所に配置する場合に比べて合わせずれ
が小さくできるので、露光工程における合わせ精度を向
上させることができる。

【００５０】なお、本実施の形態２のような場合には、
たとえば図１１に示すように、本体領域２の電源配線領
域６の下層に、前工程プロセスのみに必要なパターンを
配置することも可能であり、このような場合にも電源配
線２４の下層に検査パターン１１、合わせパターン１２
などを配置することで、図９の配置と同様にショット内
のパターンの面積有効利用を図ることができる。

【００５１】以上、本発明者によってなされた発明をそ
の実施の形態１および２に基づき具体的に説明したが、
本発明は前記実施の形態に限定されるものではなく、そ
の要旨を逸脱しない範囲で種々変更可能であることはい
うまでもない。

【００５２】たとえば、前記実施の形態においては、検
査パターン、合わせパターンを四角の枠によるＫＬＡパ
ターンの例で説明したが、他の形状のパターンについて
も広く適用可能であり、ウェハ処理工程の前工程プロセ
スにおいて、前のプロセスに続く後のプロセスにおける
位置合わせが可能な形状であればよい。

【００５３】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野であるＤＲＡＭの
半導体メモリによる半導体集積回路装置に適用した場合
について説明したが、これに限定されるものではなく、
ＳＲＡＭ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭなどの他の半導体メモリや、マイクロプロセ
ッサなどの半導体集積回路装置についても広く適用可能
である。

【００５４】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５５】(1).半導体ウェハのスクライブ領域に形成
されたＴＥＧ用パターンの下層に、前工程プロセス内の
みに必要なパターンを形成して、ショット内のパターン
の面積有効利用を図ることで、チップの面積の縮小に対
しても、前工程プロセスに必要不可欠なパターンを配置
するとともに、ウェハ検査用のＴＥＧの配置場所を十分
な面積で確保することができるので、詳細なプロセスモ
ニタが可能となる。

【００５６】(2).前記(1) により、ショット内のパター
ンの面積有効利用によってショット面積（スクライブ
幅）を低減することができ、さらに製品として、ショッ
ト面積の増加を抑えることができるので、チップ取得数
の増加を実現することが可能となる。

【００５７】(3).半導体ウェハの本体領域に形成された
集積回路用パターンの下層に、前工程プロセス内のみに
必要なパターンを形成する場合には、より一層、ショッ
ト内のパターンの面積有効利用を図ることができるの
で、ＴＥＧの十分な面積の確保により詳細なプロセスモ
ニタを可能とすることができ、さらにショット面積（ス
クライブ幅）の増加を抑えてチップ取得数の増加を実現
することが可能となる。

【００５８】(4).前記(3) において、ショット中心であ
るボンディング用パッド、プローブ検査用パッドの下層
に前工程プロセス内のみに必要なパターンを配置するこ
とで、露光工程における合わせ精度の向上が可能とな
る。

【図面の簡単な説明】

【図１】(a),(b),(c) は本発明の半導体集積回路装置に
おいて、半導体チップの面積の縮小に伴うパターン配置
例を示す概念図である。

【図２】(a),(b) は本発明の実施の形態１である半導体
集積回路装置における半導体ウェハと、このウェハ内の
半導体チップを示す概略レイアウト図である。

【図３】(a),(b) は本発明の実施の形態１におけるスク
ライブ領域のパターン例を示す概略レイアウト図であ
る。

【図４】本発明の実施の形態１における半導体ウェハの
ウェハ処理工程を示すフローと、それに対応する半導体
ウェハの断面図および平面図である。

【図５】本発明の実施の形態１における、図４に続く半
導体ウェハのウェハ処理工程を示すフローと、それに対
応する半導体ウェハの断面図および平面図である。

【図６】本発明の実施の形態１における、図５に続く半
導体ウェハのウェハ処理工程を示すフローと、それに対
応する半導体ウェハの断面図および平面図である。

【図７】(a),(b) は本発明の実施の形態１における変形
例のスクライブ領域のパターン例を示す概略レイアウト
図である。

【図８】(a),(b) は本発明の実施の形態１における、他
の変形例のスクライブ領域のパターン例を示す概略レイ
アウト図である。

【図９】(a),(b),(c) は本発明の実施の形態２である半
導体集積回路装置における本体領域のパターン例を示す
概略レイアウト図である。

【図１０】(a),(b) は本発明の実施の形態２における本
体領域のショット単位を示す概略レイアウト図である。

【図１１】(a),(b),(c) は本発明の実施の形態２におけ
る変形例の本体領域のパターン例を示す概略レイアウト
図である。

【図１２】(a),(b),(c) は本発明の前提となる半導体集
積回路装置において、半導体チップの面積の縮小に伴う
パターン配置例を示す概念図である。

【符号の説明】

１ 半導体ウェハ ２ 本体領域 ３ スクライブ領域 ４ 回路領域 ５ 端子領域 ６ 電源配線領域 ７ 回路領域 ８ ＴＥＧ ９ ＴＥＧ用配線 １０ ＴＥＧ用パッド １１ 検査パターン １２ 合わせパターン １３ シリコン基板 １４ フィールド酸化膜 １５ ポリシリコン膜 １６ 半導体層 １７ 絶縁膜 １８ レジスト １９ 開口部 ２０ コンタクトホール ２１ 配線 ２２ ボンディング用パッド ２３ プローブ検査用パッド ２４ 電源配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮野 裕之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 利穂 吉郎 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 牧村 智佐 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体ウェハにチップ単位で集積回路が
   形成されるとともに、この集積回路が形成された本体領
   域を除くスクライブ領域にＴＥＧが形成されている半導
   体集積回路装置であって、前記スクライブ領域に形成さ
   れたＴＥＧ用パターンの下層に、前記半導体ウェハのウ
   ェハ処理工程の繰り返しによる前工程プロセス内のみに
   必要なパターンが形成されていることを特徴とする半導
   体集積回路装置。
2. 【請求項２】 請求項１記載の半導体集積回路装置であ
   って、前記ＴＥＧ用パターンは、ＴＥＧ用パッド、ＴＥ
   Ｇ用配線であることを特徴とする半導体集積回路装置。
3. 【請求項３】 半導体ウェハにチップ単位で集積回路が
   形成されるとともに、この集積回路が形成された本体領
   域を除くスクライブ領域にＴＥＧが形成されている半導
   体集積回路装置であって、前記本体領域に形成された集
   積回路用パターンの下層に、前記半導体ウェハのウェハ
   処理工程の繰り返しによる前工程プロセス内のみに必要
   なパターンが形成されていることを特徴とする半導体集
   積回路装置。
4. 【請求項４】 請求項３記載の半導体集積回路装置であ
   って、前記集積回路用パターンは、ボンディング用パッ
   ド、プローブ検査用パッド、電源配線であることを特徴
   とする半導体集積回路装置。
5. 【請求項５】 請求項１または３記載の半導体集積回路
   装置であって、前記前工程プロセス内のみに必要なパタ
   ーンは、検査パターン、バーニア、合わせパターン、タ
   ーゲットパターンであることを特徴とする半導体集積回
   路装置。
6. 【請求項６】 少なくとも、半導体ウェハにチップ単位
   で集積回路を形成するとともに、この集積回路が形成さ
   れた本体領域を除くスクライブ領域にＴＥＧを形成する
   ウェハ処理工程を含む半導体集積回路装置の製造方法で
   あって、前記ウェハ処理工程の繰り返しによる前工程プ
   ロセス内のみに必要なパターンを前記スクライブ領域に
   形成する工程と、このスクライブ領域へのパターンの形
   成後にこのパターンの上層にＴＥＧ用パターンを形成す
   る工程とを含むことを特徴とする半導体集積回路装置の
   製造方法。
7. 【請求項７】 少なくとも、半導体ウェハにチップ単位
   で集積回路を形成するとともに、この集積回路が形成さ
   れた本体領域を除くスクライブ領域にＴＥＧを形成する
   ウェハ処理工程を含む半導体集積回路装置の製造方法で
   あって、前記ウェハ処理工程の繰り返しによる前工程プ
   ロセス内のみに必要なパターンを前記本体領域に形成す
   る工程と、この本体領域へのパターンの形成後にこのパ
   ターンの上層に集積回路用パターンを形成する工程とを
   含むことを特徴とする半導体集積回路装置の製造方法。