JPH1154733A - 半導体集積回路装置及びその製造方法、半導体集積回路装置用半導体基板 - Google Patents

Abstract

(57)【要約】 【課題】 １種類の拡散ウェーハを用意してチップサイ
ズの異なる複数の種類のチップ、チップサイズは同じで
もパッドなどの配置が異なるチップを含む半導体集積回
路装置及びその製造方法、半導体基板を提供する。 【解決手段】 ゲートアレー方式の半導体集積回路装置
において、チップ１全面に同一のトランジスタから構成
された同一のユニットセル９を配置する。拡散ウェーハ
を配線して形成されるチップを構成する入出力回路３及
び内部回路２は、同一のユニットセルを構成する同一の
トランジスタから形成される。任意の位置に入出力回路
及び内部回路を配置することにより、同一拡散ウェーハ
から任意のパッド配置を有する半導体集積回路や任意の
チップサイズの半導体集積回路を作成することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、とくにゲートアレー方式の半導体集積回路装
置に使用される配線工程前のセル構成に関するものであ
る。

【０００２】

【従来の技術】ゲートアレー(Gate Array)は、論理回路
の基本となる、例えば、インバータ、ＮＡＮＤなどのゲ
ートを半導体チップ（以下、チップという）の上で列状
に配置したもので規則的な構造による設計の単純化を目
的にしている。すべての論理をある限られた種類の基本
ゲート（以下、ユニットセルという）で表現しながら設
計を進めるので論理設計、レイアウト設計ともに単純に
なる。配置されたゲートの相互結線は、ゲート列間の通
路（チャネル）を用いて行われる。一般に、ゲートアレ
ー方式の半導体集積回路装置では、拡散工程までは共通
なパターンを形成し、次の工程である配線工程で製品に
固有のパターンを形成している。従来のゲートアレー方
式の半導体集積回路装置（ゲートアレーチップ）では、
論理回路を形成するユニットセルを構成する内部回路セ
ルと入出力回路を形成するユニットセルを構成するＩ／
Ｏセルは、互いに異なるパターンを持ち、内部セルはチ
ップ中心領域に配置され、Ｉ／Ｏセルは、チップ周辺領
域に配置されている。すなわち、論理回路など内部回路
を構成するセルと入出力回路を構成するセルとはゲート
長やゲート幅など構造が異なっている。

【０００３】図１６及び図１７は、従来の半導体ウェー
ハ（以下、ウェーハという）の一部を示す平面図であ
る。図１６が拡散工程までの処理を施したウェーハ（拡
散ウェーハ）の一部であり、図１７は、次工程の配線工
程を施して製品に固有のパターンを形成したウェーハの
一部である。拡散ウェーハのチップ形成領域１１には中
央部分に内部回路形成領域１２が形成されその回りに入
出力回路形成領域１３が区画されている。この拡散ウェ
ーハに配線工程が施されて製品としての固有のパターン
が形成されたウェーハは、内部回路２と入出力回路３が
配置され周辺部分の素子が形成されていない領域にパッ
ド電極（パッド）４が形成されている。図１８は、従来
のウェーハのチップ形成領域の平面図、図１９は、従来
のチップを示す平面図である。図１８に示すように内部
回路形成領域１２には、同一のトランジスタから構成さ
れたユニットセル５がマトリックス状に配列されてい
る。入出力回路形成領域１３には、トランジスタの種類
及び大きさが一定しないトランジスタから構成されたユ
ニットセル６が複数配置されている。入出力回路のトラ
ンジスタは、内部回路のトランジスタと同一であるとは
限らず、通常は種類及び大きさが一定していない。図１
８のウェーハに配線工程を施して図１９に示すチップ１
が形成される。チップ１には、周辺部にパッド４が形成
され、さらにパッド４と入出力回路３、入出力回路３と
内部回路２がそれぞれ配線７で電気的に接続されてい
る。

【０００４】

【発明が解決しようとする課題】従来のゲートアレー方
式の半導体集積回路装置において、パッドは、Ｉ／Ｏセ
ル部から引き出されているので、その配置はチップ周辺
部に制限され、かつパッド数は特定の数となっている。
そのために、パッド数を増やすかあるいはパッドをチッ
プ中心部に配置する場合には別な拡散ウェーハ（配線工
程を経ていない未配線状態のウェーハ：ＤＷ(Diffusion
Wafer) ）を用意する必要があった。最近の実装技術の
進歩により半導体集積回路の電極ピン数の使用範囲が広
がっており（２０〜３００ピン程度）、幅広いピン数の
製品群をカバーするのでチップサイズの異なる多数の拡
散ウェーハＤＷを用意する必要があった。また、同一の
チップサイズであってもチップの中心部にパッドを必要
とする製品では別々の拡散ウェーハを用意する必要があ
り、開発費の増大を招くという問題があった。図２０
は、拡散ウェーハ（ＤＷ）から配線工程を施すことによ
って形成されたウェーハ（Ｗ）までの製造工程を説明す
る断面図である。拡散ウェーハ１０にはトランジスタを
構成する拡散領域（図示しない）が形成されている。こ
の拡散領域を複数含んで同一の大きさのチップ形成領域
１１がマトリックス状に区画されている。

【０００５】この拡散ウェーハ１０に配線を施してチッ
プ形成領域１１に入出力回路、内部回路及びパッドを有
するチップ１が形成されたウェーハ（Ｗ）が形成され
る。チップ１の大きさはウェーハ（Ｗ）１０によって異
なり、第１のウェーハ（Ｗ１）１０のチップ１は、第２
のウェーハ（Ｗ２）１０のチップ１より大きい。このよ
うに、チップサイズの異なる製品を作るには、前述のよ
うに第１のウェーハ（Ｗ１）には第１の拡散ウェーハ
（ＤＷ１）、第２のウェーハ（Ｗ２）には第２の拡散ウ
ェーハ（ＤＷ２）のように、別々の拡散ウェーハを用い
る必要があった。本発明は、このような事情によりなさ
れたものであり、１種類の拡散ウェーハを用意してチッ
プサイズの異なる複数の種類の集積回路チップあるいは
チップサイズは同じでもパッドなどの配置が異なる集積
回路チップを含む半導体集積回路装置及びその製造方法
及びその半導体集積回路装置が形成された半導体基板を
提供する。

【０００６】

【課題を解決するための手段】ゲートアレー方式の半導
体集積回路装置において、チップ全面に同一のトランジ
スタから構成された同一のユニットセルを配置すること
を特徴とする。したがって、拡散ウェーハを配線して形
成されるチップを構成する入出力回路及び内部回路は、
同一のユニットセルを構成する同一のトランジスタから
形成される。また、ウェーハを切断して複数のチップを
形成する際にウェーハ上に形成されるスクライブライン
領域に配置されたテスト用素子やマークなどを上記ユニ
ットセルのトランジスタを利用することもできる。任意
の位置に入出力回路及び内部回路を配置することによ
り、同一拡散ウェーハから任意のパッド配置を有する半
導体集積回路や任意のチップサイズの半導体集積回路を
作成することができる。すなわち、本発明の半導体集積
回路装置用半導体基板は、半導体ウェーハと、前記半導
体ウェーハに形成され、マトリックス状に配列された同
一形状の複数のトランジスタから構成された複数のユニ
ットセルとを備えていることを第１の特徴とし、半導体
ウェーハと、前記半導体ウェーハに形成され、マトリッ
クス状に配列された同一形状の複数のトランジスタから
構成されたユニットセルと、前記ユニットセルのトラン
ジスタを配線して形成された入出力回路及び内部回路が
配置されている複数の半導体チップ領域と、前記半導体
チップ領域間に形成されたスクライブラインとを備えて
いることを第２の特徴とする。

【０００７】本発明の半導体集積回路装置は、半導体基
板と、前記半導体基板に形成されマトリックス状に配列
された同一形状の複数のトランジスタから構成されたユ
ニットセルと、前記ユニットセルのトランジスタを配線
して形成された内部回路と、前記内部回路に電気的に接
続され前記ユニットセルのトランジスタを配線して形成
された入出力回路と、前記入出力回路に電気的に接続さ
れ前記ユニットセル上に絶縁膜を介して形成されたパッ
ド電極とを備えていること特徴とする。本発明の半導体
集積回路装置の製造方法は、同一形状の複数のトランジ
スタから構成されたユニットセルを半導体ウェーハにマ
トリックス状に配列する第１の工程と、前記ユニットセ
ルのトランジスタを配線して形成された入出力回路及び
内部回路が配置されている半導体チップ領域を前記半導
体ウェーハに配列する第２の工程とを備えていることを
特徴とする。

【０００８】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図５を参照して第１
の実施例を説明する。図１は、トランジスタが形成され
た拡散工程終了後のウェーハ（拡散ウェーハ）上の４チ
ップ形成領域の平面図である。ウェーハ上の各チップ形
成領域１１には、そのほぼ全面にユニットセル領域８が
形成されている。ユニットセル領域８の詳細は、図２に
示されている。図２は、拡散ウェーハ上の１チップ形成
領域の平面図である。この図のように、ユニットセル領
域８にはユニットセル９がマトリックス状に配列されて
おり、しかもすべて同一である。拡散工程に続く配線工
程では、ユニットセル９の配線接続を行い内部回路や入
出力回路を形成する。このユニットセル９は、４個のト
ランジスタから構成されている。図３は、拡散ウェーハ
に配線処理を施してチップを形成したウェーハ上の４チ
ップの平面図である。各チップ１のユニットセル領域８
に集積回路が形成されている。チップ１の中心部に内部
回路２が形成され、内部回路２の回りのチップ周辺部に
入出力（Ｉ／Ｏ）回路３が配置形成されている。さら
に、入出力回路３の外側にユニットセル領域８の周辺部
に沿って外部接続用のパッド電極４が配置形成されてい
る。

【０００９】図４には、ユニットセル領域８に形成され
た集積回路の詳細が示されており、この図は、配線処理
が施されたウェーハ上の１チップの平面図である。図の
ように、チップ１上のユニットセル９は、配線７を用い
て集積回路を構成するように適宜のパターンで接続さ
れ、内部回路２、入出力回路３、パッド４が形成され
る。内部回路２と入出力回路３とは配線７で電気的に接
続され、入出力回路３とパッド４も配線７により電気的
に接続されている。図４に示すチップは、図３に示すチ
ップと異なり、内部回路２は、チップ１の一辺に偏って
配置形成されている。パッド４は、内部回路２が配置さ
れている辺と対向する１辺に偏って配置形成されてい
る。そして、入出力回路３は、内部回路２とパッド４の
間に配置されている。このように、本発明では入出力回
路３及び内部回路２は、チップ内の自由な場所に配置す
ることができる。

【００１０】次に、図５を参照して図４のＡ−Ａ′線に
沿う部分のパッドの下の内部構造を説明する。チップを
構成する、例えば、シリコンなどの半導体基板１の表面
領域には、ＬＯＣＯＳ法などにより素子分離領域となる
フィールド酸化膜２１が形成されている。そして、素子
分離領域に囲まれた素子領域にはソース／ドレイン領域
２２が形成されている。半導体基板１上のソース／ドレ
イン領域２２間の上にはゲート酸化膜２３を介してポリ
シリコンなどからなるゲート電極２４が形成している。
ソース／ドレイン領域２２、ゲート酸化膜２３及びゲー
ト電極２４が図４に示すユニットセル９を構成するトラ
ンジスタを構成している。半導体基板１上には、ゲート
電極２４を被覆するシリコン酸化膜などの第１の層間絶
縁膜２５が形成され、その上にアルミニウムなどの金属
配線７がパターニングされている。配線７は、シリコン
酸化膜などの第２の層間絶縁膜２６が形成されている。
第２の層間絶縁膜２６には、配線７の上にコンタクト孔
が形成される。次に、第２の層間絶縁膜２６の上にアル
ミニウムなどからなるパッド４がパターニング形成され
る。パッド４は、コンタクト孔を介して配線７と電気的
に接続される。この時、このパッド４下のトランジスタ
は、入出回路３及び内部回路２のいずれをも構成してい
ないので、配線７とは電気的に接続されていない。第２
の層間絶縁膜２６の上にはシリコン窒化膜などの絶縁保
護膜２７が施されている。

【００１１】このように、パッドは、層間絶縁膜を介し
てユニットセルを構成するトランジスタの上に形成する
ことになるが、このトランジスタは、内部回路や入出力
回路とは無関係なので、パッドに機械的な応力が働いて
もこれら回路には何等影響を与えるものではない。次
に、図６を参照して第２の実施例を説明する。図は、チ
ップの平面図である。この実施例では図１に示した拡散
ウェーハから図３もしくは図４とは異なる構造のチップ
を形成する。このチップ１は、拡散ウェーハの４チップ
分をまとめて一つの集積回路を組んでいる。この場合は
２種類のチップサイズの製品を１種類の拡散ウェハから
作る実施例であるが、基本のチップサイズを小さくして
おけば、１種類の拡散ウェハから任意のチップサイズの
製品を作成することができる。図に示すように、拡散ウ
ェーハに配線処理を施して４チップ形成領域を１チップ
としている。チップ１の中心部に内部回路２が形成さ
れ、内部回路２の回りのチップ周辺部に入出力回路３が
配置形成されている。さらに、入出力回路３の外側にユ
ニットセル領域８の周辺部に沿って外部接続用のパッド
電極４が配置形成されている。

【００１２】次に、図７乃至図１０を参照して第１及び
第２の実施例に用いられたウェーハに形成されたユニッ
トセルの構造を説明する。図は、いずれもユニットセル
の模式回路図である。ユニットセル９は、所定の数のト
ランジスタを有し、それらが機能的に接続されてインバ
ータやＮＡＮＤなどの基本ゲートを構成してなるもので
ある。図７は、図１６や図３のチップに用いられる４個
のトランジスタを有するユニットセルである。トランジ
スタは、ＮチャネルＭＯＳトランジスタ（Ｎｃｈ）とＰ
チャネルＭＯＳ（Ｐｃｈ）をそれぞれ２個使用してい
る。図８のユニットセル９では、トランジスタはＮチャ
ネルＭＯＳトランジスタ（Ｎｃｈ）とＰチャネルＭＯＳ
（Ｐｃｈ）をそれぞれ３個使用している。図９に示すユ
ニットセル９では、トランジスタはＮチャネルＭＯＳト
ランジスタ（Ｎｃｈ）とＰチャネルＭＯＳ（Ｐｃｈ）を
それぞれ４個使用している。また、図１０に示すユニッ
トセル９では、６個のＮＰＮトランジスタ（ＮＰＮ）と
２個の抵抗（Ｒ）を使用している。

【００１３】一般に、半導体装置の設計工程では、論理
設計と回路設計とがある。論理設計は、機能設計データ
に基づいて集積回路がインバータやＮＡＮＤなどのロン
リゲートを単位としたレベルにまで具体化される。論理
設計ではゲートとゲートの接続関係、即ち論理回路構造
を主眼においた設計が行われる。回路設計工程は、論理
セルライブラリに使用する基本論理単位とデバイス設計
によってえられたトランジスタライブラリを組み合わせ
て実現し、その性能を回路シュミレータによって予測し
てパラメータの形で提供する工程である。従来のゲート
アレー方式の半導体集積回路装置は、論理設計によって
内部回路や入出力回路に用いるトランジスタの構造や大
きさが決められるのに対し、本発明では所定の性能を持
った１種類のトランジスタで回路設計が行われる。

【００１４】図１１は、本発明の拡散ウェーハ（ＤＷ）
から配線工程を施して形成されたウェーハ（Ｗ）までの
製造工程を説明する断面図である。拡散ウェーハ（Ｄ
Ｗ）１０にはトランジスタを構成する拡散領域（図示し
ない）が形成されている。そして、トランジスタは、マ
トリックス状に配置されたユニットセルを構成してい
る。この拡散ウェーハには、どのユニットセルも同じな
ので、チップ形成領域を予め区画する必要はない。この
拡散ウェーハ（ＤＷ）１０に配線を施して入出力回路、
内部回路及びパッドを有するチップ１が形成されたウェ
ーハ（Ｗ）が形成される。チップ１の大きさはウェーハ
（Ｗ）１０によって異なり、第１のウェーハ（Ｗ１）１
０のチップ１は、第２のウェーハ（Ｗ２）１０のチップ
１より大きい。このように、チップサイズの異なる製品
が同一の拡散ウェーハから作られる。１つの拡散ウェー
ハから、さらにチップサイズの異なる第３、第４、・・
・のウェーハを形成することができる。

【００１５】次に、図１２を参照して第３の実施例を説
明する。図は、拡散ウェーハに対して配線工程を施して
複数のチップが形成されたウェーハの平面図である。配
線工程処理を施されたウェーハ１０には、複数のチップ
１がマトリックス状に形成されている。各チップ１は、
中央部分に内部回路２、その周辺に入出力回路３が形成
されている。さらに、チップ１の４辺にはパッド（図示
せず）が形成されている。ウェーハ１０にはトランジス
タなどから構成されたユニットセル９がウェーハ１０の
１主面のほぼ全面に形成されている。一部はチップ領域
内の内部回路２及び入出力回路３に用いられる。その用
途以外のユニットセルは、なにもしないか、必要に応じ
て何等かの役割を与えられる。例えば、チップ１間の領
域にもユニットセル９が配置形成されている。この領域
は、ウェーハ１０を切断してチップ１を切り出すときに
用いられるスクライブラインが配置形成されるところで
あり、ウェーハ１０は、このラインに沿って切断され
る。この位置に形成されているユニットセル９は、内部
回路２や入出力回路３に用いないので、チップ１の性能
を検査するテスト回路や切断時のアライメントマークに
用いることができる。

【００１６】次に、図１３乃至図１５に示す入出力回路
を参照して本発明の作用効果を説明する。図１３は、本
発明及び従来の入出力回路を示す回路図、図１４は、本
発明の入出力回路の内部構造を模式的に示すブロック
図、図１５は、従来の入出力回路の内部構造を模式的に
示すブロック図である。入出力回路は、出力バッファと
入力バッファとを備え、一端がパッド（入出力端子）に
接続され、他端が内部回路に接続されている。トランジ
スタは、ＮチャネルＭＯＳトランジスタＱ１、Ｑ３、Ｑ
５及びＰチャネルＭＯＳトランジスタＱ２、Ｑ４、Ｑ６
から構成されている。トランジスタＱ１は、ソース／ド
レイン領域の一方がパッドに接続され、他方が接地され
ている。トランジスタＱ２は、ソース／ドレイン領域の
一方がパッドに接続されると共にトランジスタＱ１のソ
ース／ドレイン領域の一方に接続され、他方が電源に接
続されている。トランジスタＱ３は、ソース／ドレイン
領域の一方がトランジスタＱ２のゲートに接続され、他
方が接地されている。トランジスタＱ４は、ソース／ド
レイン領域の一方がトランジスタＱ２のゲートに接続さ
れると共にトランジスタＱ３のソース／ドレイン領域の
一方に接続され、他方が電源に接続されている。トラン
ジスタＱ５は、ソース／ドレイン領域の一方がトランジ
スタＱ１のゲートに接続され、他方が接地されている。
トランジスタＱ６は、ソース／ドレイン領域の一方がト
ランジスタＱ１のゲートに接続されると共にトランジス
タＱ５のソース／ドレイン領域の一方に接続され、他方
が電源に接続されている。

【００１７】このような入出力回路を構成するトランジ
スタの大きさを図の面積で表現すると図１４及び図１５
のようになる。つまり、ゲートが形成された拡散領域
（ＳＤＧ）の大きさがトランジスタの大きさを表わして
いる。図１５に示すように従来ではトランジスタの大き
さにあった拡散領域を形成しているので、面積の異なる
拡散領域が複数種形成されているのに対し、図１４に示
す本発明のトランジスタは、すべて同じ大きさの拡散領
域からなり、１つのトランジスタが複数の拡散領域から
構成されている。すなわち、１つのトランジスタは、少
なくとも１つの小さなトランジスタからなり、チップに
はこの小さなトランジスタのみが形成されている。

【００１８】

【発明の効果】これまでのゲートアレー方式の半導体集
積回路装置では、ピン数の異なる製品を開発する場合に
は、５〜７種類のチップサイズの異なる拡散ウェーハを
準備しておく必要があった。また、同一チップサイズで
もチップ内部にパッド電極を配置する場合には別の拡散
ウェーハが必要となり、拡散ウェーハを準備するための
開発費用及び多数の拡散ウェーハの保管に膨大な費用を
必要としていた。本発明により１種類の拡散ウェーハを
用意しておくだけで、チップサイズの異なる集積回路あ
るいはパッド配置の異なる集積回路などを提供すること
ができる。

【図面の簡単な説明】

【図１】本発明の拡散ウェーハのチップ形成領域平面
図。

【図２】本発明の拡散ウェーハのチップ形成領域の拡大
平面図。

【図３】本発明のウェーハに形成されたチップ平面図。

【図４】本発明のチップの拡大平面図。

【図５】図４のＡ−Ａ′線に沿う部分の断面図。

【図６】本発明のチップ平面図。

【図７】本発明のチップに形成されたユニットセルの模
式回路図。

【図８】本発明のチップに形成されたユニットセルの模
式回路図。

【図９】本発明のチップに形成されたユニットセルの模
式回路図。

【図１０】本発明のチップに形成されたユニットセルの
模式回路図。

【図１１】本発明の製造工程を説明するウェーハ平面
図。

【図１２】本発明のウェーハ平面図。

【図１３】本発明の半導体集積回路装置の入出力回路の
回路図。

【図１４】本発明の半導体集積回路装置の入出力回路の
回路図。

【図１５】従来の半導体集積回路装置の入出力回路の回
路図。

【図１６】従来の拡散ウェーハのチップ形成領域平面
図。

【図１７】従来のウェーハのチップ領域平面図。

【図１８】従来のウェーハのチップ形成領域の拡大平面
図。

【図１９】従来のチップの拡大平面図。

【図２０】従来の製造工程を説明するウェーハの平面
図。

【符号の説明】

１・・・チップ（半導体基板）、 ２・・・内部回
路、３・・・入出力回路、 ４・・・パッド、５、
６、９・・・ユニットセル（基本ゲート）、 ７・・
・配線、８・・・ユニットセル領域、 １０・・・ウ
ェーハ、１１・・・チップ形成領域、 １２・・・内
部回路形成領域、１３・・・入出力回路形成領域、
２１・・・フィールド酸化膜、２２・・・ソース／ドレ
イン領域、 ２３・・・ゲート酸化膜、２４・・・ゲ
ート電極、 ２５、２６・・・層間絶縁膜、２７・・
・保護絶縁膜。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体ウェーハと、 前記半導体ウェーハに形成され、マトリックス状に配列
   された同一形状の複数のトランジスタから構成された複
   数のユニットセルとを備えていることを特徴とする半導
   体集積回路装置用半導体基板。
2. 【請求項２】 半導体ウェーハと、 前記半導体ウェーハに形成され、マトリックス状に配列
   された同一形状の複数のトランジスタから構成されたユ
   ニットセルと、 前記ユニットセルのトランジスタを配線して形成された
   入出力回路及び内部回路が配置されている複数の半導体
   チップ領域と、 前記半導体チップ領域間に形成されたスクライブライン
   とを備えていることを特徴とする半導体集積回路装置用
   半導体基板。
3. 【請求項３】 前記スクライブラインが形成された領域
   に配置された前記ユニットセルのトランジスタは、位置
   決め用マークもしくはテスト用素子に用いられることを
   特徴とする請求項２に記載の半導体集積回路装置用半導
   体基板。
4. 【請求項４】 半導体基板と、 前記半導体基板に形成され、マトリックス状に配列され
   た同一形状の複数のトランジスタから構成されたユニッ
   トセルと、 前記ユニットセルのトランジスタを配線して形成された
   内部回路と、 前記内部回路に電気的に接続され、前記ユニットセルの
   トランジスタを配線して形成された入出力回路と、 前記入出力回路に電気的に接続され、前記ユニットセル
   上に絶縁膜を介して形成されたパッド電極とを備えてい
   ることを特徴とする半導体集積回路装置。
5. 【請求項５】 前記パッド電極は、前記半導体基板上の
   中央部分に配置されていることを特徴とする請求項４に
   記載の半導体集積回路装置。
6. 【請求項６】 前記パッド電極は、前記半導体基板上の
   周辺部分に配置されていることを特徴とする請求項４に
   記載の半導体集積回路装置。
7. 【請求項７】 同一形状の複数のトランジスタから構成
   されたユニットセルを半導体ウェーハにマトリックス状
   に配列する第１の工程と、 前記ユニットセルのトランジスタを配線して形成された
   入出力回路及び内部回路が配置されている半導体チップ
   領域を前記半導体ウェーハに配列する第２の工程とを備
   えていることを特徴とする半導体集積回路装置の製造方
   法。
8. 【請求項８】 前記第１の工程の後に前記ユニットセル
   のトランジスタを配線して所定の大きさの半導体チップ
   領域を第１の半導体ウェーハに配列する工程を行い、次
   に、前記第１の工程の後に第２の半導体ウェーハに前記
   ユニットセルのトランジスタを配線して前記第１の半導
   体ウェーハに配列された半導体チップ領域より大きい半
   導体チップ領域を配列し、以下、複数の半導体ウェーハ
   に対してそれぞれ大きさの異なる半導体チップ領域を配
   置する工程を有するとを特徴とする請求項７に記載の半
   導体集積回路装置の製造方法。