JPH0846485A - ディジタルフィルタ - Google Patents

Abstract

(57)【要約】 【目的】 シフトレジスタ１と、フィルタ出力として利
用されるデータを格納しているメモリ２とを具えるディ
ジタルフィルタにおいて、バースト状の入力ディジタル
信号にランプアップ・ダウンデータを付加した状態のフ
ィルタ出力を、メモリ２の容量を増加することなく得る
こと。 【構成】 バーストタイミング信号により動作し、バー
スト信号の前後のランプアップ信号およびランプダウン
信号を作成するために好適なデータを前記メモリから読
み出すためのアドレス信号を発生するアドレス信号発生
回路５と、バーストタイミング信号により動作し、前記
アドレス信号発生回路で発生されたアドレス信号を前記
シフトレジスタが保持するｎビットのデータの代わりに
前記メモリに出力するアドレス信号切り替え回路６とを
具える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタルフィルタ
に関するものである。

【０００２】

【従来の技術】ディジタルフィルタの一例が、例えば特
開平３−１５０９１７号公報に開示されている。このデ
ィジタルフィルタは、所定のシフトレジスタ、所定のメ
モリおよび所定のカウンタを具えたものであった。ここ
で、所定のシフトレジスタは、入力ディジタル信号を第
１のクロック信号により１ビットずつシフトしｎビット
分保持するものであった。また、所定のメモリは、フィ
ルタ出力として利用されるデータを格納しているもの
で、しかも、前記シフトレジスタが保持するｎビットの
データをアドレス信号として入力し、かつ、該アドレス
信号に対応する格納データを前記カウンタからの出力指
示信号に応じて出力するメモリであった。また、所定の
カウンタは、前記メモリに対しデータの出力を指示する
信号（出力指示信号）を出力するものであった。具体的
には、前記第１のクロック信号のｓ倍（ｓは２以上の整
数）の周期の第２のクロック信号をカウントすることで
生成される信号を、前記メモリに対して出力指示信号と
して出力するものであった。

【０００３】

【発明が解決しようとする課題】ところで、ディジタル
フィルタによる処理においては、バースト状の入力ディ
ジタル信号を処理する場合が多々ある。その場合のディ
ジタルフィルタからの出力信号は、バースト信号部分の
前側にランプアップ部が付加されかつ後側にランプダウ
ン部が付加された状態の信号とするのが好ましい。これ
は、いきなり信号を切断してしまうと、信号のスペクト
ルが広がってしまうので、それを防止するためである。
そして、ランプアップ部分およびランプダウン部分を有
した状態のフィルタ出力を、たとえば上述の従来のディ
ジタルフィルタを用い得るためには、以下に図４および
図５を参照して説明する構成が考えられる。ここで、図
４はデイジタルフィルタの構成図である。この図４にお
いて、１は上述のｎビット規模のシフトレジスタ、２は
上述のメモリ、３は上述のカウンタ、４はメモリ２から
出力されるデータをアナログ信号に変換しフィルタ出力
とするＤ／Ａ変換器、ＣＬＫ１は第１のクロック信号、
ＣＬＫ２は第２のクロック信号である。また、図５は、
第１のクロック信号、入力ディジタル信号、バーストタ
イミング信号およびフィルタ出力の関係の一例を示した
波形図である。ここで、バーストタイミング信号とは、
図５に示したように、入力デイジタル信号においてこれ
からバースト信号部分Ｓ_A が入力されること、或は、バ
ースト信号部分Ｓ_A が終了したことを示すための信号Ｓ
_B である。このバーストタイミング信号Ｓ_B は、入力デ
ィジタル信号に対し何らかの処理を行ないその都度作成
される場合または、入力ディジタル信号の規格により予
め用意されている場合など、信号処理形態に応じ種々の
方法で準備できる。また、図５のＳ_RUがフィルタ出力に
おけるランプアップ部であり、Ｓ_RDがフィルタ出力にお
けるランプダウン部である。

【０００４】図４に示したように、シフトレジスタ１か
らのｎビットの信号線と、バーストタイミング信号の信
号線との合計（ｎ＋１）ビットでメモリ２のアドレス信
号を構成し、かつ、このメモリ２を、（ｎ＋１）ビット
で読み出される容量のものとすることで、ランプアップ
部分およびランプダウン部分を有した状態のフィルタ出
力を得るのである。この構成では、バーストタイミング
信号Ｓ_B の入力がない場合（０レベルの場合）、メモリ
２はシフトレジスタ１が保持しているｎビットのデータ
により実質的にアドレス指定される。これに対し、バー
ストタイミング信号Ｓ_B が入力された場合（１レベルの
場合）、メモリ２は（ｎ＋１）ビットのデータによりア
ドレス指定される。ここで、バーストタイミング信号Ｓ
_B が入力された場合のアドレスを所定のアドレスにして
おくと、メモリ２に格納されているデータのうちの、ラ
ンプアップ部およびランプダウン部の作成に好適なデー
タを、メモリ２から読み出すことができるので所望のフ
ィルタ出力が得られる。

【０００５】しかしながら、この図４を参照して説明し
た構成の場合、メモリ２のアドレス信号を１ビット増や
す分、メモリ２の容量を２倍に増やす必要があるという
問題点があった。特に、シフトレジスタのビット数ｎが
大きい場合は、アドレス信号をたとえ１ビット追加する
といえど、メモリの増加量は極めて大きくなる。つま
り、例えば、２ビットから３ビットへの変更であれば２
³ −２² ＝４であるので４アドレス分のメモリ増加で済
むが、例えば８ビットから９ビットへの変更であると２
⁹ −２⁸ ＝５１２−２５６＝２５６であるので２５６ア
ドレス分のメモリ増加となる。

【０００６】

【課題を解決するための手段】そこでこの出願の第一発
明によれば、入力ディジタル信号が入力され、第１のク
ロック信号により制御されるｎビットの規模のシフトレ
ジスタと、フィルタ出力として利用されるデータを格納
すると共に、シフトレジスタが保持するｎビットのデー
タをアドレス信号として入力し、このアドレス信号に対
応する格納データを出力指示信号に応じて出力するメモ
リと、を具えるディジタルフィルタにおいて、下記の
（ａ）および（ｂ）を具えたことを特徴とする。

【０００７】（ａ）バーストタイミング信号により動作
し、バースト信号の前後のランプアップ信号およびラン
プダウン信号を作成するために好適なデータを前記メモ
リから読み出すためのアドレス信号を発生するアドレス
信号発生回路。

【０００８】（ｂ）前記バーストタイミング信号により
動作し、前記アドレス信号発生回路で発生されたアドレ
ス信号を前記シフトレジスタが保持するｎビットのデー
タの代わりに前記メモリに出力するアドレス信号切り替
え回路。

【０００９】また、この出願の第二発明によれば、フィ
ルタ出力として利用されるデータを格納すると共に、入
力ディジタル信号をアドレス信号として入力し、該アド
レス信号に対応する格納データを出力指示信号に応じて
出力するメモリを具えるディジタルフィルタにおいて、
バーストタイミング信号、第１のクロック信号および前
記入力ディジタル信号が入力されるディジタル信号処理
部であって、前記バーストタイミング信号が入力されて
いないときは、前記入力ディジタル信号を前記第１のク
ロック信号が到来するごとに１ビットずつシフトすると
共に、ｎビット分を前記メモリに対しアドレス信号とし
て出力し、前記バーストタイミング信号が入力されたと
きは、バースト信号の前後のランプアップ信号およびラ
ンプダウン信号を作成するために好適なデータを前記メ
モリから読み出すためのｎビットのアドレス信号を発生
してこれを前記メモリに対し出力するディジタル信号処
理部を具えたことを特徴とする。

【００１０】

【作用】これら第一及び第二発明によれば次のような作
用が得られる。メモリ内にはフィルタ出力として利用さ
れる多数のデータが格納されており、これらデータには
ランプアップ信号およびランプダウン信号を作成するに
好適な（流用可能な）データも含まれる。そして、第一
及び第二発明では、バーストタイミング信号が到来した
とき、メモリ内に格納されているデータのうちのランプ
アップ信号およびランプダウン信号を作成するに好適な
データを読み出すためのアドレス信号を特別に作成し、
このアドレス信号によりメモリをアクセスできる。した
がって、メモリの容量を増やすことなくメモリ内のデー
タを流用してランプアップ信号およびランプダウン信号
を作成できる。

【００１１】

【実施例】以下、図面を参照してこの出願の第一発明お
よび第二発明の実施例についてそれぞれ説明する。な
お、説明に用いる各図において従来の構成成分と同様な
構成成分については同一の番号を付して示してある。

【００１２】１．第一発明の実施例 図１は第一発明の実施例のディジタルフィルタの構成を
示した図である。この第一発明の実施例のディジタルフ
ィルタは、詳細は後述するが、所定のシフトレジスタ
１、所定のメモリ２、出力指示信号発生部３、Ｄ／Ａ変
換器４、所定のアドレス信号発生回路５および所定のア
ドレス信号切り替え回路６を具える。

【００１３】ここで、シフトレジスタ１は、第１のクロ
ック信号ＣＬＫ１により制御されるｎビットの規模のシ
フトレジスタであって、その初段に入力ディジタル信号
の先頭ビットを記憶した後、第１のクロック信号によっ
て入力ディジタル信号を１ビットづつシフトするもので
ある。このシフトレジスタ１の各段の出力は、アドレス
信号切り替え回路６に接続してある。なお、シフトレジ
スタ１の段数ｎは、ディジタルフィルタの設計に応じた
任意の数とできる。

【００１４】また、メモリ２は、フィルタ出力として利
用されるデータを多数格納しているメモリである。しか
も、シフトレジスタ１が保持するｎビットのデータ或は
アドレス信号発生回路５で発生されたデータのいずれか
をアドレス信号として入力し、このアドレス信号に対応
する格納データを出力指示信号Ｓ_OUT に応じて出力する
メモリである。

【００１５】なお、出力指示信号Ｓ_OUT は出力指示信号
生発生部３により発生されメモリ２に入力される。この
出力指示信号発生部３は、ディジタルフィルタの設計に
応じた任意好適な構成とできる。この実施例では、第１
のクロック信号ＣＬＫ１に対し周期がｓ倍（ｓは例えば
２以上の数）の第２のクロック信号ＣＬＫ２を計数する
カウンタ３を用意し、その出力信号を出力指示信号Ｓ
_OUT としている。つまり、オーバーサンプリング技術を
採用している。もちろん、出力指示信号として第２のク
ロック信号ＣＬＫ２をそのまま用いたり、あるいは、第
１のクロック信号と同周期であるが位相がずれた信号を
用いる等の種々の変更を行なえる。

【００１６】また、Ｄ／Ａ変換器４は、メモリ２から出
力される所定のデータをアナログ信号に変換するもので
ある。このＤ／Ａ変換器４は、特に限定されず、従来公
知のもので構成すれば良い。なお、フィルタ出力がディ
ジタル信号で良いならこのＤ／Ａ変換器４は設けずとも
良い。

【００１７】また、アドレス信号発生回路５は、図５を
用いて既に説明したバーストタイミング信号Ｓ_B により
動作し、メモリ２内に格納されているデータのうちの、
バースト信号の前後のランプアップ信号およびランプダ
ウン信号を作成するために好適なデータを読み出すため
のｎビットのアドレス信号を発生するものである。この
アドレス信号発生回路５は、例えば、バーストタイミン
グ信号Ｓ_B の監視ビットと、予め定めたアドレス信号が
格納されたＲＯＭと、所定の論理回路部とを具えたもの
で構成出来る。ここで、バーストタイミング信号監視ビ
ットは、入力されたバーストタイミング信号Ｓ_B がラン
プアップ部に対応するものなのかランプダウン部に対応
するものなかを監視するためのビットである。例えばバ
ーストタイミング信号Ｓ_B が１つ入力されるとこの監視
ビットは例えば「１」となり、次に、バーストタイミン
グ信号Ｓ_B が入力された場合にこの監視ビットは「０」
に戻り、これが繰り返されるように構成する。すると、
監視ビットを「１」に変化させたバーストタイミング信
号Ｓ_B はランプアップ部に対応するものと判断でき、一
方、監視ビットを「０」に変化させたバーストタイミン
グ信号Ｓ_B はランプダウン部に対応するものと判断でき
る。また、アドレス信号が格納されたＲＯＭは、例え
ば、所望の傾斜のランプアップ部およびランプダウン部
ができるようメモリ２内のデータをアクセスできるよう
に、ここでは複数（詳細は後述する。）のアドレス信号
を順に書き込んだものである。また、所定の論理回路と
は、ここでは、バーストタイミング信号Ｓ_B が入力され
ている間において第１のクロック信号ＣＬＫ１が入力さ
れるごとに、前記アドレス信号が格納されたＲＯＭから
アドレス信号を順次に読み出して、アドレス信号切り替
え回路６に出力するものである。この実施例では、図５
に示したように、バーストタイミング信号Ｓ_B のパルス
幅を、第１のクロック信号ＣＬＫ１の４パルス分の幅と
しているので、ＲＯＭはランプアップ部用のアドレス信
号として４つのアドレス信号を格納し、かつ、ランプダ
ウン部用のアドレス信号として４つのアドレス信号を格
納している。このようにアドレス信号が格納されたＲＯ
Ｍからランプアップ用のアドレス信号を読むか、ランプ
ダウン用のアドレス信号を読むかの制御は、上記バース
トタイミング信号監視ビットをチェックすることで行な
えば良い。なお、ランプアップとランプダウンとを傾斜
が逆のもので良いとする場合なら、ＲＯＭからのアドレ
ス信号の読み出し順序を逆にするように構成しても良
い。その場合はＲＯＭに用意するアドレス信号は上記８
つの半分すなわち４つで済む。もちろん、ここで述べた
アドレス信号数などは一例にすぎない。

【００１８】また、アドレス信号切り替え回路６は、バ
ーストタイミング信号により動作し、前記アドレス信号
発生回路５で発生されたアドレス信号を前記シフトレジ
スタが保持するｎビットのデータの代わりに前記メモリ
に出力するものである。このようなアドレス切り替え回
路６は、任意好適なもので構成出来る。例えば、シフト
レジスタ１の格段の出力とメモリ２のアドレス信号入力
端子との間それぞれに、スイッチング素子であってバー
ストタイミング信号Ｓ_B が入力されていないときにオン
状態になるスイッチング素子をそれぞれ設け、一方、ア
ドレス信号発生回路５とメモリ２のアドレス信号入力端
子との間それぞれに、バーストタイミング信号Ｓ_B が入
力されているときオン状態になるスイッチング素子（前
記スイッチング素子とは反対論理でオン状態になるスイ
ッチング素子）を設ける等の構成である。

【００１９】次に、この第一発明の実施例のデイジタル
フィルタの理解を深めるために、その動作について説明
する。

【００２０】アドレス信号発生回路５は、これにバース
トタイミング信号Ｓ_B が入力されていない場合は非動作
状態になる。また、アドレス信号切り替え回路６は、こ
れにバーストタイミング信号Ｓ_B が入力されていない場
合は、シフトレジスタ１とメモリ２のアドレス信号入力
端子との間を有効にする。したがって、この場合、シフ
トレジスタ１に保持されているｎビットのデータがメモ
リ２に対しアドレス信号として出力される。一方、バー
ストタイミング信号Ｓ_B が入力された場合、アドレス信
号発生回路５は、所定のアドレス信号を第１のクロック
信号に応じ順次に出力する。また、アドレス信号切り替
え回路６は、アドレス信号発生回路６とメモリ２のアド
レス信号入力端子との間を有効にする。したがって、ア
ドレス信号発生回路６で生じたアドレス信号がメモリ２
に対し出力される。また、メモリ２は、シフトレジスタ
１あるいはアドレス信号発生回路５のいずれかから入力
されたアドレス信号に応じたデータを出力指示信号Ｓ
_OUT に応じＤ／Ａ変換器４に出力する。Ｄ／Ａ変換器４
はメモリ２から送られたこのデータをアナログ信号に変
換してフィルタ出力として出力する。このようにして形
成されたフィルタ出力は、図５に示したように、ランプ
アップデータおよびランプダウンデータが付加されたも
のとなる。

【００２１】２．第二発明の実施例 図２は第二発明のディジタルフィルタの構成を示した
図、図３は第二発明のデイジタルフィルタに備わるディ
ジタル信号処理部の説明に供する動作流れ図である。こ
の第二発明のディジタルフィルタは、第一発明のディジ
タルフィルタで設けていたシフトレジスタ１、アドレス
信号発生回路５およびアドレス信号切り替え回路６の部
分を、所定のディジタル信号処理部７に置き換えたもの
である。このディジタル信号処理部７とは、バーストタ
イミング信号Ｓ_B 、第１のクロック信号ＣＬＫ１および
入力ディジタル信号が入力され、バーストタイミング信
号が入力されていないときは、入力ディジタル信号を前
記第１のクロック信号が到来するごとに１ビットずつシ
フトすると共に、ｎビット分をメモリ２に対しアドレス
信号として出力し、バーストタイミング信号が入力され
たときは、バースト信号の前後のランプアップ信号およ
びランプダウン信号を作成するために好適なデータをメ
モリ２から読み出すためのｎビットのアドレス信号を発
生してこれをメモリ２に対し出力するものである。この
ようなディジタル信号処理部７は、例えばディジタル信
号処理プロセッサ（ＤＳＰ）により構成出来る。以下、
図３を参照してこのディジタル信号処理部７の動作につ
いて説明する。

【００２２】ディジタル信号処理部７は、先ず、入力デ
ィジタル信号からｎビット分のデータを入力する（図３
のステップＳ１）。また、ディジタル信号処理部７は、
バーストタイミング信号Ｓ_B が入力されたか否かを判定
する（ステップＳ２）。そして、バーストタイミング信
号が入力されたと判定した場合は、バースト信号の前後
のランプアップ信号およびランプダウン信号を作成する
ために好適なデータをメモリ２から読み出すためのｎビ
ットのアドレス信号を発生する（ステップＳ３）。次
に、ディジタル信号処理部７は、バーストタイミング信
号が入力されたと判定した場合はステップＳ３で発生し
たｎビットのアドレス信号を、また、バーストタイミン
グ信号が入力されなかったと判定した場合はステップ１
で入力したｎビットのデータをメモリ２に対し送出する
（ステップＳ４）。次に、ディジタル信号処理部７は、
ステップＳ１で入力していたｎビットのデータを１ビッ
トシフトし（ステップＳ５）、次いで、入力ディジタル
信号から新たにデータを１ビット入力する（ステップＳ
６）。そして、Ｓ２〜Ｓ６の処理をデータ処理の必要に
応じて繰り返す。

【００２３】なお、メモリ２、出力指示信号発生部３お
よびＤ／Ａ変換器４の動作は、第一発明と同様であるの
でここでは省略する。

【００２４】

【発明の効果】上述した説明から明らかなように、この
出願の第一発明のディジタルフィルタによれば、所定の
シフトレジスタ、所定のメモリ、所定のアドレス信号発
生回路および所定のアドレス信号切り替え回路を具え
る。また、第二発明のディジタルフィルタによれば所定
のメモリおよび所定のディジタル信号処理部を具える。
このため、これら第一及び第二発明によれば、メモリ内
に格納されているデータのうちのランプアップ信号およ
びランプダウン信号を作成するに好適なデータを読み出
すためのアドレス信号を特別に作成でき、そしてこのア
ドレス信号によりメモリをアクセスできる。このため、
バースト状の入力ディジタル信号にランプアップ・ダウ
ンデータを付加したバースト信号をメモリの容量を増や
すことなく作成できる。

【図面の簡単な説明】

【図１】第一発明の実施例の説明図である。

【図２】第二発明の実施例の説明図である。

【図３】第二発明におけるディジタル信号処理部の説明
図である。

【図４】課題を説明するための図である。

【図５】従来技術および本発明の説明図である。

【符号の説明】

１：シフトレジスタ ２：メモリ ３：出力指示信号発生部（カウンタ） ４：Ｄ／Ａ変換器 ５：アドレス信号発生回路 ６：アドレス信号切り替え回路 ＣＬＫ１：第１のクロック信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力ディジタル信号が入力され、第１の
   クロック信号により制御されるｎビットの規模のシフト
   レジスタと、フィルタ出力として利用されるデータを格
   納すると共に、前記シフトレジスタが保持するｎビット
   のデータをアドレス信号として入力し、該アドレス信号
   に対応する格納データを出力指示信号に応じて出力する
   メモリと、を具えるディジタルフィルタにおいて、 バーストタイミング信号により動作し、バースト信号の
   前後のランプアップ信号およびランプダウン信号を作成
   するために好適なデータを前記メモリから読み出すため
   のアドレス信号を発生するアドレス信号発生回路と、 前記バーストタイミング信号により動作し、前記アドレ
   ス信号発生回路で発生されたアドレス信号を前記シフト
   レジスタが保持するｎビットのデータの代わりに前記メ
   モリに出力するアドレス信号切り替え回路とを具えたこ
   とを特徴とするディジタルフィルタ。
2. 【請求項２】 フィルタ出力として利用されるデータを
   格納すると共に、入力ディジタル信号をアドレス信号と
   して入力し、該アドレス信号に対応する格納データを出
   力指示信号に応じて出力するメモリを具えるディジタル
   フィルタにおいて、 バーストタイミング信号、第１のクロック信号および前
   記入力ディジタル信号が入力されるディジタル信号処理
   部であって、 前記バーストタイミング信号が入力されていないとき
   は、前記入力ディジタル信号を前記第１のクロック信号
   が到来するごとに１ビットずつシフトすると共に、ｎビ
   ット分を前記メモリに対しアドレス信号として出力し、 前記バーストタイミング信号が入力されたときは、バー
   スト信号の前後のランプアップ信号およびランプダウン
   信号を作成するために好適なデータを前記メモリから読
   み出すためのｎビットのアドレス信号を発生してこれを
   前記メモリに対し出力するディジタル信号処理部を具え
   たことを特徴とするディジタルフィルタ。