JPH09319609A - エミュレータ - Google Patents

Abstract

(57)【要約】 【課題】 複数のＣＰＵからの信号を取込み処理するこ
とが可能なエミュレータを提供する。 【解決手段】 外部ＣＰＵバス８からの信号と、エミュ
レーションＣＰＵバス５からの信号とが、リアルタイム
トレース回路９に入力され、時分割処理されてリアルタ
イムトレース回路９のリアルタイムトレースメモリに格
納され、リアルタイムトレースメモリに書込まれた信号
が、各ＣＰＵバスごとに分けられ、逆アセンブルなどの
データ加工が施され、リアルタイムトレースデータとし
て観察されるので、本来時間的な関連性を持たないエミ
ュレーションＣＰＵバス５からの信号と外部ＣＰＵバス
８からの信号とを、同一時間軸上で観察し、複数のＣＰ
Ｕが互いに総合的な制御動作を行う装置のソフトウェア
の開発効果を高めることが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ホストコンピュー
タなどのシステム開発装置と、開発中の応用機器との間
に接続され、応用機器に含まれるマイクロプロセッサの
機能を代行すると共に、デバッガとしての機能を有する
エミュレータに関する。

【０００２】

【従来の技術】応用機器の開発を行うために、ホストコ
ンピュータなどのシステム開発装置と、開発中の応用機
器との間にエミュレータを配設接続し、エミュレータに
応用機器に含まれるマイクロプロセッサの機能を代行さ
せ、ユーザプログラムを実行・停止させながら、応用機
器におけるハードウェア及びソフトウェアのデバッグを
行うことがある。

【０００３】この種のエミュレータは、対象とするマイ
クロプロセッサの動作を履歴処理するリアルタイムトレ
ースと呼ばれるデータ処理手段、リアルタイムトレース
メモリと呼ばれる記憶手段、リアルタイムトレースメモ
リアドレスを発生するアドレスカウンタを具備してい
る。このリアルタイムトレースメモリには、通常対象と
するマイクロプロセッサの１マシンサイクルごとのＣＰ
Ｕアドレスバス、ＣＰＵデータバス、ＣＰＵステータス
バスからのデータが取り込まれている。

【０００４】そして、ＲＯＭなどに組み込まれるソフト
ウェアを開発する場合には、リアルタイムトレースメモ
リに書込まれたデータが読み出され、対象となるＣＰＵ
が該ソフトウェアにより、どのように動作したかが評価
され、この評価に基づいてソフトウェアの改修作業が行
われる。

【０００５】

【発明が解決しようとする課題】従来のエミュレータに
よって、主な制御動作を行うメインＣＰＵと、メインＣ
ＰＵを補助する制御動作を行うサブＣＰＵとを備え、こ
れらの複数のＣＰＵが、互いに総合的に制御動作を行う
装置のソフトウェアを開発するためには、それぞれのＣ
ＰＵに対応したエミュレータがＣＰＵの数だけ必要にな
る。そして、この場合には、それぞれのエミュレータの
リアルタイムトレースでのデータ処理の結果を評価する
ことにより、それぞれのＣＰＵがどのように動作したか
を知ることができる。

【０００６】しかし、このようなリアルタイムトレース
でのデータ処理の結果には、絶対的な時間情報が取込ま
れていないために、同一時間帯での各ＣＰＵの相互動作
を正確に把握することは難しい。

【０００７】ところが、複数のＣＰＵが互いに総合的な
制御動作を行う装置のソフトウェアの開発に際しては、
それぞれのＣＰＵの制御動作を、同一時間軸上で観察す
ることが重要なために、従来のエミュレータでは、満足
の行く開発効果を上げることができないことがある。

【０００８】本発明は、前述したようなこの種のエミュ
レータの現状に鑑みてなされたものであり、その目的
は、複数のＣＰＵからの信号を取込み処理することが可
能なエミュレータを提供することにある。

【０００９】

【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明は、エミュレーション制御を行
うエミュレーションＣＰＵ、及びエミュレーションのデ
ータ処理と処理データの格納を行うリアルタイムトレー
スを備えたエミュレータに対して、前記エミュレーショ
ンＣＰＵのＣＰＵバス以外の外部ＣＰＵバスからの信号
を入力する入力手段が設けられていることを特徴とする
ものである。

【００１０】同様に前記目的を達成するために、請求項
２記載の発明は、請求項１記載の発明に対して、前記エ
ミュレーションＣＰＵのＣＰＵバス及び前記外部ＣＰＵ
バスからの信号を一時的に格納する格納手段が、前記リ
アルタイムトレースに設けられていることを特徴とする
ものである。

【００１１】同様に前記目的を達成するために、請求項
３記載の発明は、請求項２記載のエミュレータに対し
て、前記エミュレーションＣＰＵのＣＰＵバス及び前記
外部ＣＰＵバスからの信号を、前記格納手段に時分割的
に格納する制御手段が設けられていることを特徴とする
ものである。

【００１２】

【発明の実施の形態】以下に、本発明の一実施の形態
を、図１ないし図４を参照して説明する。図１は本実施
の形態の構成を示すブロック図、図２は図１のリアルタ
イムトレース回路の構成を示すブロック図、図３は図２
のデータ制御回路の構成を示すブロック図、図４は本実
施の形態の動作を示すタイミングチャートである。

【００１３】本実施の形態では、図１に示すように、全
体の動作を制御するコントロールＣＰＵ１３が設けら
れ、このコントロールＣＰＵ１３に、コントロールＣＰ
Ｕバス１５、ホストコンピュータインタフェース回路１
６、及びケーブル１７を介してホストコンピュータが接
続され、コントロールＣＰＵバス１５に、ホストコンピ
ュータの指令を実行する制御プログラムが格納されたＲ
ＯＭ１４が接続されている。

【００１４】また、本実施の形態では、開発中の応用機
器のターゲット回路のＣＰＵと同等の機能を有するエミ
ュレーションＣＰＵ１が設けられ、このエミュレーショ
ンＣＰＵ１にエミュレーションＣＰＵバス５、ターゲッ
トインタフェース回路２、ケーブル３及びプローブ４を
介して、処理の対象となるターゲット回路が接続されて
いる。

【００１５】さらに、コントロールＣＰＵバス１５及び
エミュレーションＣＰＵバス５には、ターゲット回路に
搭載されるメモリと同等の動作を行うエミュレーション
メモリ１２、エミュレーションＣＰＵ１の起動及び停止
の制御を行うブレーク制御回路１１、エミュレーション
ＣＰＵ１の起動時及び停止時のＣＰＵレジスタのデータ
の退避・復帰動作を含み、データ処理時におけるデータ
の書込・読出が行われるＲＡＭ１０、及びエミュレーシ
ョンＣＰＵ１のバスサイクルの動作データが書込まれる
リアルタイムトレース回路９が接続されている。

【００１６】そして、リアルタイムトレース回路９に
は、外部ＣＰＵバス８、インタフェース回路７及びケー
ブル６を介して、ターゲット回路の他のＣＰＵバスまた
は、他のエミュレータのエミュレーションＣＰＵバスが
接続されている。

【００１７】図１のリアルタイムトレース回路９は、図
２に示すような構成となっていて、リアルタイムトレー
スメモリ９Ｂが、リアルタイムトレースメモリデータバ
ス９Ｊを介して、データ制御回路９Ａと接続され、リア
ルタイムトレースメモリアドレスバス９Ｋを介して、ア
ドレス制御回路９Ｃと接続されている。

【００１８】また、データ制御回路９Ａには、外部ＣＰ
Ｕバス９Ｄが接続され、外部ＣＰＵシステムクロック９
Ｅが入力され、エミュレーションＣＰＵバス９Ｆが接続
され、エミュレーションＣＰＵシステムクロック９Ｇが
入力され、コントロールＣＰＵ１３からのトレースメモ
リデータの読出しに使用されるコントロールＣＰＵバス
９Ｈが接続されている。

【００１９】アドレス制御回路９Ｃの内部には、トレー
スデータの取込時に、リアルタイムトレースメモリアド
レスを取り出す回路が設けられ、アドレス制御回路９Ｃ
に入力されるサンプリングクロック９Ｉは、このリアル
タイムトレースメモリアドレスを発生させるためのもの
であり、取込モードによってそのレートが異なってい
る。

【００２０】即ち、エミュレーションＣＰＵバス９Ｆの
信号のみをリアルタイムトレースメモリ９Ｂに取込む場
合には、サンプリングクロック９Ｉの速度は、エミュレ
ーションＣＰＵシステムクロック９Ｇと同等になり、エ
ミュレーションＣＰＵバス９Ｆの信号と外部ＣＰＵバス
９Ｄの信号とを、時分割でリアルタイムトレースメミリ
９Ｂに取込む場合には、サンプリングクロック９Ｉの速
度はエミュレーションＣＰＵシステムクロック９Ｇの２
倍の速度になるように構成されている。

【００２１】さらに、アドレス制御回路９Ｃには、コン
トロールＣＰＵバス９Ｈが接続され、トレースデータを
コントロールＣＰＵ１３より読み出す際のリアルタイム
トレースメモリアドレスの指定が、このコントロールＣ
ＰＵバス９Ｈの信号により行われるようにように構成さ
れている。

【００２２】図２のデータ制御回路９Ａは、図３に示す
ような構成を有し、エミュレーションＣＰＵバス９Ａｋ
が、ラッチ９Ａｃ、バス９Ａｐ、ラッチ９Ａｄ、バス９
Ａｒ、ラッチ９Ａｅ、バス９Ａｓを介して、セレクタ９
Ａｇの一方の入力端子に接続されている。また、ラッチ
９Ａｃ、９Ａｄ、９Ａｅのクロック端子には、エミュレ
ーションＣＰＵシステムクロック９Ａ１が入力されてい
る。

【００２３】一方、外部ＣＰＵバス９Ａｉは、ラッチ９
Ａａ、バス９Ａｎ、ラッチ９Ａｂ、バス９Ａｏを介し
て、セレクタ９Ａｇの他方の入力端子に接続されてい
る。また、ラッチ９Ａａ、９Ａｂのクロック端子には、
それぞれ外部ＣＰＵシステムクロック９Ａｊ、エミュレ
ーションＣＰＵシステムクロック９Ａｌが入力されてい
る。

【００２４】そして、セレクタ９Ａｇには、セレクタ制
御回路９Ａｆからセレクト信号９Ａｕが入力され、セレ
クタ制御回路９Ａｆによって、コントロールＣＰＵ１３
より取込むモードの設定が可能に構成されている。

【００２５】この設定においては、エミュレーションＣ
ＰＵバス９Ａｋの信号のみを、リアルタイムトレースメ
モリ９Ｂに取込ませる場合には、セレクト信号９Ａｕに
より、セレクタ９ＡｇのエミュレーションＣＰＵバス側
入力バス９Ａｓが常に有効となるように構成されてい
る。

【００２６】また、エミュレーションＣＰＵバス９Ａｋ
の信号と、外部ＣＰＵバス９Ａｉの信号とを時分割的に
リアルタイムトレースメモリ９Ｂに取込ませる場合に
は、セレクト信号９Ａｕは、エミュレーションＣＰＵシ
ステムクロック９Ａｌと同等となり、セレクタ出力バス
９Ａｔには、エミュレーションＣＰＵバス側入力バス９
Ａｓからの信号と、外部ＣＰＵバス側入力バス９Ａｏか
らの信号とが時分割的に出力されるように構成されてい
る。

【００２７】また、セレクタ出力バス９Ａｔには、リア
ルタイムトレースメモリ９Ｂへの書込み、リアルタイム
トレースメモリ９Ｂからの読出し時のデータの流れ方向
を制御するバッファ９Ａｈが接続され、バッファ９Ａｈ
は、リアルタイムトレースメモリデータバス９Ａｖを介
してリアルタイムトレースメモリ９Ｂに接続されてい
る。

【００２８】このような構成の本実施の形態の動作を、
図４を参照して説明する。図４は、エミュレーションＣ
ＰＵバス９Ａｋの信号と、外部ＣＰＵバス９Ａｉの信号
とを時分割的に、リアルタイムトレースメモリ９Ｂに取
り込む場合を説明するものであり、図２及び図３に同等
のバス或いは信号が存在する場合には、図４において
は、括弧を使用して関連付けた記述をしている。

【００２９】本実施の形態では、エミュレーションＣＰ
Ｕバス９Ｆ（９Ａｋ）から入力される信号は、ラッチ９
Ａｃ、ラッチ９Ａｄ及びラッチ９Ａｅによって、図４で
９Ａｐ、９Ａｒ、９Ａｓに示すように遅延させた状態
で、セレクタ９Ａｇに入力される。一方、外部ＣＰＵバ
ス９Ｄ（９Ａｉ）から入力される信号は、ラッチ９Ａａ
によって、外部ＣＰＵシステムクロック９Ｅ（９Ａｊ）
を使用して、図４の９Ａｎに示すように、安定に同期し
た信号として保持される。さらに、ラッチ９Ａａの出力
信号は、ラッチ９Ａｂによって、エミュレーションＣＰ
Ｕバスサイクルに合致するように、エミュレーションＣ
ＰＵシステムクロック９Ｇ（９Ａ１）によって、同図９
Ａｏに示すように、安定に同期した信号として保持され
る。

【００３０】前述したように、エミュレーションＣＰＵ
バス９Ｆ（９Ａｋ）の信号と、外部ＣＰＵバス９Ｄ（９
Ａｉ）の信号とを、時分割でリアルタイムトレースメモ
リ９Ｂに取込む場合には、サンプリングクロック９Ｉ
は、同図９Ｉに示すように、エミュレーションＣＰＵシ
ステムクロック９Ｇ（９Ａｌ）の２倍の速度のクロック
に設定される。

【００３１】また、アドレス制御回路９Ｃにより出力さ
れるリアルタイムトレースメモリアドレスバス９Ｋの信
号は、同図で９Ｋに示すようになり、サンプリングクロ
ック９Ｉの１サイクルごとにインクリメントされ、図で
はリアルタイムトレースメモリデータバス９Ｊ（９Ａ
ｖ）の信号が確立するサイクルをｎとして、その前後で
＋のインクリメント状態と−のデクリメント状態とが表
示されている。

【００３２】リアルタイムトレースメモリデータバス９
Ｊ（９Ａｖ）には、エミュレーションＣＰＵシステムク
ロック９Ｇ（９Ａｌ）により時分割されたバス９Ａｓの
信号と、バス９Ａｏの信号とが出力される。そして、こ
のリアルタイムトレースメモリデータバス９Ｊ（９Ａ
ｖ）から出力される信号が、リアルタイムトレースメモ
リ９Ｂに書込まれる。

【００３３】このリアルタイムトレースメモリ９Ｂに書
込まれた信号が、各ＣＰＵバスごとに分けられ、逆アセ
ンブルなどのデータ加工が施され、リアルタイムトレー
ス結果として観察されることにより、本来時間的な関連
性を持たないエミュレーションＣＰＵバスの信号と外部
ＣＰＵバスの信号とを、同一時間軸上で観察することが
容易に行われる。

【００３４】このように、本実施の形態によると、外部
ＣＰＵバス８からの信号と、エミュレーションＣＰＵバ
ス５からの信号とが、リアルタイムトレース回路９に入
力され、時分割処理されてリアルタイムトレース回路９
のリアルタイムトレースメモリ９Ｂに格納され、リアル
タイムトレースメモリ９Ｂに書込まれた信号が、各ＣＰ
Ｕバスごとに分けられ、逆アセンブルなどのデータ加工
が施され、リアルタイムトレース結果として観察される
ので、本来時間的な関連性を持たないエミュレーション
ＣＰＵバス５からの信号と外部ＣＰＵバス８からの信号
とを、同一時間軸上で観察し、複数のＣＰＵが互いに総
合的な制御動作を行う装置のソフトウェアの開発効果を
高めることが可能になる。

【００３５】

【発明の効果】請求項１記載の発明によると、エミュレ
ーション制御を行うエミュレーションＣＰＵ及びエミュ
レーションのデータ処理と処理データの格納を行うリア
ルタイムトレースを備えたエミュレータに対して、エミ
ュレーションＣＰＵのＣＰＵバス以外の外部ＣＰＵバス
からの信号を入力する入力手段が設けられているので、
エミュレーションＣＰＵのＣＰＵバスからの信号に基づ
くリアルタイムトレースの他に、外部ＣＰＵバスからの
信号に基づくリアルタイムトレースを実行することが可
能になる。

【００３６】請求項２記載の発明によると、請求項１記
載の発明に対して、エミュレーションＣＰＵのＣＰＵバ
ス及び外部ＣＰＵバスからの信号を一時的に格納する格
納手段が、リアルタイムトレースに設けられているの
で、外部ＣＰＵバスからの信号に基づくリアルタイムト
レースを、エミュレーションＣＰＵバスからの信号に基
づくリアルタイムトレースと、同一サイクルで行うこと
が可能になる。

【００３７】請求項３記載の発明によると、請求項２記
載の発明に対して、エミュレーションＣＰＵのＣＰＵバ
ス及び外部ＣＰＵバスからの信号を、格納手段に時分割
的に格納する制御手段が設けられているので、同時間に
おける外部ＣＰＵバスからの信号とエミュレーションＣ
ＰＵのＣＰＵバスからの信号とに基づき、リアルタイム
トレースを行うことが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の構成を示すブロック図
である。

【図２】図１のリアルタイムトレース回路の構成を示す
ブロック図である。

【図３】図２のデータ制御回路の構成を示すブロック図
である。

【図４】同実施の形態の動作を示すタイミングチャート
である。

【符号の説明】

１ エミュレーションＣＰＵ ５ エミュレーションＣＰＵバス ９ リアルタイムトレース回路 ９Ａ データ制御回路 ９Ｂ リアルタイムトレースメモリ ９Ｃ アドレス制御回路 １２ エミュレーションメモリ １３ コントロールＣＰＵ １５ コントロールＣＰＵバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 エミュレーション制御を行うエミュレー
   ションＣＰＵ、及びエミュレーションのデータ処理と処
   理データの格納を行うリアルタイムトレースを備えたエ
   ミュレータに対して、 前記エミュレーションＣＰＵのＣＰＵバス以外の外部Ｃ
   ＰＵバスからの信号を入力する入力手段が設けられてい
   ることを特徴とするエミュレータ。
2. 【請求項２】 請求項１記載のエミュレータに対して、
   前記エミュレーションＣＰＵのＣＰＵバス及び前記外部
   ＣＰＵバスからの信号を一時的に格納する格納手段が、
   前記リアルタイムトレースに設けられていることを特徴
   とするエミュレータ。
3. 【請求項３】 請求項２記載のエミュレータに対して、
   前記エミュレーションＣＰＵのＣＰＵバス及び前記外部
   ＣＰＵバスからの信号を、前記格納手段に時分割的に格
   納する制御手段が設けられていることを特徴とするエミ
   ュレータ。