JPH09321024A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JPH09321024A
JPH09321024A JP8135028A JP13502896A JPH09321024A JP H09321024 A JPH09321024 A JP H09321024A JP 8135028 A JP8135028 A JP 8135028A JP 13502896 A JP13502896 A JP 13502896A JP H09321024 A JPH09321024 A JP H09321024A
Authority
JP
Japan
Prior art keywords
silicon nitride
nitride film
semiconductor device
manufacturing
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8135028A
Other languages
Japanese (ja)
Inventor
Keiko Mochizuki
圭子 望月
Katsutoshi Higuchi
勝敏 樋口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP8135028A priority Critical patent/JPH09321024A/en
Publication of JPH09321024A publication Critical patent/JPH09321024A/en
Pending legal-status Critical Current

Links

Landscapes

  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】本発明は、DRAMにおけるビット線コンタク
トなどのコンタクトホールを形成する場合において、下
地のシリコン窒化膜が過度にエッチングされるのを防止
できるようにすることを最も主要な特徴とする。 【解決手段】たとえば、シリコン基板11の表面にゲー
ト絶縁膜12を介してゲート電極13を形成し、その表
面および側壁をシリコン窒化膜14で被覆する。そし
て、そのシリコン窒化膜14の上層にシリコン酸化膜1
6を形成した後、それをレジストパターン17をマスク
にエッチングし、ゲート電極13に対して自己整合的に
コンタクトホール18を形成する。その際、まずはC4
8 /Arの混合ガスを用いてエッチングを行い、上記
シリコン窒化膜14がプラズマ中にさらされた後に、C
HF3 /COの混合ガスに切り換えてエッチングするよ
うになっている。
(57) Abstract: The main object of the present invention is to prevent an underlying silicon nitride film from being excessively etched when forming a contact hole such as a bit line contact in a DRAM. It is a characteristic. For example, a gate electrode is formed on a surface of a silicon substrate via a gate insulating film, and the surface and sidewalls of the gate electrode are covered with a silicon nitride film. Then, the silicon oxide film 1 is formed on the silicon nitride film 14.
After 6 is formed, it is etched using the resist pattern 17 as a mask to form a contact hole 18 in self-alignment with the gate electrode 13. At that time, first C 4
After etching is performed using a mixed gas of F 8 / Ar and the silicon nitride film 14 is exposed to plasma, C
Etching is performed by switching to a mixed gas of HF 3 / CO.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】この発明は、たとえばフロロ
カーボン系ガスを用いた反応性イオンエッチングにより
半導体基板の表面を処理するようにしてなる半導体装置
の製造方法に関するもので、特に、SAC(Self Align
ed Contact hole )エッチングプロセスを用いて、DR
AMにおけるビット線コンタクトなどのコンタクトホー
ルを形成する場合に用いられるものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device in which the surface of a semiconductor substrate is processed by reactive ion etching using a fluorocarbon gas, for example, a SAC (Self Alignment) method.
ed Contact hole) DR using etching process
It is used when forming a contact hole such as a bit line contact in AM.

【0002】[0002]

【従来の技術】周知のように、フロロカーボン系ガスを
用いた反応性イオンエッチング(RIE)により、シリ
コン窒化膜を下地ストッパに、その上のシリコン酸化膜
をエッチングしようとする場合、下地のシリコン窒化膜
に対して高いエッチング選択比が要求される。
2. Description of the Related Art As is well known, when an attempt is made to etch a silicon oxide film on a silicon nitride film as a base stopper by reactive ion etching (RIE) using a fluorocarbon gas, the base silicon nitride film is used. A high etching selection ratio is required for the film.

【0003】さて、上記RIEにおいて、従来より一般
的に用いられている、たとえば、フロロカーボン系のC
HF3 とCOとの混合ガスのプラズマ放電での、シリコ
ン酸化膜のシリコン窒化膜に対するエッチング選択比は
約0.8であり、同じく、C48 /CO/Ar混合ガ
スを用いた場合のエッチング選択比は約1.2であっ
た。
By the way, in the above-mentioned RIE, for example, fluorocarbon type C which has been generally used conventionally has been used.
In the plasma discharge of the mixed gas of HF 3 and CO, the etching selection ratio of the silicon oxide film to the silicon nitride film is about 0.8. Similarly, when the C 4 F 8 / CO / Ar mixed gas is used, The etching selection ratio was about 1.2.

【0004】このため、ウェーハの面内の不均一性から
求められる、いわゆる、オーバーエッチングの際に下地
のシリコン窒化膜の削れ量が過多となりやすく、工程
上、問題となっていた。
Therefore, the amount of abrasion of the underlying silicon nitride film is apt to be excessive during so-called over-etching, which is required from the in-plane non-uniformity of the wafer, which is a problem in the process.

【0005】図4は、従来のフロロカーボン系ガスを用
いたRIEによって、DRAMにおけるビット線コンタ
クトなどのコンタクトホールを形成する際の工程につい
て示すものである。
FIG. 4 shows a process for forming a contact hole such as a bit line contact in a DRAM by RIE using a conventional fluorocarbon type gas.

【0006】すなわち、シリコン基板1の表面にゲート
絶縁膜2を介して形成された多結晶シリコン膜からなる
ゲート電極3の表面および側壁にシリコン窒化膜4を形
成し、このシリコン窒化膜4の上層に層間絶縁膜として
のシリコン酸化膜5を形成した後、拡散層6につながる
コンタクトホール7を上記ゲート電極3に対して自己整
合的に形成しようとする場合、レジストパターン8にし
たがってシリコン酸化膜5のエッチングが行われる。
That is, a silicon nitride film 4 is formed on the surface and side walls of a gate electrode 3 made of a polycrystalline silicon film formed on the surface of a silicon substrate 1 with a gate insulating film 2 interposed therebetween, and an upper layer of this silicon nitride film 4 is formed. After forming the silicon oxide film 5 as an interlayer insulating film on the silicon oxide film 5, when the contact hole 7 connected to the diffusion layer 6 is to be formed in self-alignment with the gate electrode 3, the silicon oxide film 5 is formed according to the resist pattern 8. Etching is performed.

【0007】この時、シリコン窒化膜4をエッチング停
止層(下地ストッパ)として用いることにより、多少の
オーバーエッチングが行われて、シリコン酸化膜5の膜
厚やエッチング速度などのばらつきが補償される。
At this time, by using the silicon nitride film 4 as an etching stopper layer (base stopper), some over-etching is performed to compensate for variations in the film thickness of the silicon oxide film 5 and etching rate.

【0008】しかしながら、シリコン酸化膜5のシリコ
ン窒化膜4に対するエッチング選択比が不十分だと、下
地のシリコン窒化膜4までもが過度にエッチングされ、
場合によってはDRAMの信頼性を損う結果となる。
However, if the etching selection ratio of the silicon oxide film 5 to the silicon nitride film 4 is insufficient, even the underlying silicon nitride film 4 is excessively etched,
In some cases, the reliability of the DRAM may be impaired.

【0009】なお、下地のシリコン窒化膜4の過度のエ
ッチングを防止するために、たとえば図5(a),
(b)に示すように、いったん、エッチングがシリコン
窒化膜4に達したところでコンタクトホール7の形成を
中断し、レジストパターン9を形成し直した後に、再
度、シリコン酸化膜5のエッチングを行う方法も提案さ
れている。
In order to prevent excessive etching of the underlying silicon nitride film 4, for example, as shown in FIG.
As shown in (b), once the etching reaches the silicon nitride film 4, the formation of the contact hole 7 is interrupted, the resist pattern 9 is formed again, and then the silicon oxide film 5 is etched again. Is also proposed.

【0010】ところが、この方法の場合、レジストパタ
ーン9を形成し直す際のマスクずれを完全には防止する
ことが難しいため、コンタクトホール7をゲート電極3
に対して自己整合的に形成できない。
However, in this method, it is difficult to completely prevent the mask displacement when the resist pattern 9 is re-formed, so that the contact hole 7 is formed in the gate electrode 3.
Cannot be formed in a self-aligned manner.

【0011】[0011]

【発明が解決しようとする課題】上記したように、従来
においては、シリコン酸化膜のシリコン窒化膜に対する
エッチング選択比が不十分なため、下地のシリコン窒化
膜の削れ量が過多となりやすいという問題があった。
As described above, in the prior art, since the etching selection ratio of the silicon oxide film to the silicon nitride film is insufficient, there is a problem that the amount of abrasion of the underlying silicon nitride film is likely to be excessive. there were.

【0012】そこで、この発明は、シリコン酸化膜のシ
リコン窒化膜に対するエッチング選択比を大幅に向上で
き、下地のシリコン窒化膜が過度にエッチングされるの
を防止することが可能な半導体装置の製造方法を提供す
ることを目的としている。
Therefore, according to the present invention, the etching selection ratio of the silicon oxide film to the silicon nitride film can be greatly improved, and the underlying silicon nitride film can be prevented from being excessively etched. Is intended to provide.

【0013】[0013]

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、反
応性イオンエッチングにより半導体基板の表面を処理す
るようにしてなる場合において、水素結合を持たないフ
ロロカーボン系ガスを含む第1の処理ガスを用いて、シ
リコン窒化膜に対して選択的にシリコン酸化膜をエッチ
ングする第1の工程と、水素結合を有するフロロカーボ
ン系ガスとCOガスとを含む第2の処理ガスを用いて、
シリコン窒化膜に対して選択的にシリコン酸化膜をエッ
チングする第2の工程とからなっている。
In order to achieve the above object, in the method of manufacturing a semiconductor device of the present invention, in the case where the surface of a semiconductor substrate is treated by reactive ion etching, A first step of selectively etching a silicon oxide film with respect to a silicon nitride film using a first processing gas containing a fluorocarbon-based gas having no hydrogen bond, and a fluorocarbon-based gas having a hydrogen bond and CO gas Using a second process gas containing
The second step is to etch the silicon oxide film selectively with respect to the silicon nitride film.

【0014】また、この発明の半導体装置の製造方法に
あっては、シリコン基板の表面にゲート絶縁膜を介して
形成されたゲート電極の表面および側壁にシリコン窒化
膜を形成し、このシリコン窒化膜の上層にシリコン酸化
膜を形成した後、そのシリコン酸化膜に前記ゲート電極
に対して自己整合的にコンタクトホールを形成する場合
において、C48 /Arの混合ガスプラズマ中にて、
前記シリコン窒化膜に対して選択的に前記シリコン酸化
膜をエッチングし、前記シリコン窒化膜がプラズマ中に
さらされた後、CHF3 /COの混合ガスプラズマ中に
て、前記シリコン窒化膜に対して選択的に前記シリコン
酸化膜をエッチングするようになっている。
Further, in the method of manufacturing a semiconductor device of the present invention, a silicon nitride film is formed on the surface and the side wall of the gate electrode formed on the surface of the silicon substrate via the gate insulating film, and the silicon nitride film is formed. In the case of forming a contact hole in the silicon oxide film in a self-aligned manner with respect to the gate electrode after forming a silicon oxide film in the upper layer, in a mixed gas plasma of C 4 F 8 / Ar,
After the silicon oxide film is selectively etched with respect to the silicon nitride film and the silicon nitride film is exposed to plasma, the silicon nitride film is exposed to the CHF 3 / CO mixed gas plasma. The silicon oxide film is selectively etched.

【0015】この発明の半導体装置の製造方法によれ
ば、シリコン窒化膜のエッチングレートを抑制できるよ
うになる。これにより、シリコン酸化膜のシリコン窒化
膜に対するエッチング選択比を十分に確保することが可
能となるものである。
According to the method of manufacturing a semiconductor device of the present invention, the etching rate of the silicon nitride film can be suppressed. This makes it possible to sufficiently secure the etching selection ratio of the silicon oxide film to the silicon nitride film.

【0016】[0016]

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図1は、本発明の実施の
一形態にかかる、フロロカーボン系ガスを用いたRIE
によって、DRAMにおけるビット線コンタクトなどの
コンタクトホールを形成する際の工程を示すものであ
る。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows an RIE using a fluorocarbon gas according to an embodiment of the present invention.
3 shows a process for forming a contact hole such as a bit line contact in a DRAM.

【0017】たとえば同図(a)に示すように、シリコ
ン基板11の表面にゲート絶縁膜12を介して多結晶シ
リコン膜からなるゲート電極13を形成し、その表面お
よび側壁をシリコン窒化膜14で被覆した後、上記ゲー
ト電極13をマスクとする拡散を行ってソース・ドレイ
ン領域となる拡散層15を形成する。
For example, as shown in FIG. 1A, a gate electrode 13 made of a polycrystalline silicon film is formed on the surface of a silicon substrate 11 via a gate insulating film 12, and a silicon nitride film 14 is formed on the surface and sidewalls of the gate electrode 13. After coating, diffusion is performed using the gate electrode 13 as a mask to form a diffusion layer 15 to be source / drain regions.

【0018】そして、上記シリコン窒化膜14の上層に
層間絶縁膜としてのシリコン酸化膜16を形成した後、
レジストパターン17をマスクとしてエッチング処理
(RIE)を行う。
Then, after forming a silicon oxide film 16 as an interlayer insulating film on the silicon nitride film 14,
Etching processing (RIE) is performed using the resist pattern 17 as a mask.

【0019】たとえば、ここでのRIEは、まず、水素
(C−H)結合を持たないC48ガスとArガスとの
混合ガス(第1の処理ガス)の流量を5/205sccmと
し、圧力を40mTorr、RF.出力を850Wとする条
件の元で行われる。
For example, in the RIE here, first, the flow rate of a mixed gas (first processing gas) of C 4 F 8 gas having no hydrogen (CH) bond and Ar gas is set to 5/205 sccm, Pressure of 40 mTorr, RF. It is performed under the condition that the output is 850W.

【0020】そして、シリコン窒化膜14がエッチング
停止層(下地ストッパ)として用いられて、シリコン酸
化膜16のエッチングが行われる。また、上記条件の元
でエッチングが行われ、さらに、下地のシリコン窒化膜
14の表面がプラズマ中にさらされた後もしくは短時間
エッチングされた後においては、たとえば同図(b)に
示すように、C−H結合を有するCHF3 ガスとCOガ
スとの混合ガス(第2の処理ガス)の流量を45/15
5sccmとし、圧力を40mTorr、RF.出力を800W
とする条件に切り換えられてエッチングが行われる。
Then, the silicon nitride film 14 is used as an etching stop layer (base stopper) to etch the silicon oxide film 16. Further, after the etching is performed under the above conditions, and further, after the surface of the underlying silicon nitride film 14 is exposed to the plasma or is etched for a short time, for example, as shown in FIG. , The flow rate of a mixed gas (second processing gas) of CHF 3 gas having a C—H bond and CO gas is 45/15.
5 sccm, pressure 40 mTorr, RF. Output is 800W
Etching is performed by switching to the conditions described below.

【0021】この切り換えのタイミングは、たとえば、
上記シリコン窒化膜14の表面がプラズマ中にさらされ
ることによって減少するCOの変化を、発光分光法など
によってエンドポイントとしてモニタすることで、比較
的に正確に検知できる。
The timing of this switching is, for example,
By monitoring the change of CO, which is reduced by exposing the surface of the silicon nitride film 14 to the plasma, as an end point by the emission spectroscopy or the like, it is possible to detect relatively accurately.

【0022】こうして、エッチングの途中で条件を切り
換えることにより、たとえば同図(c)に示すように、
高選択性をもってシリコン酸化膜16がパターニングさ
れる、つまり、下地のシリコン窒化膜14の削れ量(エ
ッチングレート)を抑制しつつ、上記ゲート電極13に
対して自己整合的にコンタクトホール18を形成でき
る。
Thus, by changing the conditions during the etching, for example, as shown in FIG.
The silicon oxide film 16 is patterned with high selectivity, that is, the contact hole 18 can be formed in a self-aligned manner with respect to the gate electrode 13 while suppressing the scraping amount (etching rate) of the underlying silicon nitride film 14. .

【0023】これにより、SACエッチングプロセスの
実行が確実に可能となるため、セルサイズを大幅に低減
できるとともに、小型で信頼性の高いDRAMが得られ
るようになる。
As a result, since the SAC etching process can be surely executed, the cell size can be greatly reduced, and a compact and highly reliable DRAM can be obtained.

【0024】ここで、上記した本発明における、C4
8 /Arの混合ガスでのエッチングの途中で、CHF3
/COの混合ガスでのエッチングに切り換えることによ
り、シリコン酸化膜16のパターニングが高選択性をも
って可能となる理由について考察する。
Here, in the above-mentioned present invention, C 4 F
While etching with a mixed gas of 8 / Ar, CHF 3
The reason why the patterning of the silicon oxide film 16 can be performed with high selectivity by switching to etching with a mixed gas of / CO will be considered.

【0025】図2は、シリコン窒化膜に対するエッチン
グ選択比を、本発明と従来技術とを比較して示すもので
ある。本発明のガス系によるプラズマ条件下において
は、シリコン窒化膜14に対するエッチングレートが極
端に減少する一方、シリコン酸化膜16のエッチングレ
ートはほとんど落ちない。このため、シリコン窒化膜1
4に対するエッチング選択比を、従来技術に比して格段
に向上させることが可能となる。
FIG. 2 shows the etching selectivity with respect to the silicon nitride film in comparison between the present invention and the prior art. Under the plasma conditions of the gas system of the present invention, the etching rate for the silicon nitride film 14 is extremely reduced, while the etching rate for the silicon oxide film 16 is hardly reduced. Therefore, the silicon nitride film 1
It is possible to remarkably improve the etching selection ratio with respect to 4 as compared with the prior art.

【0026】図3は、それぞれのガス系によるプラズマ
条件下における、シリコン窒化膜14上での反応生成膜
の組成をESCA分析した際の結果を示すものである。
この分析の結果において、SiもしくはNの値が大きい
ということは、下地のシリコン窒化膜14が見えやす
く、シリコン窒化膜14上に堆積した反応生成膜の膜厚
が薄いことを意味する。
FIG. 3 shows the results of ESCA analysis of the composition of the reaction product film on the silicon nitride film 14 under the plasma conditions of the respective gas systems.
In the result of this analysis, the fact that the value of Si or N is large means that the underlying silicon nitride film 14 is easily visible, and the film thickness of the reaction product film deposited on the silicon nitride film 14 is thin.

【0027】また、C/F比が大きいということは、有
機物膜としての結合度が高く、反応生成膜としても強い
ことを意味する。このことから、C48 /Arのガス
系によるプラズマ条件下においては、シリコン窒化膜1
4上に成長する反応生成膜は厚いが、その膜は弱く、ま
た、CHF3 /COのガス系によるプラズマ条件下にお
いては、反応生成膜は薄いが、強いことが分かる。
Further, the fact that the C / F ratio is large means that the degree of bonding as an organic substance film is high and that it is also strong as a reaction product film. From this, under the plasma condition of C 4 F 8 / Ar gas system, the silicon nitride film 1
It can be seen that the reaction product film grown on No. 4 is thick, but the film is weak, and under the plasma condition of the CHF 3 / CO gas system, the reaction product film is thin but strong.

【0028】したがって、C48 /Arの混合ガスを
用いてエッチングを行い、その後、CHF3 /COの混
合ガスを用いてエッチングを行う、本発明のガス系によ
るプラズマ条件下においては、理論上、シリコン窒化膜
14上に、厚いが弱い(C/F比が小さい)反応生成膜
と薄いが強い(C/F比が大きい)反応生成膜とが連続
して形成されることになる。
Therefore, under the plasma conditions of the gas system of the present invention, etching is performed using a mixed gas of C 4 F 8 / Ar and then etching is performed using a mixed gas of CHF 3 / CO. In addition, a thick but weak (small C / F ratio) reaction product film and a thin but strong (large C / F ratio) reaction product film are successively formed on the silicon nitride film 14.

【0029】このことは、シリコン窒化膜14上に、か
なり厚くて強い反応生成膜を形成することと等しく、よ
って、シリコン酸化膜14をイオンの衝撃から充分に保
護できるようになる結果、シリコン窒化膜14に対する
エッチングレートが落ちるものと考えられる。
This is equivalent to forming a fairly thick and strong reaction product film on the silicon nitride film 14, and as a result, the silicon oxide film 14 can be sufficiently protected from ion bombardment, resulting in silicon nitride film. It is considered that the etching rate for the film 14 is lowered.

【0030】すなわち、本発明のガス系によるプラズマ
条件下においては、まず、C48/Arの混合ガスを
用いてエッチングを行ってシリコン窒化膜14上に厚い
反応生成膜を形成した後、その上に、CHF3 /COの
混合ガスを用いて強い反応生成膜を成長させながらエッ
チングを行うことで、シリコン窒化膜14に対するイオ
ンの衝撃を緩和させ、これにより、シリコン窒化膜14
のエッチングレートを抑えて、シリコン窒化膜14が過
度にエッチングされるのを防ぐことが可能となるもので
ある。
That is, under the plasma conditions of the gas system of the present invention, first, etching is performed using a mixed gas of C 4 F 8 / Ar to form a thick reaction product film on the silicon nitride film 14, Further, etching is performed while growing a strong reaction product film using a mixed gas of CHF 3 / CO to relax the impact of ions on the silicon nitride film 14, and thereby the silicon nitride film 14 is formed.
The etching rate can be suppressed and the silicon nitride film 14 can be prevented from being excessively etched.

【0031】しかも、シリコン窒化膜14に対するエッ
チング選択比が向上されることにより、高選択性をもっ
てシリコン酸化膜16のパターニングが行えるようにな
るため、コンタクトホール18をゲート電極13に対し
て自己整合的に形成可能となる。
Moreover, since the etching selectivity with respect to the silicon nitride film 14 is improved, the silicon oxide film 16 can be patterned with high selectivity, so that the contact hole 18 is self-aligned with the gate electrode 13. Can be formed.

【0032】上記したように、シリコン窒化膜のエッチ
ングレートを抑制できるようにしている。すなわち、ま
ず、C48 /Arの混合ガスを用いてエッチングを行
ってシリコン窒化膜上に厚い反応生成膜を形成した後、
その上に、CHF3 /COの混合ガスを用いて強い反応
生成膜を成長させながらエッチングを行うようにしてい
る。これにより、シリコン窒化膜に対するイオンの衝撃
を緩和できるようになるため、シリコン酸化膜のシリコ
ン窒化膜に対するエッチング選択比を十分に確保するこ
とが可能となる。したがって、シリコン酸化膜のシリコ
ン窒化膜に対するエッチング選択比を大幅に向上でき、
下地のシリコン窒化膜が過度にエッチングされるのを防
止することが可能となるものである。
As described above, the etching rate of the silicon nitride film can be suppressed. That is, first, etching is performed using a mixed gas of C 4 F 8 / Ar to form a thick reaction product film on the silicon nitride film, and then,
Further, etching is performed while growing a strong reaction product film using a mixed gas of CHF 3 / CO. As a result, the impact of ions on the silicon nitride film can be relaxed, so that it is possible to sufficiently secure the etching selection ratio of the silicon oxide film to the silicon nitride film. Therefore, the etching selection ratio of the silicon oxide film to the silicon nitride film can be significantly improved,
It is possible to prevent the underlying silicon nitride film from being excessively etched.

【0033】しかも、下地のシリコン窒化膜の削れ量が
過多となるのを防ぐことが可能となるため、SACエッ
チングプロセスを高精度に実行できるものである。な
お、上記した本発明の実施の一形態においては、第2の
処理ガスとしてCHF3 /COの混合ガスを用いた場合
について説明したが、これに限らず、たとえばCH3
/COの混合ガスを用いても同様の効果が期待できる。
Moreover, since it becomes possible to prevent the amount of abrasion of the underlying silicon nitride film from being excessive, the SAC etching process can be carried out with high accuracy. In addition, in the above-described embodiment of the present invention, the case where the mixed gas of CHF 3 / CO is used as the second processing gas has been described, but the present invention is not limited to this, and for example, CH 3 F
The same effect can be expected by using a mixed gas of / CO.

【0034】また、DRAMに限らず、各種の半導体装
置の製造に適用することが可能である。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
The present invention can be applied not only to DRAM but also to various semiconductor devices. Of course, various modifications can be made without departing from the scope of the present invention.

【0035】[0035]

【発明の効果】以上、詳述したようにこの発明によれ
ば、シリコン酸化膜のシリコン窒化膜に対するエッチン
グ選択比を大幅に向上でき、下地のシリコン窒化膜が過
度にエッチングされるのを防止することが可能な半導体
装置の製造方法を提供できる。
As described above in detail, according to the present invention, the etching selection ratio of the silicon oxide film to the silicon nitride film can be greatly improved, and the underlying silicon nitride film can be prevented from being excessively etched. It is possible to provide a method of manufacturing a semiconductor device capable of manufacturing the semiconductor device.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の実施の一形態にかかる、DRAMに
おけるビット線用コンタクトホールの形成工程を示す概
略断面図。
FIG. 1 is a schematic cross-sectional view showing a step of forming a bit line contact hole in a DRAM according to an embodiment of the present invention.

【図2】同じく、シリコン窒化膜に対するエッチング選
択比を、本発明と従来技術とを比較して示す概略図。
FIG. 2 is a schematic view showing an etching selection ratio with respect to a silicon nitride film, comparing the present invention with a conventional technique.

【図3】同じく、シリコン窒化膜上での反応生成膜の組
成をESCA分析した結果を示す概略図。
FIG. 3 is a schematic view showing the result of ESCA analysis of the composition of the reaction product film on the silicon nitride film.

【図4】従来技術とその問題点を説明するために示す、
DRAMにおけるコンタクトホールの形成工程の概略断
面図。
FIG. 4 is shown to explain the prior art and its problems;
FIG. 6 is a schematic cross-sectional view of a process of forming a contact hole in a DRAM.

【図5】同じく、従来のDRAMにおけるコンタクトホ
ールの他の形成工程を示す概略断面図。
FIG. 5 is a schematic cross-sectional view showing another step of forming a contact hole in the conventional DRAM.

【符号の説明】[Explanation of symbols]

11…シリコン基板 12…ゲート絶縁膜 13…ゲート電極 14…シリコン窒化膜 15…拡散層 16…シリコン酸化膜 17…レジストパターン 18…コンタクトホール 11 ... Silicon substrate 12 ... Gate insulating film 13 ... Gate electrode 14 ... Silicon nitride film 15 ... Diffusion layer 16 ... Silicon oxide film 17 ... Resist pattern 18 ... Contact hole

Claims (11)

【特許請求の範囲】[Claims] 【請求項1】 反応性イオンエッチングにより半導体基
板の表面を処理するようにしてなる半導体装置の製造方
法において、 水素結合を持たないフロロカーボン系ガスを含む第1の
処理ガスを用いて、シリコン窒化膜に対して選択的にシ
リコン酸化膜をエッチングする第1の工程と、 水素結合を有するフロロカーボン系ガスとCOガスとを
含む第2の処理ガスを用いて、シリコン窒化膜に対して
選択的にシリコン酸化膜をエッチングする第2の工程と
からなることを特徴とする半導体装置の製造方法。
1. A method for manufacturing a semiconductor device, wherein a surface of a semiconductor substrate is processed by reactive ion etching, wherein a silicon nitride film is formed by using a first processing gas containing a fluorocarbon-based gas having no hydrogen bond. Using a first step of selectively etching the silicon oxide film with respect to the silicon oxide film and a second process gas containing a fluorocarbon-based gas having a hydrogen bond and a CO gas; And a second step of etching the oxide film.
【請求項2】 前記水素結合を持たないフロロカーボン
系ガスは、プラズマ中にCF2 + イオンを多く生成でき
るものであることを特徴とする請求項1に記載の半導体
装置の製造方法。
2. The method for manufacturing a semiconductor device according to claim 1, wherein the fluorocarbon-based gas having no hydrogen bond can generate a large amount of CF 2 + ions in plasma.
【請求項3】 前記プラズマ中にCF2 + イオンを多く
生成できるフロロカーボン系ガスとは、C48 である
ことを特徴とする請求項2に記載の半導体装置の製造方
法。
3. The method for manufacturing a semiconductor device according to claim 2, wherein the fluorocarbon-based gas capable of generating a large amount of CF 2 + ions in the plasma is C 4 F 8 .
【請求項4】 前記第1の処理ガスは、C48 とAr
との混合ガスであることを特徴とする請求項1に記載の
半導体装置の製造方法。
4. The first processing gas is C 4 F 8 and Ar.
2. The method for manufacturing a semiconductor device according to claim 1, wherein the mixed gas is
【請求項5】 前記水素結合を有するフロロカーボン系
ガスとは、CHF3であることを特徴とする請求項1に
記載の半導体装置の製造方法。
5. The method of manufacturing a semiconductor device according to claim 1, wherein the fluorocarbon-based gas having a hydrogen bond is CHF 3 .
【請求項6】 前記水素結合を有するフロロカーボン系
ガスとは、CH3 Fであることを特徴とする請求項1に
記載の半導体装置の製造方法。
6. The method of manufacturing a semiconductor device according to claim 1, wherein the fluorocarbon-based gas having a hydrogen bond is CH 3 F.
【請求項7】 前記シリコン窒化膜は、エッチング停止
層として機能するものであることを特徴とする請求項1
に記載の半導体装置の製造方法。
7. The silicon nitride film functions as an etching stop layer.
A method of manufacturing a semiconductor device according to item 1.
【請求項8】 前記シリコン窒化膜の表面が短時間エッ
チングされた後に、前記第1の工程に切り換えて前記第
2の工程を実行することを特徴とする請求項1に記載の
半導体装置の製造方法。
8. The manufacturing of a semiconductor device according to claim 1, wherein after the surface of the silicon nitride film is etched for a short time, the first step is switched to and the second step is executed. Method.
【請求項9】 前記シリコン窒化膜の表面がプラズマ中
にさらされた時点で、前記第1の工程に切り換えて前記
第2の工程を実行することを特徴とする請求項1に記載
の半導体装置の製造方法。
9. The semiconductor device according to claim 1, wherein when the surface of the silicon nitride film is exposed to plasma, the second step is performed by switching to the first step. Manufacturing method.
【請求項10】 前記シリコン窒化膜の表面がプラズマ
中にさらされたことを、エンドポイントモニタにより確
認することを特徴とする請求項9に記載の半導体装置の
製造方法。
10. The method of manufacturing a semiconductor device according to claim 9, wherein the endpoint monitor confirms that the surface of the silicon nitride film is exposed to plasma.
【請求項11】 シリコン基板の表面にゲート絶縁膜を
介して形成されたゲート電極の表面および側壁にシリコ
ン窒化膜を形成し、このシリコン窒化膜の上層にシリコ
ン酸化膜を形成した後、そのシリコン酸化膜に前記ゲー
ト電極に対して自己整合的にコンタクトホールを形成す
る半導体装置の製造方法において、 C48 /Arの混合ガスプラズマ中にて、前記シリコ
ン窒化膜に対して選択的に前記シリコン酸化膜をエッチ
ングし、 前記シリコン窒化膜がプラズマ中にさらされた後、CH
3 /COの混合ガスプラズマ中にて、前記シリコン窒
化膜に対して選択的に前記シリコン酸化膜をエッチング
するようにしたことを特徴とする半導体装置の製造方
法。
11. A silicon nitride film is formed on a surface and a side wall of a gate electrode formed on a surface of a silicon substrate via a gate insulating film, a silicon oxide film is formed on an upper layer of the silicon nitride film, and then the silicon is formed. In a method of manufacturing a semiconductor device in which a contact hole is formed in an oxide film in a self-aligned manner with respect to the gate electrode, the silicon nitride film is selectively etched with respect to the silicon nitride film in a mixed gas plasma of C 4 F 8 / Ar. After etching the silicon oxide film and exposing the silicon nitride film to plasma, CH
A method of manufacturing a semiconductor device, wherein the silicon oxide film is selectively etched with respect to the silicon nitride film in a mixed gas plasma of F 3 / CO.
JP8135028A 1996-05-29 1996-05-29 Method for manufacturing semiconductor device Pending JPH09321024A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8135028A JPH09321024A (en) 1996-05-29 1996-05-29 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8135028A JPH09321024A (en) 1996-05-29 1996-05-29 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
JPH09321024A true JPH09321024A (en) 1997-12-12

Family

ID=15142259

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8135028A Pending JPH09321024A (en) 1996-05-29 1996-05-29 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JPH09321024A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000079586A1 (en) * 1999-06-24 2000-12-28 Hitachi, Ltd. Production method for semiconductor integrated circuit device and semiconductor integrated circuit device
US6346482B2 (en) 1998-05-08 2002-02-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an improved contact structure and a manufacturing method thereof
US6429478B1 (en) 1999-08-27 2002-08-06 Nec Corporation Semiconductor device which increases the capacity of a capacitor without deepening the contact hole
CN104465493A (en) * 2013-09-24 2015-03-25 中国科学院微电子研究所 A self-aligned contact hole etching process method
JP2016136616A (en) * 2015-01-16 2016-07-28 東京エレクトロン株式会社 Etching method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346482B2 (en) 1998-05-08 2002-02-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an improved contact structure and a manufacturing method thereof
WO2000079586A1 (en) * 1999-06-24 2000-12-28 Hitachi, Ltd. Production method for semiconductor integrated circuit device and semiconductor integrated circuit device
US6429478B1 (en) 1999-08-27 2002-08-06 Nec Corporation Semiconductor device which increases the capacity of a capacitor without deepening the contact hole
CN104465493A (en) * 2013-09-24 2015-03-25 中国科学院微电子研究所 A self-aligned contact hole etching process method
JP2016136616A (en) * 2015-01-16 2016-07-28 東京エレクトロン株式会社 Etching method

Similar Documents

Publication Publication Date Title
US6232209B1 (en) Semiconductor device and manufacturing method thereof
JP3252780B2 (en) Silicon layer etching method
US6589879B2 (en) Nitride open etch process based on trifluoromethane and sulfur hexafluoride
US7183198B2 (en) Method for forming a hardmask employing multiple independently formed layers of a capping material to reduce pinholes
JPH06236877A (en) Wiring forming method and apparatus
US5872063A (en) Self-aligned contact structures using high selectivity etching
JP3248072B2 (en) Oxide film etching method
US6117788A (en) Semiconductor etching methods
JPH05304119A (en) Etching method for polysilicon film
JPH09321024A (en) Method for manufacturing semiconductor device
US7262103B2 (en) Method for forming a salicide in semiconductor device
JP2001127039A (en) Manufacturing method of semiconductor device
JPH09116014A (en) Method for manufacturing semiconductor device
JP2005136097A (en) Manufacturing method of semiconductor device
KR100780629B1 (en) Method of manufacturing semiconductor device having recess gate
KR20010004177A (en) Method for fabricating semiconductor device
JPH09293727A (en) Manufacture of semiconductor device
US20020142596A1 (en) Method for selectively etching silicon and/or metal silicides
KR0174984B1 (en) Contact Forming Method of Semiconductor Device
JPH09219394A (en) Method for manufacturing semiconductor device
KR100249012B1 (en) Method for forming contact hole
JPH1065000A (en) Formation of contact hole of semiconductor device
JPH10321597A (en) Processing method for forming contact holes in a semiconductor structure
JP3067739B2 (en) Etching method
JPH11186224A (en) Method for manufacturing semiconductor device