JPH09321049A - バンプ構造体の製造方法 - Google Patents
バンプ構造体の製造方法Info
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- JPH09321049A JPH09321049A JP8135049A JP13504996A JPH09321049A JP H09321049 A JPH09321049 A JP H09321049A JP 8135049 A JP8135049 A JP 8135049A JP 13504996 A JP13504996 A JP 13504996A JP H09321049 A JPH09321049 A JP H09321049A
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- Japan
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- resist
- electrode pad
- bump
- barrier metal
- metal layer
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01255—Changing the shapes of bumps by using masks
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】バンプを形成するめっき工程においてバリアメ
タル層との界面にめっきが成長することはなく、めっき
制御が容易に行え、めっき液の汚染および電極間のショ
ートを防止できるバンプの形成方法を提供することにあ
る。 【解決手段】ウエハ１１上の電極パッド１２にバリアメ
タル層１４を介してバンプ１８を形成するバンプの形成
方法において、前記バリアメタル層１４に薄膜レジスト
１５を塗布する第１の工程と、前記薄膜レジスト１５上
に厚膜レジスト１６を塗布する第２の工程と、前記電極
パッド１２に対向する前記薄膜レジスト１５および厚膜
レジスト１６を除去して前記電極パッド１２を露出させ
る第３の工程と、露出された前記電極パッド１２にめっ
きによってバンプ１８を形成する第４の工程とを具備し
たことを特徴とする。
タル層との界面にめっきが成長することはなく、めっき
制御が容易に行え、めっき液の汚染および電極間のショ
ートを防止できるバンプの形成方法を提供することにあ
る。 【解決手段】ウエハ１１上の電極パッド１２にバリアメ
タル層１４を介してバンプ１８を形成するバンプの形成
方法において、前記バリアメタル層１４に薄膜レジスト
１５を塗布する第１の工程と、前記薄膜レジスト１５上
に厚膜レジスト１６を塗布する第２の工程と、前記電極
パッド１２に対向する前記薄膜レジスト１５および厚膜
レジスト１６を除去して前記電極パッド１２を露出させ
る第３の工程と、露出された前記電極パッド１２にめっ
きによってバンプ１８を形成する第４の工程とを具備し
たことを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばベア・チ
ップ等の半導体チップの電極パッド上に形成するバンプ
構造体の製造方法に関する。
ップ等の半導体チップの電極パッド上に形成するバンプ
構造体の製造方法に関する。
【０００２】
【従来の技術】ベア・チップ等の半導体チップの電極パ
ッドに形成されたバンプは、図４に示すように形成され
る。すなわち、ウエハ１の上面の一部にリソグラフィ技
術によりアルミニウムなどからなる電極パッド２を形成
し、この電極パッド２の周囲を例えば窒化シリコン等か
らなる保護膜としてのパッシベーション膜３によって被
覆する。次に、この電極パッド２の上面を含むパッシベ
ーション膜３の全面にスパッタリング法等によって例え
ばＴｉ（チタン）、Ｃｕ（銅）などのバリアメタル層４
を形成する。次に、バリアメタル層４を含むウエハ１の
上面に厚膜レジスト５を塗布する。なお、ウエハ１は円
板状のシリコン基板であって、後述するバンプ７を形成
した後にチップ片に切断され、いわゆるベアチップとな
る。
ッドに形成されたバンプは、図４に示すように形成され
る。すなわち、ウエハ１の上面の一部にリソグラフィ技
術によりアルミニウムなどからなる電極パッド２を形成
し、この電極パッド２の周囲を例えば窒化シリコン等か
らなる保護膜としてのパッシベーション膜３によって被
覆する。次に、この電極パッド２の上面を含むパッシベ
ーション膜３の全面にスパッタリング法等によって例え
ばＴｉ（チタン）、Ｃｕ（銅）などのバリアメタル層４
を形成する。次に、バリアメタル層４を含むウエハ１の
上面に厚膜レジスト５を塗布する。なお、ウエハ１は円
板状のシリコン基板であって、後述するバンプ７を形成
した後にチップ片に切断され、いわゆるベアチップとな
る。
【０００３】次に、バリアメタル層４に対向する厚膜レ
ジスト５を露光した後に現像し、バリアメタル層４の上
部の厚膜レジスト５に開口部６を形成する。次に、ウエ
ハ１を電気めっき槽に浸漬して電気めっき法によってバ
リアメタル層４に金膜を成長させ、厚膜レジスト５に囲
まれた開口部６の内部に金等のバンプ７を形成する。バ
ンプ７を形成した後、前記厚膜レジスト５を除去し、さ
らに前記パッシベーション膜３の上面のバリアメタル層
４をエッチングによって除去する。
ジスト５を露光した後に現像し、バリアメタル層４の上
部の厚膜レジスト５に開口部６を形成する。次に、ウエ
ハ１を電気めっき槽に浸漬して電気めっき法によってバ
リアメタル層４に金膜を成長させ、厚膜レジスト５に囲
まれた開口部６の内部に金等のバンプ７を形成する。バ
ンプ７を形成した後、前記厚膜レジスト５を除去し、さ
らに前記パッシベーション膜３の上面のバリアメタル層
４をエッチングによって除去する。
【０００４】
【発明が解決しようとする課題】しかしながら、前述の
ように厚膜レジスト５に囲まれた開口部６の内部にめっ
きによってバンプ７を形成する場合、レジストの種類に
よっては、図５に示すように、厚膜レジスト５とバリア
メタル層４との界面では厚膜レジスト５とめっき液が電
気化学的な反応を起こし、厚膜レジスト５の密着力が低
下し、厚膜レジスト５とバリアメタル層４との界面にめ
っきが成長（図５のａ部分）していくことがある。
ように厚膜レジスト５に囲まれた開口部６の内部にめっ
きによってバンプ７を形成する場合、レジストの種類に
よっては、図５に示すように、厚膜レジスト５とバリア
メタル層４との界面では厚膜レジスト５とめっき液が電
気化学的な反応を起こし、厚膜レジスト５の密着力が低
下し、厚膜レジスト５とバリアメタル層４との界面にめ
っきが成長（図５のａ部分）していくことがある。
【０００５】このように界面へのめっき成長が起こる
と、バンプ７を形成するためのめっきの制御が困難とな
ると共に、めっき液を汚染する原因にもなり、このめっ
きの成長が著しいと電極間のショートも発生する。ま
た、レジストは厚膜になると、つまり厚く形成できるレ
ジストほどこの現象が起こりやすい。
と、バンプ７を形成するためのめっきの制御が困難とな
ると共に、めっき液を汚染する原因にもなり、このめっ
きの成長が著しいと電極間のショートも発生する。ま
た、レジストは厚膜になると、つまり厚く形成できるレ
ジストほどこの現象が起こりやすい。
【０００６】この発明は、前記事情に着目してなされた
もので、その目的とするところは、レジストを厚膜にし
ても、バンプを形成するめっき工程においてバリアメタ
ル層との界面にめっきが成長することはなく、めっき液
の汚染および電極間のショートを防止できるバンプの形
成方法を提供することにある。
もので、その目的とするところは、レジストを厚膜にし
ても、バンプを形成するめっき工程においてバリアメタ
ル層との界面にめっきが成長することはなく、めっき液
の汚染および電極間のショートを防止できるバンプの形
成方法を提供することにある。
【０００７】
【課題を解決するための手段】この発明は前記目的を達
成するために、請求項１は、半導体ウエハと、この半導
体ウエハ上に設けられた電極パッドと、前記電極パッド
上に形成されたバンプと、前記電極パッドと前記バンプ
との間に介挿され前記電極パッドに含まれる金属のバン
プ側への拡散防止のためのバリアメタル層とを具備する
バンプ構造体の製造方法において、前記バリアメタル層
に第１のレジストを塗布する第１の工程と、前記第１の
レジスト上に前記第１のレジストよりも少なくとも５倍
以上の膜厚を有する第２のレジストを塗布する第２の工
程と、前記第１のレジスト及び前記第２のレジストのう
ち前記電極パッドを被覆する前記第１のレジスト及び前
記第２のレジストのみを除去して前記電極パッドを露出
させる第３の工程と、前記露出している電極パッド上に
前記バンプをめっきにより形成する第４の工程とを具備
することを特徴とする。
成するために、請求項１は、半導体ウエハと、この半導
体ウエハ上に設けられた電極パッドと、前記電極パッド
上に形成されたバンプと、前記電極パッドと前記バンプ
との間に介挿され前記電極パッドに含まれる金属のバン
プ側への拡散防止のためのバリアメタル層とを具備する
バンプ構造体の製造方法において、前記バリアメタル層
に第１のレジストを塗布する第１の工程と、前記第１の
レジスト上に前記第１のレジストよりも少なくとも５倍
以上の膜厚を有する第２のレジストを塗布する第２の工
程と、前記第１のレジスト及び前記第２のレジストのう
ち前記電極パッドを被覆する前記第１のレジスト及び前
記第２のレジストのみを除去して前記電極パッドを露出
させる第３の工程と、前記露出している電極パッド上に
前記バンプをめっきにより形成する第４の工程とを具備
することを特徴とする。
【０００８】請求項２は、半導体ウエハと、この半導体
ウエハ上に設けられた電極パッドと、前記電極パッド上
に形成されたバンプと、前記電極パッドと前記バンプと
の間に介挿され前記電極パッドに含まれる金属のバンプ
側への拡散防止のためのバリアメタル層とを具備するバ
ンプ構造体の製造方法において、前記バリアメタル層に
第１のレジストを塗布する第１の工程と、前記第１のレ
ジストのうち前記電極パッドを被覆している前記第１の
レジストのみを除去して前記電極パッドを露出させる第
２の工程と、前記第２の工程にて露出した電極パッド上
及び前記第１のレジスト上に前記第１のレジストよりも
少くとも５倍以上の膜厚を有する第２のレジストを塗布
する第３の工程と、前記第２のレジストのうち前記電極
パッドを被覆している前記第２のレジストのみを除去し
て前記電極パッドを露出させる第４の工程と、前記第４
の工程により露出している電極パッド上に前記バンプを
形成する第５の工程とを具備することを特徴とする。
ウエハ上に設けられた電極パッドと、前記電極パッド上
に形成されたバンプと、前記電極パッドと前記バンプと
の間に介挿され前記電極パッドに含まれる金属のバンプ
側への拡散防止のためのバリアメタル層とを具備するバ
ンプ構造体の製造方法において、前記バリアメタル層に
第１のレジストを塗布する第１の工程と、前記第１のレ
ジストのうち前記電極パッドを被覆している前記第１の
レジストのみを除去して前記電極パッドを露出させる第
２の工程と、前記第２の工程にて露出した電極パッド上
及び前記第１のレジスト上に前記第１のレジストよりも
少くとも５倍以上の膜厚を有する第２のレジストを塗布
する第３の工程と、前記第２のレジストのうち前記電極
パッドを被覆している前記第２のレジストのみを除去し
て前記電極パッドを露出させる第４の工程と、前記第４
の工程により露出している電極パッド上に前記バンプを
形成する第５の工程とを具備することを特徴とする。
【０００９】請求項３は、半導体ウエハと、この半導体
ウエハ上に設けられた電極パッドと、前記電極パッド上
に形成されたバンプと、前記電極パッドと前記バンプと
の間に介挿され前記電極パッドに含まれる金属のバンプ
側への拡散防止のためのバリアメタル層とを具備するバ
ンプ構造体の製造方法において、前記バリアメタル層に
第１のレジストを塗布する第１の工程と、前記第１のレ
ジストのうち前記電極パッドを被覆している前記第１の
レジストのみを除去して前記電極パッドを露出させる第
２の工程と、前記第２の工程により露出している電極パ
ッド上にめっき層を形成する第３の工程と、前記めっき
層上及び前記第１のレジスト上に前記第１のレジストよ
りも少くとも５倍以上の膜厚を有する第２のレジストを
塗布する第４の工程と、前記第２のレジストのうち前記
めっき層を被覆している前記第２のレジストのみを除去
して前記めっき層を露出させる第５の工程と、前記第５
の工程により露出しているめっき層上に前記バンプを形
成する第６の工程とを具備することを特徴とする。
ウエハ上に設けられた電極パッドと、前記電極パッド上
に形成されたバンプと、前記電極パッドと前記バンプと
の間に介挿され前記電極パッドに含まれる金属のバンプ
側への拡散防止のためのバリアメタル層とを具備するバ
ンプ構造体の製造方法において、前記バリアメタル層に
第１のレジストを塗布する第１の工程と、前記第１のレ
ジストのうち前記電極パッドを被覆している前記第１の
レジストのみを除去して前記電極パッドを露出させる第
２の工程と、前記第２の工程により露出している電極パ
ッド上にめっき層を形成する第３の工程と、前記めっき
層上及び前記第１のレジスト上に前記第１のレジストよ
りも少くとも５倍以上の膜厚を有する第２のレジストを
塗布する第４の工程と、前記第２のレジストのうち前記
めっき層を被覆している前記第２のレジストのみを除去
して前記めっき層を露出させる第５の工程と、前記第５
の工程により露出しているめっき層上に前記バンプを形
成する第６の工程とを具備することを特徴とする。
【００１０】請求項４は、請求項１または２または３記
載の第１のレジストの膜厚は１〜２μｍであり、且つ、
第２のレジストの膜厚は１０〜１００μｍであることを
特徴とする。
載の第１のレジストの膜厚は１〜２μｍであり、且つ、
第２のレジストの膜厚は１０〜１００μｍであることを
特徴とする。
【００１１】請求項５は、請求項１または２または３記
載のバンプが形成されたバンプ構造体からは、半導体ウ
エハの分割によりベアチップが生成されることを特徴と
する。
載のバンプが形成されたバンプ構造体からは、半導体ウ
エハの分割によりベアチップが生成されることを特徴と
する。
【００１２】請求項６は、請求項５のベアチップは、実
装基板の配線電極上にバンプを介して位置決めされた
後、前記実装基板にリフローはんだ付けされることを特
徴とする。
装基板の配線電極上にバンプを介して位置決めされた
後、前記実装基板にリフローはんだ付けされることを特
徴とする。
【００１３】
【発明の実施の形態】以下、この発明の実施の形態を図
面に基づいて説明する。図１は第１の実施形態のバンプ
構造体の製造方法について説明する。ウエハ１１の上面
の一部に例えばアルミニウムなどの電極パッド１２をリ
ソグラフィ技術を用いて形成した後、この電極パッド１
２を囲むようにＣＶＤ法にて例えば窒化シリコンなどか
らなるパッシベーション膜１３を形成するそして、電極
パッド１２を含むパッシベーション膜１３の全面にスパ
ッタリング法等によってバリアメタル層１４を形成す
る。
面に基づいて説明する。図１は第１の実施形態のバンプ
構造体の製造方法について説明する。ウエハ１１の上面
の一部に例えばアルミニウムなどの電極パッド１２をリ
ソグラフィ技術を用いて形成した後、この電極パッド１
２を囲むようにＣＶＤ法にて例えば窒化シリコンなどか
らなるパッシベーション膜１３を形成するそして、電極
パッド１２を含むパッシベーション膜１３の全面にスパ
ッタリング法等によってバリアメタル層１４を形成す
る。
【００１４】なお、ウエハ１１は、円板状のシリコン基
板であって、予めＬＳＩ素子がリソグラフィ技術により
形成されている。そして、このウエハ１１は、後述する
バンプ１８を形成した後、チップ片に切断され、いわゆ
るベアチップになる。
板であって、予めＬＳＩ素子がリソグラフィ技術により
形成されている。そして、このウエハ１１は、後述する
バンプ１８を形成した後、チップ片に切断され、いわゆ
るベアチップになる。
【００１５】次に、バリアメタル層１４を含むウエハ１
１の上面に１〜２μｍの薄膜レジスト１５をスピンコー
ト法により塗布する。ここで、使用するレジストは、耐
めっき性が強く、バリアメタル層１４との間にギャップ
が発生することのない、例えば東京応化工業製のOFPR-8
00,OFPR-5000などのポジ型レジストやOMR-83,BMR C-100
0 などのネガ型レジストである。この薄膜レジスト１５
は、粘度が１００ｃｐｓ以下であり、耐めっき性に優れ
ているが、厚みを５μｍ以上にすることが困難である。
１の上面に１〜２μｍの薄膜レジスト１５をスピンコー
ト法により塗布する。ここで、使用するレジストは、耐
めっき性が強く、バリアメタル層１４との間にギャップ
が発生することのない、例えば東京応化工業製のOFPR-8
00,OFPR-5000などのポジ型レジストやOMR-83,BMR C-100
0 などのネガ型レジストである。この薄膜レジスト１５
は、粘度が１００ｃｐｓ以下であり、耐めっき性に優れ
ているが、厚みを５μｍ以上にすることが困難である。
【００１６】次に、前記薄膜レジスト１５の上面に１０
〜３０μｍの厚膜レジスト１６をスピンコート法により
形成する。ここで、使用する厚膜レジスト１６は、例え
ばヘキストインダストリー製のAZ LP-10,AZ 4903，東京
応化工業製のPMER AR900である。この薄膜レジスト１５
は、粘度が３００ｃｐｓ以上であり、耐めっき性に劣る
が、厚みを１０μｍ以上にすることが可能である。つま
り、厚膜レジスト１６は、薄膜レジスト１５よりも成膜
性が高い材質からなっている。
〜３０μｍの厚膜レジスト１６をスピンコート法により
形成する。ここで、使用する厚膜レジスト１６は、例え
ばヘキストインダストリー製のAZ LP-10,AZ 4903，東京
応化工業製のPMER AR900である。この薄膜レジスト１５
は、粘度が３００ｃｐｓ以上であり、耐めっき性に劣る
が、厚みを１０μｍ以上にすることが可能である。つま
り、厚膜レジスト１６は、薄膜レジスト１５よりも成膜
性が高い材質からなっている。
【００１７】次に、電極パッド１２真上に位置する薄膜
レジスト１５および厚膜レジスト１６に紫外線（ＵＶ）
光により露光した後、現像し、電極パッド１２の真上部
の薄膜レジスト１５および厚膜レジスト１６に開口部１
７を形成する。次に、ウエハ１１を電気めっき槽に浸漬
して電気めっき法によって前記開口部１７からバリアメ
タル層１４を被着している前記電極パッド１２に金めっ
きを行い、電極パッド１２にバンプ１８を形成する。
レジスト１５および厚膜レジスト１６に紫外線（ＵＶ）
光により露光した後、現像し、電極パッド１２の真上部
の薄膜レジスト１５および厚膜レジスト１６に開口部１
７を形成する。次に、ウエハ１１を電気めっき槽に浸漬
して電気めっき法によって前記開口部１７からバリアメ
タル層１４を被着している前記電極パッド１２に金めっ
きを行い、電極パッド１２にバンプ１８を形成する。
【００１８】バンプ１８を形成した後、前記薄膜レジス
ト１５および厚膜レジスト１６を剥離除去し、最後に前
記バリアメタル層１４をエッチングによって除去する。
そして、前述したように、ウエハ１１を所定の大きさに
ダイシングしてベアチップを得る。
ト１５および厚膜レジスト１６を剥離除去し、最後に前
記バリアメタル層１４をエッチングによって除去する。
そして、前述したように、ウエハ１１を所定の大きさに
ダイシングしてベアチップを得る。
【００１９】ベアチップは、実装基板の配線電極上に前
記バンプ１８を介して位置決めされた後、実装基板に公
知のリタローはんだ付け方法により実装される。なお、
薄膜レジスト１５および厚膜レジスト１６の現像および
剥離除去において、２種類のレジストを同一の現像液お
よび同一の剥離液によって処理してもよく、別の現像液
および剥離液を用いてもよい。
記バンプ１８を介して位置決めされた後、実装基板に公
知のリタローはんだ付け方法により実装される。なお、
薄膜レジスト１５および厚膜レジスト１６の現像および
剥離除去において、２種類のレジストを同一の現像液お
よび同一の剥離液によって処理してもよく、別の現像液
および剥離液を用いてもよい。
【００２０】前述のように、この実施形態においては、
半導体装置の製造で使用するフォトレジスト（例えばOF
PR-800,OFPR-5000などのポジ型レジストやOMR-83などの
ネガ型レジスト）を用いているので、耐めっき性に優れ
ており、バンプ１８を形成するめっき工程においてバリ
アメタル層１４との界面にめっきが成長することはな
く、めっき制御が容易に行え、めっき液の汚染および電
極間のショートを防止できる。その結果、バンプ形成の
ための生産能率向上に寄与することができる。
半導体装置の製造で使用するフォトレジスト（例えばOF
PR-800,OFPR-5000などのポジ型レジストやOMR-83などの
ネガ型レジスト）を用いているので、耐めっき性に優れ
ており、バンプ１８を形成するめっき工程においてバリ
アメタル層１４との界面にめっきが成長することはな
く、めっき制御が容易に行え、めっき液の汚染および電
極間のショートを防止できる。その結果、バンプ形成の
ための生産能率向上に寄与することができる。
【００２１】図２は、バンプ構造体の製造方法の第２の
実施形態を示し、第１の実施形態と同一部分には同一番
号を付して説明を省略する。本実施形態は、バリアメタ
ル層１４を含むウエハ１１の上面に１〜２μｍの薄膜レ
ジスト１５を塗布するまでは同じである。
実施形態を示し、第１の実施形態と同一部分には同一番
号を付して説明を省略する。本実施形態は、バリアメタ
ル層１４を含むウエハ１１の上面に１〜２μｍの薄膜レ
ジスト１５を塗布するまでは同じである。
【００２２】薄膜レジスト１５を形成した後、電極パッ
ド１２に対向する薄膜レジスト１５に露光した後、現像
し、電極パッド１２の上部の薄膜レジスト１５に開口部
１９を形成する。
ド１２に対向する薄膜レジスト１５に露光した後、現像
し、電極パッド１２の上部の薄膜レジスト１５に開口部
１９を形成する。
【００２３】次に、開口部１９を含み前記薄膜レジスト
１５の上面に１０〜１００μｍの厚膜レジスト１６を形
成する。ここで、使用する厚膜レジスト１６は、第１の
実施形態と同様に、例えばヘキストインダストリー製の
AZ LP-10,AZ 4903，東京応化工業製のPMER AR900であ
る。
１５の上面に１０〜１００μｍの厚膜レジスト１６を形
成する。ここで、使用する厚膜レジスト１６は、第１の
実施形態と同様に、例えばヘキストインダストリー製の
AZ LP-10,AZ 4903，東京応化工業製のPMER AR900であ
る。
【００２４】電極パッド１２に対向する厚膜レジスト１
６および薄膜レジスト１５に露光した後、現像し、電極
パッド１２の上部の薄膜レジスト１５および厚膜レジス
ト１６に開口部１７を形成する。次に、ウエハ１１を電
気めっき槽に浸漬して電気めっき法によって前記開口部
１７から前記電極パッド１２に金めっきを行い、電極パ
ッド１２にバンプ１８を形成する。
６および薄膜レジスト１５に露光した後、現像し、電極
パッド１２の上部の薄膜レジスト１５および厚膜レジス
ト１６に開口部１７を形成する。次に、ウエハ１１を電
気めっき槽に浸漬して電気めっき法によって前記開口部
１７から前記電極パッド１２に金めっきを行い、電極パ
ッド１２にバンプ１８を形成する。
【００２５】バンプ１８を形成した後、前記薄膜レジス
ト１５および厚膜レジスト１６を剥離除去し、最後に前
記バリアメタル層１４をエッチングによって除去するこ
とにより完成する。
ト１５および厚膜レジスト１６を剥離除去し、最後に前
記バリアメタル層１４をエッチングによって除去するこ
とにより完成する。
【００２６】この第２の実施形態も、耐めっき性の強い
薄膜レジスト１５を介して厚膜レジスト１６を形成して
いるので、バリアメタル層１４との界面にめっきが成長
することなく、第１の実施形態と同様の効果を奏するこ
とができる。
薄膜レジスト１５を介して厚膜レジスト１６を形成して
いるので、バリアメタル層１４との界面にめっきが成長
することなく、第１の実施形態と同様の効果を奏するこ
とができる。
【００２７】図３は、バンプ構造体の製造方法の第３の
実施形態を示し、第１，２の実施形態と同一部分には同
一番号を付して説明を省略する。本実施形態は、バリア
メタル層１４を含むウエハ１１の上面に１〜２μｍの薄
膜レジスト１５を塗布し、電極パッド１２に対向する薄
膜レジスト１５に露光した後、現像し、電極パッド１２
の上部の薄膜レジスト１５に開口部１９を形成するまで
は第２の実施形態と同じである。
実施形態を示し、第１，２の実施形態と同一部分には同
一番号を付して説明を省略する。本実施形態は、バリア
メタル層１４を含むウエハ１１の上面に１〜２μｍの薄
膜レジスト１５を塗布し、電極パッド１２に対向する薄
膜レジスト１５に露光した後、現像し、電極パッド１２
の上部の薄膜レジスト１５に開口部１９を形成するまで
は第２の実施形態と同じである。
【００２８】薄膜レジスト１５に開口部１９を形成した
後、ウエハ１１を電気めっき槽に浸漬して電気めっき法
によって前記開口部１９から前記電極パッド１２に金め
っきを行い、電極パッド１２にめっき層２０を形成す
る。
後、ウエハ１１を電気めっき槽に浸漬して電気めっき法
によって前記開口部１９から前記電極パッド１２に金め
っきを行い、電極パッド１２にめっき層２０を形成す
る。
【００２９】次に、めっき層２０を含み前記薄膜レジス
ト１５の上面に１０〜１００μｍの厚膜レジスト１６を
形成する。ここで、使用する厚膜レジスト１６は、第
１，２の実施形態と同様に、例えばヘキストインダスト
リー製のAZ LP-10,AZ 4903，東京応化工業製のPMER AR9
00である。ここで、使用するレジスト、現像液について
まとめると、表１の通りである。
ト１５の上面に１０〜１００μｍの厚膜レジスト１６を
形成する。ここで、使用する厚膜レジスト１６は、第
１，２の実施形態と同様に、例えばヘキストインダスト
リー製のAZ LP-10,AZ 4903，東京応化工業製のPMER AR9
00である。ここで、使用するレジスト、現像液について
まとめると、表１の通りである。
【００３０】
【表１】
【００３１】次に、電極パッド１２に対向する厚膜レジ
スト１６および薄膜レジスト１５に露光した後、現像
し、電極パッド１２の上部の薄膜レジスト１５および厚
膜レジスト１６に開口部１７を形成する。次に、ウエハ
１１を再び電気めっき槽に浸漬して電気めっき法によっ
て前記開口部１７から前記めっき層２０に金めっきを行
い、電極パッド１２にめっき層２０を介してバンプ１８
を形成する。
スト１６および薄膜レジスト１５に露光した後、現像
し、電極パッド１２の上部の薄膜レジスト１５および厚
膜レジスト１６に開口部１７を形成する。次に、ウエハ
１１を再び電気めっき槽に浸漬して電気めっき法によっ
て前記開口部１７から前記めっき層２０に金めっきを行
い、電極パッド１２にめっき層２０を介してバンプ１８
を形成する。
【００３２】バンプ１８を形成した後、前記薄膜レジス
ト１５および厚膜レジスト１６を剥離除去し、最後に前
記バリアメタル層１４をエッチングによって除去するこ
とにより完成する。
ト１５および厚膜レジスト１６を剥離除去し、最後に前
記バリアメタル層１４をエッチングによって除去するこ
とにより完成する。
【００３３】この第３の実施形態も、耐めっき性の強い
薄膜レジスト１５を介して厚膜レジスト１６を形成して
いるので、バリアメタル層１４との界面にめっきが成長
することなく、第１の実施形態と同様の効果を奏するこ
とができる。なお、前記第１〜第３の実施形態において
は、薄膜レジスト１５と厚膜レジスト１６の２層のレジ
ストを形成したが、３層以上のレジストでもよい。
薄膜レジスト１５を介して厚膜レジスト１６を形成して
いるので、バリアメタル層１４との界面にめっきが成長
することなく、第１の実施形態と同様の効果を奏するこ
とができる。なお、前記第１〜第３の実施形態において
は、薄膜レジスト１５と厚膜レジスト１６の２層のレジ
ストを形成したが、３層以上のレジストでもよい。
【００３４】
【発明の効果】この発明の請求項１〜３によれば、バリ
アメタル層に第１のレジストを塗布し、この第１のレジ
スト上に第１のレジストよりも少なくとも５倍以上の膜
厚を有する第２のレジストを塗布し、第１のレジスト及
び第２のレジストのうち電極パッドを被覆する第１のレ
ジスト及び第２のレジストのみを除去して前記電極パッ
ドを露出させ、さらに露出している電極パッド上に前記
バンプをめっきにより形成することにより、バリアメタ
ル層にレジストが密着し、バンプを形成するめっき工程
においてバリアメタル層との界面にめっきが成長するこ
とはなく、めっき制御が容易に行え、めっき液の汚染お
よび電極間のショートを防止できる。
アメタル層に第１のレジストを塗布し、この第１のレジ
スト上に第１のレジストよりも少なくとも５倍以上の膜
厚を有する第２のレジストを塗布し、第１のレジスト及
び第２のレジストのうち電極パッドを被覆する第１のレ
ジスト及び第２のレジストのみを除去して前記電極パッ
ドを露出させ、さらに露出している電極パッド上に前記
バンプをめっきにより形成することにより、バリアメタ
ル層にレジストが密着し、バンプを形成するめっき工程
においてバリアメタル層との界面にめっきが成長するこ
とはなく、めっき制御が容易に行え、めっき液の汚染お
よび電極間のショートを防止できる。
【００３５】請求項４〜６によれば、厚肉のバンプを形
成することができ、フリップチップ実装を行っても実装
時のヒートサイクルによる熱ストレスの発生を軽減で
き、電極パッド、バンプへのクラックの発生を防止でき
る。
成することができ、フリップチップ実装を行っても実装
時のヒートサイクルによる熱ストレスの発生を軽減で
き、電極パッド、バンプへのクラックの発生を防止でき
る。
【図１】この発明の第１の実施形態のバンプ形成方法を
示す説明図。
示す説明図。
【図２】この発明の第２の実施形態のバンプ形成方法を
示す説明図。
示す説明図。
【図３】この発明の第３の実施形態のバンプ形成方法を
示す説明図。
示す説明図。
【図４】従来のバンプバンプ形成方法を示す説明図。
【図５】従来のバンプ構造を示す縦断側面図。
１１…ウエハ １２…電極パッド １４…バリアメタル層 １５…薄膜レジスト １６…厚膜レジスト １８…バンプ ２０…めっき層
Claims (6)
- 【請求項１】 半導体ウエハと、この半導体ウエハ上に
設けられた電極パッドと、前記電極パッド上に形成され
たバンプと、前記電極パッドと前記バンプとの間に介挿
され前記電極パッドに含まれる金属のバンプ側への拡散
防止のためのバリアメタル層とを具備するバンプ構造体
の製造方法において、 前記バリアメタル層に第１のレジストを塗布する第１の
工程と、前記第１のレジスト上に前記第１のレジストよ
りも少なくとも５倍以上の膜厚を有する第２のレジスト
を塗布する第２の工程と、前記第１のレジスト及び前記
第２のレジストのうち少なくとも前記電極パッドを被覆
する領域の前記第１のレジスト及び前記第２のレジスト
を除去して前記電極パッドを露出させる第３の工程と、
前記露出している電極パッド上に前記バンプをめっきに
より形成する第４の工程とを具備することを特徴とする
バンプ構造体の製造方法。 - 【請求項２】 半導体ウエハと、この半導体ウエハ上に
設けられた電極パッドと、前記電極パッド上に形成され
たバンプと、前記電極パッドと前記バンプとの間に介挿
され前記電極パッドに含まれる金属のバンプ側への拡散
防止のためのバリアメタル層とを具備するバンプ構造体
の製造方法において、 前記バリアメタル層に第１のレジストを塗布する第１の
工程と、前記第１のレジストのうち少なくとも前記電極
パッドを被覆する領域の前記第１のレジストを除去して
前記電極パッドを露出させる第２の工程と、前記第２の
工程にて露出した電極パッド上及び前記第１のレジスト
上に前記第１のレジストよりも少くとも５倍以上の膜厚
を有する第２のレジストを塗布する第３の工程と、前記
第２のレジストのうち少なくとも前記電極パッドを被覆
する領域の前記第２のレジストを除去して前記電極パッ
ドを露出させる第４の工程と、前記第４の工程により露
出している電極パッド上に前記バンプを形成する第５の
工程とを具備することを特徴とするバンプ構造体の製造
方法。 - 【請求項３】 半導体ウエハと、この半導体ウエハ上に
設けられた電極パッドと、前記電極パッド上に形成され
たバンプと、前記電極パッドと前記バンプとの間に介挿
され前記電極パッドに含まれる金属のバンプ側への拡散
防止のためのバリアメタル層とを具備するバンプ構造体
の製造方法において、 前記バリアメタル層に第１のレジストを塗布する第１の
工程と、前記第１のレジストのうち少なくとも前記電極
パッドを被覆している領域の前記第１のレジストを除去
して前記電極パッドを露出させる第２の工程と、前記第
２の工程により露出している電極パッド上にめっき層を
形成する第３の工程と、前記めっき層上及び前記第１の
レジスト上に前記第１のレジストよりも少くとも５倍以
上の膜厚を有する第２のレジストを塗布する第４の工程
と、前記第２のレジストのうち少なくとも前記めっき層
を被覆している領域の前記第２のレジストを除去して前
記めっき層を露出させる第５の工程と、前記第５の工程
により露出しているめっき層上に前記バンプを形成する
第６の工程とを具備することを特徴とするバンプ構造体
の製造方法。 - 【請求項４】 第１のレジストの膜厚は１〜２μｍであ
り、且つ、第２のレジストの膜厚は１０〜１００μｍで
あることを特徴とする請求項１または２または３記載の
バンプ構造体の製造方法。 - 【請求項５】 バンプが形成されたバンプ構造体から
は、半導体ウエハの分割によりベアチップが生成される
ことを特徴とする請求項１または２または３記載のバン
プ構造体の製造方法。 - 【請求項６】 ベアチップは、実装基板の配線電極上に
バンプを介して位置決めされた後、前記実装基板にリフ
ローはんだ付けされることを特徴とする請求項５記載の
バンプ構造体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8135049A JPH09321049A (ja) | 1996-05-29 | 1996-05-29 | バンプ構造体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8135049A JPH09321049A (ja) | 1996-05-29 | 1996-05-29 | バンプ構造体の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321049A true JPH09321049A (ja) | 1997-12-12 |
Family
ID=15142743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8135049A Pending JPH09321049A (ja) | 1996-05-29 | 1996-05-29 | バンプ構造体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321049A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019517A1 (en) * | 1998-09-30 | 2000-04-06 | Ibiden Co., Ltd. | Semiconductor chip and manufacture method thereof |
| JP2001257227A (ja) * | 2000-03-08 | 2001-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| WO2005081064A1 (ja) * | 2004-02-20 | 2005-09-01 | Jsr Corporation | バンプ形成用二層積層膜、およびバンプ形成方法 |
| US7037754B2 (en) | 1999-09-20 | 2006-05-02 | Rohm Co., Ltd. | Semiconductor chip and method of producing the same |
| JP2008135756A (ja) * | 2007-12-03 | 2008-06-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2009177118A (ja) * | 2008-01-22 | 2009-08-06 | Samsung Electro-Mechanics Co Ltd | ポストバンプ及びその形成方法 |
-
1996
- 1996-05-29 JP JP8135049A patent/JPH09321049A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019517A1 (en) * | 1998-09-30 | 2000-04-06 | Ibiden Co., Ltd. | Semiconductor chip and manufacture method thereof |
| US6492255B2 (en) | 1998-09-30 | 2002-12-10 | Ibiden Co., Ltd | Semiconductor chip and method manufacturing the same |
| US7037754B2 (en) | 1999-09-20 | 2006-05-02 | Rohm Co., Ltd. | Semiconductor chip and method of producing the same |
| JP2001257227A (ja) * | 2000-03-08 | 2001-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| WO2005081064A1 (ja) * | 2004-02-20 | 2005-09-01 | Jsr Corporation | バンプ形成用二層積層膜、およびバンプ形成方法 |
| JP2008135756A (ja) * | 2007-12-03 | 2008-06-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2009177118A (ja) * | 2008-01-22 | 2009-08-06 | Samsung Electro-Mechanics Co Ltd | ポストバンプ及びその形成方法 |
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