JPS59148352A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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- JPS59148352A JPS59148352A JP58022310A JP2231083A JPS59148352A JP S59148352 A JPS59148352 A JP S59148352A JP 58022310 A JP58022310 A JP 58022310A JP 2231083 A JP2231083 A JP 2231083A JP S59148352 A JPS59148352 A JP S59148352A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
- H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置におけるバング状はんだ電極の形成
方法に関する。
方法に関する。
工Ｃを配線基板にボンディングする方法に、電極面を配
線基板の配線面に対向させるいわゆる「フェースダウン
ボンディング」があシ、それ用の半導体チップは、バン
プ状はんだ電極が多く採用されている。
線基板の配線面に対向させるいわゆる「フェースダウン
ボンディング」があシ、それ用の半導体チップは、バン
プ状はんだ電極が多く採用されている。
このはんだ電極は半導体素子のウェー６段１１−７’基
板上に形成するが、従来から用いられている方法に電気
めっき法がある。
板上に形成するが、従来から用いられている方法に電気
めっき法がある。
電気めっき法は基板表面に、第１下地金属をスパッタリ
ング及びホトエツチングによ多形成し、更に第２下地金
属をスパッタリングにょ多形成し、電極形成部を除いて
ホトレジストで覆い、Ｏｕバリア層及びはんだ電極を電
気めっき法にょ多形成し、ホトレジストを除去し、筈２
下地金属をエツチングにニジ除去し、す７０−処理を行
なうことによってバンプ状電極を形成するものであシ、
工程が慣雑となシ刀１１エコストがかさむ欠点があった
。
ング及びホトエツチングによ多形成し、更に第２下地金
属をスパッタリングにょ多形成し、電極形成部を除いて
ホトレジストで覆い、Ｏｕバリア層及びはんだ電極を電
気めっき法にょ多形成し、ホトレジストを除去し、筈２
下地金属をエツチングにニジ除去し、す７０−処理を行
なうことによってバンプ状電極を形成するものであシ、
工程が慣雑となシ刀１１エコストがかさむ欠点があった
。
本発明は上記に＠み、下地金属及びバリア層の形成には
メタルマスクを用いた蒸着法を採用することによりホト
エツチング工程を無くし、はんだ電極の形成には、リフ
ロー処理のみによりはんだ球をバリア層表面に転写して
形成することに、Ｃ＃）、ホトレジスト及びエツチング
工程を無くし、作業性を良くし、別エコストを節減し得
るバンブ電極形成法を提供するものである。
メタルマスクを用いた蒸着法を採用することによりホト
エツチング工程を無くし、はんだ電極の形成には、リフ
ロー処理のみによりはんだ球をバリア層表面に転写して
形成することに、Ｃ＃）、ホトレジスト及びエツチング
工程を無くし、作業性を良くし、別エコストを節減し得
るバンブ電極形成法を提供するものである。
以下、第１図、第２図に基づいて本発明の実施例を詳細
に説明する。
に説明する。
第１図（８）〜（ｄ）は、本発明の実施例の主要製造工
程を示す。第１図（ａ）に示すようにＳｉ （シリコ
ン）半導体ウェハ１に公知の選択拡散工程によシ半導体
素子領域を形成し、その表面酸化膜（Ｓ１０□）２上に
Ｍ配線３を形成し、この上を覆う最終のパシベーション
、例えばＣ！ＶＤ −ＰＳＧＳｉＯ２部を窓開エツチン
グして配線端子部として露出させる。
程を示す。第１図（ａ）に示すようにＳｉ （シリコ
ン）半導体ウェハ１に公知の選択拡散工程によシ半導体
素子領域を形成し、その表面酸化膜（Ｓ１０□）２上に
Ｍ配線３を形成し、この上を覆う最終のパシベーション
、例えばＣ！ＶＤ −ＰＳＧＳｉＯ２部を窓開エツチン
グして配線端子部として露出させる。
第１図（ｂ）に示すように配線端子部をスルーホールに
したメタルマスク７を重ね合わせ、真空蒸着法に工りＣ
ｕ膜５を１ｓｏｏＸ厚に下地金属として形成し、次いで
（３ｕ膜６を約５〜１０μｍ厚に）くリア層として形成
する。
したメタルマスク７を重ね合わせ、真空蒸着法に工りＣ
ｕ膜５を１ｓｏｏＸ厚に下地金属として形成し、次いで
（３ｕ膜６を約５〜１０μｍ厚に）くリア層として形成
する。
第２図は、Ｃｕバリア層表面に転写されるはんだ球を透
明耐熱基板上に粘着させたものである。
明耐熱基板上に粘着させたものである。
耐熱ガラスあるいは石英板１０上にフラックス９を塗布
し、次いで配縁端子部に対応する位置にスルーホールを
設けたメタルマスク１１を重ね合わせ、スルーホールに
直径約１５０１ｔｍのはんだ球８を投入し、フラックス
９にエリ透明耐熱基板１０に粘着させる。
し、次いで配縁端子部に対応する位置にスルーホールを
設けたメタルマスク１１を重ね合わせ、スルーホールに
直径約１５０１ｔｍのはんだ球８を投入し、フラックス
９にエリ透明耐熱基板１０に粘着させる。
第１図（Ｑ）に示すように第２図のはんだ球を粘着搭載
した透明耐熱基板１０を配線端子部に対向させ半導体ウ
ニへに重ね合わせ位置決めを行ない、リフロー処理を行
なう。
した透明耐熱基板１０を配線端子部に対向させ半導体ウ
ニへに重ね合わせ位置決めを行ない、リフロー処理を行
なう。
第１図（ｄ）に示す工９にリフロー処理にニジはんだ球
８はフラックス９の効果によシＯｕバリア層６上にはん
だ電極８′が転写される。
８はフラックス９の効果によシＯｕバリア層６上にはん
だ電極８′が転写される。
以上実施例で述べた方法によれば、下記の理由でコスト
軽減が可能となる。
軽減が可能となる。
下地金属及びバリア層の形成には、メタルマスクを用い
た蒸着法を採用することにエシホトエッチング工程を無
くし、更にはんだ電極の形成には、リフロー処理のみに
ニジはんだ球を転写する方法を採用することでホトレジ
スト、エツチング、電気めっきの各工程を無くすことが
できる。１だ、転写するハンダ球を粘着搭載する基板に
透明耐熱基板を採用することに、ｃ９、はんだ球と電極
形成位置との位置合わせが容易になる。
た蒸着法を採用することにエシホトエッチング工程を無
くし、更にはんだ電極の形成には、リフロー処理のみに
ニジはんだ球を転写する方法を採用することでホトレジ
スト、エツチング、電気めっきの各工程を無くすことが
できる。１だ、転写するハンダ球を粘着搭載する基板に
透明耐熱基板を採用することに、ｃ９、はんだ球と電極
形成位置との位置合わせが容易になる。
この発明は前記実施例により拘束されるものでなく、こ
ｎ以外に下記変形例を有する。
ｎ以外に下記変形例を有する。
例えば、Ｏｒ下地金属の形成をスパッタリングを用いる
あるいはＣｕバリア層の形成を電気めっきを用いる方法
がある。
あるいはＣｕバリア層の形成を電気めっきを用いる方法
がある。
この発明は半導体素子のけんだノ（ンプ電極の形成に利
用して有効である。
用して有効である。
第１図（−）〜（イ）は本発明の一実施例における主要
工程順の電極形成部断面図、 第２図ははんだ球粘着基板断面図である。 １・・・・・・８１半導体ウエノ・、 ２・・・・・・酸化膜、 ３・・・・・・Ｍ配線
、４・・・・・・最終パシベーション膜、５・・・・・
・Ｃｒ［、６・・・・・・Ｏｕ）ぐリア層。 ７・・・・・・メタルマス′り、８・・・・・・はんだ
球、８′・・・・・・はんだ電極、 ９・・・・・・フ
ラックス、１０・・・透明耐熱基板、１１・・・メタル
マスク。 以 上 出願人 株式会社 第二精至舎 代理人 弁理士 最 上 務
工程順の電極形成部断面図、 第２図ははんだ球粘着基板断面図である。 １・・・・・・８１半導体ウエノ・、 ２・・・・・・酸化膜、 ３・・・・・・Ｍ配線
、４・・・・・・最終パシベーション膜、５・・・・・
・Ｃｒ［、６・・・・・・Ｏｕ）ぐリア層。 ７・・・・・・メタルマス′り、８・・・・・・はんだ
球、８′・・・・・・はんだ電極、 ９・・・・・・フ
ラックス、１０・・・透明耐熱基板、１１・・・メタル
マスク。 以 上 出願人 株式会社 第二精至舎 代理人 弁理士 最 上 務
Claims (2)
- （１）半導体基板上に設けられた配線金属上の一部にメ
タルマスクを使用して下地金属及びバリア層を蒸着に１
夛形成する工程と、他の透明耐熱基板表面に粘Ｎ塗料を
塗布する工程と該粘着塗料を塗布ｊ７た前記透明耐熱基
板上にメタルマスクを重ね合わせ該メタルマスクを通し
てはんだ球を粘着させる工程と該はんだ球を粘着搭載さ
せた前記透明耐熱基板により前記下地金属表面の所望の
位置にはんだ電極を形成するための位置決めを行なう工
程と前記はんだ球をリフローによシ前記下地金属上に転
写してパンダ状電極を形成する工程とからなるはんだ電
極形成法。 - （２）前記透明耐熱基板に塗布するはんだ球粘着塗料と
してフラツクスを使用すると共に透明耐熱基板として耐
熱ガラス及び石英を使用する特許請求の範囲第１項記載
のはんだ電極形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022310A JPS59148352A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58022310A JPS59148352A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148352A true JPS59148352A (ja) | 1984-08-25 |
| JPS6348427B2 JPS6348427B2 (ja) | 1988-09-29 |
Family
ID=12079160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58022310A Granted JPS59148352A (ja) | 1983-02-14 | 1983-02-14 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148352A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254932A (ja) * | 1988-08-20 | 1990-02-23 | Fujitsu Ltd | はんだバンプの形成方法 |
| JPH04263434A (ja) * | 1991-02-19 | 1992-09-18 | Matsushita Electric Ind Co Ltd | 電気的接続接点の形成方法および電子部品の実装方法 |
| WO1998009332A1 (en) * | 1996-08-27 | 1998-03-05 | Nippon Steel Corporation | Semiconductor device provided with low melting point metal bumps and process for producing same |
| US7038315B2 (en) * | 1995-05-08 | 2006-05-02 | Micron Technology, Inc. | Semiconductor chip package |
| JP2008159948A (ja) * | 2006-12-25 | 2008-07-10 | Rohm Co Ltd | 半導体装置 |
-
1983
- 1983-02-14 JP JP58022310A patent/JPS59148352A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254932A (ja) * | 1988-08-20 | 1990-02-23 | Fujitsu Ltd | はんだバンプの形成方法 |
| JPH04263434A (ja) * | 1991-02-19 | 1992-09-18 | Matsushita Electric Ind Co Ltd | 電気的接続接点の形成方法および電子部品の実装方法 |
| US7038315B2 (en) * | 1995-05-08 | 2006-05-02 | Micron Technology, Inc. | Semiconductor chip package |
| WO1998009332A1 (en) * | 1996-08-27 | 1998-03-05 | Nippon Steel Corporation | Semiconductor device provided with low melting point metal bumps and process for producing same |
| JP2001501366A (ja) * | 1996-08-27 | 2001-01-30 | 新日本製鐵株式会社 | 低融点金属のバンプを備えた半導体装置及びその製造方法 |
| US7045388B2 (en) | 1996-08-27 | 2006-05-16 | Nippon Steel Corporation | Semiconductor device provided with low melting point metal bumps |
| US7045389B1 (en) | 1996-08-27 | 2006-05-16 | Nippon Steel Corporation | Method for fabricating a semiconductor devices provided with low melting point metal bumps |
| EP1918991A3 (en) * | 1996-08-27 | 2011-02-16 | Nippon Steel Corporation | Semiconductor device provided with low melting point metal bumps and process for producing same |
| JP2008159948A (ja) * | 2006-12-25 | 2008-07-10 | Rohm Co Ltd | 半導体装置 |
| US9343416B2 (en) | 2006-12-25 | 2016-05-17 | Rohm Co., Ltd. | Semiconductor device employing wafer level chip size package technology |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6348427B2 (ja) | 1988-09-29 |
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