JPH09321054A - 半導体装置 - Google Patents
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- JPH09321054A JPH09321054A JP13865496A JP13865496A JPH09321054A JP H09321054 A JPH09321054 A JP H09321054A JP 13865496 A JP13865496 A JP 13865496A JP 13865496 A JP13865496 A JP 13865496A JP H09321054 A JPH09321054 A JP H09321054A
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Abstract
(57)【要約】
【課題】 上層配線用レジストパターンのエッジが接続
孔エッジあるいは接続孔上に位置してしまい、、上層配
線層形成のためのエッチングを行うと、接続孔底部まで
貫通してエッチングされ、半導体素子を破壊したり、下
層配線層にダメージを与えるという問題点があった。 【解決手段】 上層配線層６（ａ）の膜厚をＣ、接続孔
３の深さをＤとすると、Ｃ×１．４＜Ｄ＜Ｃ×１０であ
れば、上層配線層６（ａ）形成の際のエッチングにおい
て接続孔３内部のエッチングが途中で止まり、接続孔３
底部まで貫通してエッチングされてしまうことがない。 【効果】 接続孔３底部のシリコン基板１上の素子を破
壊することがない。
孔エッジあるいは接続孔上に位置してしまい、、上層配
線層形成のためのエッチングを行うと、接続孔底部まで
貫通してエッチングされ、半導体素子を破壊したり、下
層配線層にダメージを与えるという問題点があった。 【解決手段】 上層配線層６（ａ）の膜厚をＣ、接続孔
３の深さをＤとすると、Ｃ×１．４＜Ｄ＜Ｃ×１０であ
れば、上層配線層６（ａ）形成の際のエッチングにおい
て接続孔３内部のエッチングが途中で止まり、接続孔３
底部まで貫通してエッチングされてしまうことがない。 【効果】 接続孔３底部のシリコン基板１上の素子を破
壊することがない。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特にコンタクトホール部の配線構造に関するもので
ある。
し、特にコンタクトホール部の配線構造に関するもので
ある。
【０００２】
【従来の技術】図４は従来の半導体装置の配線構造を示
す断面図である。図において、１は半導体素子を形成し
たシリコン基板、２はシリコン基板１上に形成された層
間絶縁膜、３は上層配線との導通をとるための接続孔、
４，５はバリアメタルであり、４はＴｉ、５はＴｉＮ、
６はアルミ合金などの配線材、７，８は反射防止膜であ
り、７はＴｉ、８はＴｉＮ、９は配線用のレジストパタ
ーンである。図４に示すように、従来の半導体装置では
接続孔３上部のエッジと上層配線層６（ａ）エッジとの
間隔（以下、マ−ジンと称す）Ａを０．２μｍ程度とし
ていた。
す断面図である。図において、１は半導体素子を形成し
たシリコン基板、２はシリコン基板１上に形成された層
間絶縁膜、３は上層配線との導通をとるための接続孔、
４，５はバリアメタルであり、４はＴｉ、５はＴｉＮ、
６はアルミ合金などの配線材、７，８は反射防止膜であ
り、７はＴｉ、８はＴｉＮ、９は配線用のレジストパタ
ーンである。図４に示すように、従来の半導体装置では
接続孔３上部のエッジと上層配線層６（ａ）エッジとの
間隔（以下、マ−ジンと称す）Ａを０．２μｍ程度とし
ていた。
【０００３】しかし、近年、半導体装置の微細化、高集
積化に伴い、配線密度を高めるために、図５に示すよう
に、設計段階においてマージンＡを０に近づけるように
なってきた。
積化に伴い、配線密度を高めるために、図５に示すよう
に、設計段階においてマージンＡを０に近づけるように
なってきた。
【０００４】
【発明が解決しようとする課題】従来の半導体装置の配
線構造は以上のようであり、接続孔３上部のエッジと上
層配線層６（ａ）エッジとのマ−ジンＡを０に近づける
ことによって、写真製版時における重ね合わせズレ、エ
ッチング時における接続孔３の広がりなどによって、図
６に示すように、配線用レジストパターン９のエッジが
接続孔３上に位置してしまう。
線構造は以上のようであり、接続孔３上部のエッジと上
層配線層６（ａ）エッジとのマ−ジンＡを０に近づける
ことによって、写真製版時における重ね合わせズレ、エ
ッチング時における接続孔３の広がりなどによって、図
６に示すように、配線用レジストパターン９のエッジが
接続孔３上に位置してしまう。
【０００５】配線用レジストパターン９のエッジが接続
孔３上に位置する状態で配線用レジストパターン９をマ
スクとして上層配線層６（ａ）のエッチングを行うと、
接続孔３内部が接続孔３底部まで貫通してエッチングさ
れてしまう。さらに、通常５０〜２００％のオーバーエ
ッチングを行うため図７に示すように、シリコン基板１
にダメージ１０を生じてしまい、シリコン基板１上に形
成されている半導体素子を破壊するという問題点があっ
た。
孔３上に位置する状態で配線用レジストパターン９をマ
スクとして上層配線層６（ａ）のエッチングを行うと、
接続孔３内部が接続孔３底部まで貫通してエッチングさ
れてしまう。さらに、通常５０〜２００％のオーバーエ
ッチングを行うため図７に示すように、シリコン基板１
にダメージ１０を生じてしまい、シリコン基板１上に形
成されている半導体素子を破壊するという問題点があっ
た。
【０００６】また、図８に示すように、接続孔３が上層
配線層６（ａ）と下層配線層１１とを接続している場合
には下層配線層１１にダメージ１２を生じ、下層配線層
１１の抵抗上昇、Ｓｔｒｅｓｓ Ｍｉｇｒａｔｉｏｎ
（ＳＭ）およびＥｌｅｃｔｏｒｏ Ｍｉｇｒａｔｉｏｎ
（ＥＭ）耐性の劣化、さらには下層配線が断線してしま
うという問題点があった。
配線層６（ａ）と下層配線層１１とを接続している場合
には下層配線層１１にダメージ１２を生じ、下層配線層
１１の抵抗上昇、Ｓｔｒｅｓｓ Ｍｉｇｒａｔｉｏｎ
（ＳＭ）およびＥｌｅｃｔｏｒｏ Ｍｉｇｒａｔｉｏｎ
（ＥＭ）耐性の劣化、さらには下層配線が断線してしま
うという問題点があった。
【０００７】さらに、これらの問題点は配線用レジスト
パターン９のエッジが接続孔３上に位置することによっ
て生じるだけでなく、図５に示すように、配線用レジス
トパターン９のエッジが接続孔３上端部に位置する場合
でもエッチング時において上層配線層６（ａ）に細り等
が生じれば図７または図８に示したダメージ１０，１２
を生じることになる。
パターン９のエッジが接続孔３上に位置することによっ
て生じるだけでなく、図５に示すように、配線用レジス
トパターン９のエッジが接続孔３上端部に位置する場合
でもエッチング時において上層配線層６（ａ）に細り等
が生じれば図７または図８に示したダメージ１０，１２
を生じることになる。
【０００８】この発明は上記のような問題点を解消する
ためになされたもので、上層配線層エッジが接続孔上に
位置するように形成されたとしても、上層配線層形成の
際のエッチングにおいて接続孔底部に接しているシリコ
ン基板または下層配線層などにダメージを与えることの
ない半導体装置を提供することを目的としている。
ためになされたもので、上層配線層エッジが接続孔上に
位置するように形成されたとしても、上層配線層形成の
際のエッチングにおいて接続孔底部に接しているシリコ
ン基板または下層配線層などにダメージを与えることの
ない半導体装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、上層配線層の膜厚をＣ、上記上層配線
層をエッチングして形成する際のオーバーエッチング率
をαとしたとき、上記接続孔の深さＤをＤ＞Ｃ（１＋
α）となるよう設定するようにしたものである。
る半導体装置は、上層配線層の膜厚をＣ、上記上層配線
層をエッチングして形成する際のオーバーエッチング率
をαとしたとき、上記接続孔の深さＤをＤ＞Ｃ（１＋
α）となるよう設定するようにしたものである。
【００１０】この発明の請求項２に係る半導体装置は、
接続孔深さが上層配線層の膜厚の２倍から１０倍までの
値をとるようにしたものである。
接続孔深さが上層配線層の膜厚の２倍から１０倍までの
値をとるようにしたものである。
【００１１】この発明の請求項３に係る半導体装置は、
上層配線層がＴｉＮのバリアメタルとアルミ合金とから
なり、接続孔深さが上層配線層の膜厚の１．４倍から１
０倍までの値をとるようにしたものである。
上層配線層がＴｉＮのバリアメタルとアルミ合金とから
なり、接続孔深さが上層配線層の膜厚の１．４倍から１
０倍までの値をとるようにしたものである。
【００１２】この発明の請求項４に係る半導体装置は、
接続孔底部が半導体素子を形成したシリコン基板である
ようにしたものである。
接続孔底部が半導体素子を形成したシリコン基板である
ようにしたものである。
【００１３】この発明の請求項５に係る半導体装置は、
接続孔底部が下層配線層であるようにしたものである。
接続孔底部が下層配線層であるようにしたものである。
【００１４】
実施の形態１．図１はこの発明の半導体装置の配線構造
の製造方法を示す工程断面図である。図１（ａ）に示す
ように、シリコン基板１上に半導体素子を形成した後、
層間絶縁膜２を形成する。その後、層間絶縁膜２に上層
配線との電気的接続をとるための接続孔３を形成し、バ
リアメタルであるＴｉ４，ＴｉＮ５を順次形成する。
の製造方法を示す工程断面図である。図１（ａ）に示す
ように、シリコン基板１上に半導体素子を形成した後、
層間絶縁膜２を形成する。その後、層間絶縁膜２に上層
配線との電気的接続をとるための接続孔３を形成し、バ
リアメタルであるＴｉ４，ＴｉＮ５を順次形成する。
【００１５】次に図１（ｂ）に示すように、高温スパッ
タ法或いは高圧スパッタ法或いはＣＶＤ法などを用いて
アルミ合金などの配線材６を形成して接続孔３内を埋め
込むとともに上層配線膜を形成する。その後、反射防止
膜であるＴｉ７，ＴｉＮ８を順次形成する。
タ法或いは高圧スパッタ法或いはＣＶＤ法などを用いて
アルミ合金などの配線材６を形成して接続孔３内を埋め
込むとともに上層配線膜を形成する。その後、反射防止
膜であるＴｉ７，ＴｉＮ８を順次形成する。
【００１６】このとき、アルミ合金などの配線材６はＡ
ｌ−０．５ｗｔ％ＣｕのほかＡｌにＴｉ，Ｐｄ，Ｇｅ，
Ｓｉ，Ｎｉ，Ａｇ，Ｐｔなどの元素を合計で０．００３
〜５％程度添加した合金であってもよい。また、主金属
はＡｌのほかＣｕ，Ａｇ，Ｐｔなどの金属であっても良
い。さらに、配線材６の形成方法としては上記の方法の
ほか、最初ＣＶＤ法によりＡｌ膜を途中まで形成した後
スパッタ法で残りの膜を形成しても良い。このとき、Ｃ
ＶＤ法とスパッタ法とで形成する膜の主たる金属は同一
である。また、ＣＶＤ法とスパッタ法との間にＣＭＰ法
による平坦化の工程を含んでも良い。
ｌ−０．５ｗｔ％ＣｕのほかＡｌにＴｉ，Ｐｄ，Ｇｅ，
Ｓｉ，Ｎｉ，Ａｇ，Ｐｔなどの元素を合計で０．００３
〜５％程度添加した合金であってもよい。また、主金属
はＡｌのほかＣｕ，Ａｇ，Ｐｔなどの金属であっても良
い。さらに、配線材６の形成方法としては上記の方法の
ほか、最初ＣＶＤ法によりＡｌ膜を途中まで形成した後
スパッタ法で残りの膜を形成しても良い。このとき、Ｃ
ＶＤ法とスパッタ法とで形成する膜の主たる金属は同一
である。また、ＣＶＤ法とスパッタ法との間にＣＭＰ法
による平坦化の工程を含んでも良い。
【００１７】次に図１（ｃ）に示すように、写真製版を
行って、上層配線をパターンニングするためのレジスト
パターン９を形成する。このとき、接続孔３上部のエッ
ジと上層配線層６（ａ）エッジとのマ−ジンＡを０に近
づけることによって、写真製版時における重ね合わせズ
レ、エッチング時における接続孔３の広がりなどによっ
て、配線用レジストパターン９のエッジは接続孔３上に
位置している。次に図１（ｄ）に示すように、配線用レ
ジストパターン９をマスクとして上層配線膜のエッチン
グを行う。
行って、上層配線をパターンニングするためのレジスト
パターン９を形成する。このとき、接続孔３上部のエッ
ジと上層配線層６（ａ）エッジとのマ−ジンＡを０に近
づけることによって、写真製版時における重ね合わせズ
レ、エッチング時における接続孔３の広がりなどによっ
て、配線用レジストパターン９のエッジは接続孔３上に
位置している。次に図１（ｄ）に示すように、配線用レ
ジストパターン９をマスクとして上層配線膜のエッチン
グを行う。
【００１８】このとき、図２に示すように、接続孔３上
部のエッジと上層配線層６（ａ）エッジとの間隔をＥ、
接続孔３上部の直径をＦ、バリアメタル４，５および配
線材６および反射防止膜７，８からなる上層配線層６
（ａ）の膜厚をＣ、接続孔３の深さをＤとする。
部のエッジと上層配線層６（ａ）エッジとの間隔をＥ、
接続孔３上部の直径をＦ、バリアメタル４，５および配
線材６および反射防止膜７，８からなる上層配線層６
（ａ）の膜厚をＣ、接続孔３の深さをＤとする。
【００１９】上層配線層６（ａ）を形成する際のエッチ
ングにおいてオーバーエッチング率をαとすると、最も
一般的なエッチングを想定するとα＝１００％となる。
従って、一般に、配線用レジストパターン９のエッジが
接続孔３上に位置し、オーバーエッチング率αが１００
％の場合、上層配線層６（ａ）の膜厚Ｃと接続孔３の深
さＤとの関係がＣ×２＜Ｄであれば、上層配線層６
（ａ）形成の際のエッチングにおいて接続孔３内部のエ
ッチングが途中で止まり、接続孔３底部まで貫通してエ
ッチングされてしまうことがなく、接続孔３底部に接し
ているシリコン基板１にダメージを与えることがない。
ングにおいてオーバーエッチング率をαとすると、最も
一般的なエッチングを想定するとα＝１００％となる。
従って、一般に、配線用レジストパターン９のエッジが
接続孔３上に位置し、オーバーエッチング率αが１００
％の場合、上層配線層６（ａ）の膜厚Ｃと接続孔３の深
さＤとの関係がＣ×２＜Ｄであれば、上層配線層６
（ａ）形成の際のエッチングにおいて接続孔３内部のエ
ッチングが途中で止まり、接続孔３底部まで貫通してエ
ッチングされてしまうことがなく、接続孔３底部に接し
ているシリコン基板１にダメージを与えることがない。
【００２０】ここで、図２に示すように、上層配線層６
（ａ）はバリアメタルであるＴｉ４，ＴｉＮ５を底部に
備えている。このことから、配線材６であるアルミ合金
に比べてＴｉＮ５の方がエッチングレートが小さいこと
を考慮すれば、上層配線層６（ａ）の膜厚Ｃと接続孔３
の深さＤとの関係がＣ×１．４＜Ｄであれば、上層配線
層６（ａ）形成の際のエッチングにおいて接続孔３内部
のエッチングが途中で止まり、接続孔３底部まで貫通し
てエッチングされてしまうことがなく、接続孔３底部に
接しているシリコン基板１にダメージを与えることがな
い。
（ａ）はバリアメタルであるＴｉ４，ＴｉＮ５を底部に
備えている。このことから、配線材６であるアルミ合金
に比べてＴｉＮ５の方がエッチングレートが小さいこと
を考慮すれば、上層配線層６（ａ）の膜厚Ｃと接続孔３
の深さＤとの関係がＣ×１．４＜Ｄであれば、上層配線
層６（ａ）形成の際のエッチングにおいて接続孔３内部
のエッチングが途中で止まり、接続孔３底部まで貫通し
てエッチングされてしまうことがなく、接続孔３底部に
接しているシリコン基板１にダメージを与えることがな
い。
【００２１】また、実際に接続孔３を層間絶縁膜２内に
形成する際のアスペクト比などの問題を考慮すれば、上
層配線層６（ａ）の膜厚Ｃと接続孔３の深さＤとの関係
はＤ＜Ｃ×１０となる。
形成する際のアスペクト比などの問題を考慮すれば、上
層配線層６（ａ）の膜厚Ｃと接続孔３の深さＤとの関係
はＤ＜Ｃ×１０となる。
【００２２】従って、配線用レジストパターン９のエッ
ジが接続孔３上に位置し、オーバーエッチング率αが１
００％の場合、上層配線層６（ａ）の膜厚Ｃと接続孔３
の深さＤとの関係がＣ×１．４＜Ｄ＜Ｃ×１０であれ
ば、上層配線層６（ａ）形成の際のエッチングにおいて
接続孔３内部のエッチングが途中で止まり、接続孔３底
部まで貫通してエッチングされてしまうことがなく、接
続孔３底部に接しているシリコン基板１にダメージを与
えることがない。図２に示した半導体装置の場合では、
接続孔３の深さＤは層間絶縁膜２の膜厚に等しい。
ジが接続孔３上に位置し、オーバーエッチング率αが１
００％の場合、上層配線層６（ａ）の膜厚Ｃと接続孔３
の深さＤとの関係がＣ×１．４＜Ｄ＜Ｃ×１０であれ
ば、上層配線層６（ａ）形成の際のエッチングにおいて
接続孔３内部のエッチングが途中で止まり、接続孔３底
部まで貫通してエッチングされてしまうことがなく、接
続孔３底部に接しているシリコン基板１にダメージを与
えることがない。図２に示した半導体装置の場合では、
接続孔３の深さＤは層間絶縁膜２の膜厚に等しい。
【００２３】実施の形態２．上記実施の形態１ではシリ
コン基板１と上層配線層６（ａ）とを接続する接続孔３
について示したが、下層配線層１１と上層配線層６
（ａ）とを接続する接続孔３についても同様のことがい
える。
コン基板１と上層配線層６（ａ）とを接続する接続孔３
について示したが、下層配線層１１と上層配線層６
（ａ）とを接続する接続孔３についても同様のことがい
える。
【００２４】図３は実施の形態２の半導体装置の配線構
造を示す断面図である。図において、実施の形態１と同
一のものには同番号を付しているので詳しい説明は省略
する。この場合も配線用レジストパターン９のエッジが
接続孔３上に位置し、オーバーエッチング率αが１００
％の場合、上層配線層６（ａ）の膜厚Ｃと接続孔３の深
さＤとの関係がＣ×１．４＜Ｄ＜Ｃ×１０であれば、上
層配線層６（ａ）形成の際のエッチングにおいて接続孔
３内部のエッチングが途中で止まり、接続孔３底部まで
貫通してエッチングされてしまうことがなく、接続孔３
底部に接している下層配線層１１にダメージを与えるこ
とがなく、実施の形態１と同様の効果を奏する。
造を示す断面図である。図において、実施の形態１と同
一のものには同番号を付しているので詳しい説明は省略
する。この場合も配線用レジストパターン９のエッジが
接続孔３上に位置し、オーバーエッチング率αが１００
％の場合、上層配線層６（ａ）の膜厚Ｃと接続孔３の深
さＤとの関係がＣ×１．４＜Ｄ＜Ｃ×１０であれば、上
層配線層６（ａ）形成の際のエッチングにおいて接続孔
３内部のエッチングが途中で止まり、接続孔３底部まで
貫通してエッチングされてしまうことがなく、接続孔３
底部に接している下層配線層１１にダメージを与えるこ
とがなく、実施の形態１と同様の効果を奏する。
【００２５】
【発明の効果】以上のようにこの発明によれば、上層配
線層の膜厚をＣ、上記上層配線層をエッチングして形成
する際のオーバーエッチング率をαとしたとき、上記接
続孔の深さＤをＤ＞Ｃ（１＋α）となるよう設定するよ
うにしたので、上層配線層をエッチングして形成する際
に上層配線層エッジが接続孔上に位置したとしても、上
記接続孔内のエッチングは上記接続孔内の半ばで終了で
き、接続孔底部まで貫通してエッチングされてしまうこ
とがなく、接続孔底部にダメージを与えることがないと
いう効果がある。
線層の膜厚をＣ、上記上層配線層をエッチングして形成
する際のオーバーエッチング率をαとしたとき、上記接
続孔の深さＤをＤ＞Ｃ（１＋α）となるよう設定するよ
うにしたので、上層配線層をエッチングして形成する際
に上層配線層エッジが接続孔上に位置したとしても、上
記接続孔内のエッチングは上記接続孔内の半ばで終了で
き、接続孔底部まで貫通してエッチングされてしまうこ
とがなく、接続孔底部にダメージを与えることがないと
いう効果がある。
【００２６】また、接続孔深さが上層配線層の膜厚の２
倍から１０倍までの値をとるようにしたので、接続孔上
部のエッジと上層配線層エッジとのマ−ジンを０とし、
上層配線層を形成する際のエッチングにおいてオーバー
エッチングを行っても、上層配線層形成の際のエッチン
グにおいて接続孔内部のエッチングが途中で止まり、接
続孔底部まで貫通してエッチングされてしまうことがな
く、接続孔底部にダメージを与えることがないという効
果がある。
倍から１０倍までの値をとるようにしたので、接続孔上
部のエッジと上層配線層エッジとのマ−ジンを０とし、
上層配線層を形成する際のエッチングにおいてオーバー
エッチングを行っても、上層配線層形成の際のエッチン
グにおいて接続孔内部のエッチングが途中で止まり、接
続孔底部まで貫通してエッチングされてしまうことがな
く、接続孔底部にダメージを与えることがないという効
果がある。
【００２７】また、上層配線層がＴｉＮのバリアメタル
とアルミ合金とからなり、接続孔深さが上層配線層の膜
厚の１．４倍から１０倍までの値をとるようにしたの
で、アルミ合金に比べてＴｉＮの方がエッチングレート
が小さく、接続孔深さを更に浅くしても上層配線層形成
の際のエッチングにおいて接続孔内部のエッチングが途
中で止まり、接続孔底部にダメージを与えることがない
という効果がある。
とアルミ合金とからなり、接続孔深さが上層配線層の膜
厚の１．４倍から１０倍までの値をとるようにしたの
で、アルミ合金に比べてＴｉＮの方がエッチングレート
が小さく、接続孔深さを更に浅くしても上層配線層形成
の際のエッチングにおいて接続孔内部のエッチングが途
中で止まり、接続孔底部にダメージを与えることがない
という効果がある。
【００２８】また、接続孔底部が半導体素子を形成した
シリコン基板であるようにしたので、上層配線層形成の
際のエッチングにおいて接続孔内部のエッチングが途中
で止まり、接続孔底部に接しているシリコン基板にダメ
ージを与えて半導体素子を破壊してしまうことがないと
いう効果がある。
シリコン基板であるようにしたので、上層配線層形成の
際のエッチングにおいて接続孔内部のエッチングが途中
で止まり、接続孔底部に接しているシリコン基板にダメ
ージを与えて半導体素子を破壊してしまうことがないと
いう効果がある。
【００２９】また、接続孔底部が下層配線層であるよう
にしたので、上層配線層形成の際のエッチングにおいて
接続孔内部のエッチングが途中で止まり、接続孔底部ま
で貫通してエッチングされてしまうことがなく、接続孔
底部に接している下層配線層にダメージを与えて下層配
線層の抵抗上昇、Ｓｔｒｅｓｓ Ｍｉｇｒａｔｉｏｎ
（ＳＭ）およびＥｌｅｃｔｏｒｏ Ｍｉｇｒａｔｉｏｎ
（ＥＭ）耐性の劣化、さらには下層配線が断線してしま
うことがないという効果がある。
にしたので、上層配線層形成の際のエッチングにおいて
接続孔内部のエッチングが途中で止まり、接続孔底部ま
で貫通してエッチングされてしまうことがなく、接続孔
底部に接している下層配線層にダメージを与えて下層配
線層の抵抗上昇、Ｓｔｒｅｓｓ Ｍｉｇｒａｔｉｏｎ
（ＳＭ）およびＥｌｅｃｔｏｒｏ Ｍｉｇｒａｔｉｏｎ
（ＥＭ）耐性の劣化、さらには下層配線が断線してしま
うことがないという効果がある。
【図１】 この発明の半導体装置の配線構造の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図２】 この発明の半導体装置の配線構造を示す断面
図である。
図である。
【図３】 この発明の実施の形態２の半導体装置の配線
構造を示す断面図である。
構造を示す断面図である。
【図４】 従来の半導体装置の配線構造を示す断面図で
ある。
ある。
【図５】 従来の半導体装置の配線構造を示す断面図で
ある。
ある。
【図６】 従来の半導体装置の配線構造の問題点を示す
断面図である。
断面図である。
【図７】 従来の半導体装置の配線構造の問題点を示す
断面図である。
断面図である。
【図８】 従来の半導体装置の配線構造の問題点を示す
断面図である。
断面図である。
１ シリコン基板、２ 層間絶縁膜、３ 接続孔、４
Ｔｉ、５ ＴｉＮ、６ 配線材、６（ａ） 上層配線
層、１１ 下層配線層。
Ｔｉ、５ ＴｉＮ、６ 配線材、６（ａ） 上層配線
層、１１ 下層配線層。
Claims (5)
- 【請求項１】 接続孔底部と上層配線層とを接続孔を介
して電気的導通をとるようにした半導体装置において、 上記上層配線層の膜厚をＣ、上記上層配線層をエッチン
グして形成する際のオーバーエッチング率をαとしたと
き、上記接続孔の深さＤをＤ＞Ｃ（１＋α）となるよう
設定したことを特徴とする半導体装置。 - 【請求項２】 接続孔深さが上層配線層の膜厚の２倍か
ら１０倍までの値をとるようにしたことを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 上層配線層がＴｉＮのバリアメタルとア
ルミ合金とからなり、接続孔深さが上層配線層の膜厚の
１．４倍から１０倍までの値をとるようにしたことを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 接続孔底部が半導体素子を形成したシリ
コン基板であることを特徴とする請求項１ないし３のい
ずれかに記載の半導体装置。 - 【請求項５】 接続孔底部が下層配線層であることを特
徴とする請求項１ないし３のいずれかに記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13865496A JPH09321054A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13865496A JPH09321054A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321054A true JPH09321054A (ja) | 1997-12-12 |
Family
ID=15227037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13865496A Pending JPH09321054A (ja) | 1996-05-31 | 1996-05-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321054A (ja) |
-
1996
- 1996-05-31 JP JP13865496A patent/JPH09321054A/ja active Pending
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