JPH09321061A - 電界効果トランジスタ及びその製造方法 - Google Patents

電界効果トランジスタ及びその製造方法

Info

Publication number
JPH09321061A
JPH09321061A JP8136513A JP13651396A JPH09321061A JP H09321061 A JPH09321061 A JP H09321061A JP 8136513 A JP8136513 A JP 8136513A JP 13651396 A JP13651396 A JP 13651396A JP H09321061 A JPH09321061 A JP H09321061A
Authority
JP
Japan
Prior art keywords
layer
graded
effect transistor
channel layer
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8136513A
Other languages
English (en)
Other versions
JP2730544B2 (ja
Inventor
Hirokiyo Unosawa
浩精 宇野沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8136513A priority Critical patent/JP2730544B2/ja
Priority to US08/866,267 priority patent/US5780879A/en
Publication of JPH09321061A publication Critical patent/JPH09321061A/ja
Application granted granted Critical
Publication of JP2730544B2 publication Critical patent/JP2730544B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 チャネル層ヘの電子の閉じこめ効果が大きく
且つ移動度が高い、良好な特性を有する電界効果トラン
ジスタを提供する。 【解決手段】 半絶縁性ＧａＡｓ基板と、該基板上に形
成されたＧａＡｓに格子整合するバッファ層と、該バッ
ファ層上に該バッファ層から離れるにしたがってＩｎ組
成を徐々に上げて形成された（ＡｌzＧａ1-z）1-xＩｎx
Ｐからなる第１のグレーディッド層と、該第１のグレー
ディッド層上に形成されたＩｎyＧａ1-yＡｓからなるチ
ャネル層と、該チャネル層上に該チャネル層から離れる
にしたがってＩｎ組成を徐々に下げて形成された（Ａｌ
zＧａ1-z）1-xＩｎxＰからなる第２のグレーディッド層
と、該第２のグレーディッド層上に形成されたＧａＡｓ
からなるキャップ層と、該キャップ層上に形成されたソ
ース電極およびドレイン電極と、ゲート電極とからなる
電界効果トランジスタ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩｎＧａＡｓをチ
ャネル層とした電界効果トランジスタ（以下「ＦＥＴ」
という。）に関し、特に高周波で動作するＦＥＴ、及び
その製造方法に関する。
【０００２】
【従来の技術】ＩｎＧａＡｓは、電子移動度が大きく、
さらにＩｎ組成を大きくすることで電子移動度が大きく
なることが知られている。このため、ＦＥＴのチャネル
層にＩｎＧａＡｓを用いることが研究されている。
【０００３】しかし、ＧａＡｓ基板とＩｎＧａＡｓとは
格子定数が異なるため、直接ＧａＡｓ基板上にＩｎＧａ
Ａｓ層を成長させる場合、Ｉｎ組成を大きくすると格子
不整合が大きくなりＩｎＧａＡｓ層の結晶成長が困難と
なり、Ｉｎ組成を小さくしても成長膜厚を厚く形成する
ことができないという問題があった。
【０００４】特開平４−３２６７３４号公報に上記の問
題を解決する技術が開示されている。以下、図面を用い
て説明する。
【０００５】図４は、従来のＦＥＴの一構造例を示す断
面図である。本従来例は、ＧａＡｓ基板（４０１）上に
ノンドープＧａＡｓからなるバッファ層（４０２）が厚
さ５００ｎｍで形成され、このバッファ層上に、ＧａＡ
ｓからＩｎ組成が徐々に上げられ最上面においてはＩｎ
組成ｙが０．１５となっているノンドープＩｎyＧａ1 -y
Ａｓからなる第１のグレーディッド層（４０３）が厚さ
５ｎｍで形成されている。このグレーディッド層上に
は、Ｓｉが均一にドーピングされたｎ型ＩｎyＧａ1-yＡ
ｓ（ｙ＝０．１５、ｎ＝４×１０18ｃｍ-3）からなるチ
ャネル層（４０４）が厚さ５ｎｍで形成され、このチャ
ネル層上には、Ｉｎ組成ｙが０．１５から徐々に下げら
れ最上面においてはＧａＡｓとなっているＩｎyＧａ1-y
Ａｓからなる第２のグレーディッド層（４０５）が厚さ
５ｎｍで形成されている。このグレーディッド層上には
ＧａＡｓからなるキャップ層（４０６）が厚さ４０ｎｍ
で形成され、このキャップ層上にはゲート電極（４０
７）、ソース電極（４０８）及びドレイン電極（４０
９）がそれぞれ形成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、チャネ
ル層（４０４）を第１及び第２のグレーディッド層（４
０３、４０５）で挟んだ構成の上記従来のＦＥＴでは、
チャネル層（４０４）とそれを挟むグレーディッド層
（４０３、４０５）との結晶組成が同じであるため、エ
ネルギーダイアグラムでも示されているようにチャネル
層とグレーディッド層との境界でのバンドの変化がなだ
らかになり、チャネル層内への電子の閉じ込め効果が悪
い。すなわち、チャネル層近傍に流れる電子とチャネル
層内を流れる電子が併存することになり、Ｓｉが高濃度
ドープされたチャネル層の低い飽和電子速度が影響し、
高いトランスコンダクタンスは期待できない。
【０００７】そこで本発明の目的は、上記の問題を解決
し、チャネル層ヘの電子の閉じこめ効果が大きく且つ移
動度が高い、良好なＦＥＴ特性を有するＦＥＴを提供す
ることである。
【０００８】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【０００９】第１の発明は、半絶縁性ＧａＡｓ基板と、
該半絶縁性ＧａＡｓ基板上に形成されたＧａＡｓに格子
整合する高抵抗の半導体結晶からなるバッファ層と、該
バッファ層上に該バッファ層から離れるにしたがってＩ
ｎ組成を徐々に上げて形成された（ＡｌzＧａ1-z）1-x
ＩｎxＰ半導体結晶からなる第１のグレーディッド層
と、該第１のグレーディッド層上に形成されたＩｎyＧ
ａ1-yＡｓ半導体結晶からなるチャネル層と、該チャネ
ル層上に該チャネル層から離れるにしたがってＩｎ組成
を徐々に下げて形成された（ＡｌzＧａ1-z）1-xＩｎxＰ
半導体結晶からなる第２のグレーディッド層と、該第２
のグレーディッド層上に形成されたＧａＡｓからなるキ
ャップ層と、該キャップ層上に形成されたソース電極お
よびドレイン電極と、該ソ−ス電極およびドレイン電極
間に該キャップ層を除去して形成されたゲート電極とか
らなる電界効果トランジスタであって、前記第１及び第
２のグレーディッド層におけるＡｌ組成ｚが０〜０．５
であり、前記チャネル層におけるＩｎ組成ｙが０．２〜
０．６であることを特徴とする電界効果トランジスタに
関する。
【００１０】第２の発明は、チャネル層との境界面にお
ける第１のグレーディッド層および第２のグレーディッ
ド層のそれぞれのバンドギャップがいずれもチャネル層
におけるバンドギャップよりも大きくなるように、チャ
ネル層との境界面における第１のグレーディッド層およ
び第２のグレーディッド層のそれぞれのＩｎ組成が制御
されていることを特徴とする第１の発明の電界効果トラ
ンジスタに関する。
【００１１】第３の発明は、第１のグレーディッド層お
よび第２のグレーディッド層の少なくとも一方が、その
チャネル層側に、ドーピングが施されたｎ型の電子供給
層を有することを特徴とする第１又は第２の発明の電界
効果トランジスタに関する。
【００１２】第４の発明は、第２のグレーディッド層
が、そのチャネル層側に、ドーピングが施されたｎ型の
電子供給層を有し、チャネル層が、ドーピングが施され
たｎ型のチャネル層であることを特徴とする第１又は第
２の発明の電界効果トランジスタに関する。
【００１３】第５の発明は、第１〜第４のいずれかの発
明の電界効果トランジスタの製造方法において、キャッ
プ層の所定部分をリン酸系エッチング液でエッチング除
去してリセスを形成し、該リセスを形成したところにゲ
ート電極を形成することを特徴とする電界効果トランジ
スタの製造方法に関する。
【００１４】以上の発明において、グレーディッド層の
Ａｌ組成ｚは０〜０．５であることが必要であるが、
０．５を超えない範囲でＡｌを含有するほうが好まし
い。
【００１５】また、チャネル層のＩｎ組成ｙは０．２〜
０．６であることが必要であるが、格子整合の点から
０．５〜０．６がより好ましい。
【００１６】
【発明の実施の形態】以下、本発明を図面を参照しなが
ら詳細に説明する。
【００１７】実施形態１ 図１に、本発明の第１の実施形態のＦＥＴを構成する半
導体結晶の積層構造（図１（ａ））、この積層構造中の
Ｉｎ組成（図１（ｂ））、格子定数（図１（ｃ））及び
ゲート下のバンドダイアグラム（図１（ｄ））を示す。
図中、ＥＦはフェルミレベル、ＥＣはコンダクションレ
ベルを示す。ゲートメタルは、アルミニウム又はタング
ステンシリサイト等が用いられる。
【００１８】本実施形態の半導体結晶は、まず、例えば
有機金属気相成長法（以下「ＭＯＶＰＥ法」という。）
により、半絶縁性のＧａＡｓ［１００］基板（１０１）
上に厚さ３００ｎｍのアンド−プＧａＡｓ（バックグラ
ウンド濃度ｐ≦２×１０-15ｃｍ-3）と厚さ１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓ（バックグラウンド濃
度ｐ≦３×１０-15ｃｍ-3）とからなるバッファ層（１
０２）を形成する。このバッファ層上に、ＧａＡｓに格
子整合する（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐ（例えばｚ＝
０．４）からＩｎ組成を徐々に上げて（ＡｌzＧａ1-z）
0.2Ｉｎ0.8Ｐまで組成が変化する第１のグレーディッド
層（１０３）をアンド−プで厚さ５０ｎｍに形成する。
次いで、厚さ１３ｎｍのアンドープＩｎ0.5Ｇａ0.5Ａｓ
からなるチャネル層（１０４）を形成し、このチャネル
層上に、（ＡｌzＧａ1-z）0.2Ｉｎ0.8Ｐ（例えばｚ＝
０．４）からＩｎ組成を徐々に下げて（ＡｌzＧａ1-z）
0.5Ｉｎ0.5Ｐまで組成が変化する第２のグレーディッド
層（１０５）を厚さ５０ｎｍで形成する。このグレーデ
ィッド層のうちチャネル層側から厚さ１５ｎｍの領域を
ｎ＝３×１０18ｃｍ-3のＳｉドーピングを行いｎ型の電
子供給層（１０５ａ）を形成し、１５ｎｍから５０ｎｍ
の領域をｎ＝１×１０17ｃｍ-3のＳｉドーピングを行い
ｎ型グレーディッド層（１０５ｂ）を形成する。次に、
ｎ＝３×１０ 18ｃｍ-3のＳｉドーピングを行ったＧａＡ
ｓ（ｎ型ＧａＡｓ）からなるキャップ層（１０６）を厚
さ８０ｎｍで形成する。続いて、キャップ層をエッチン
グしてリセスを形成し、リセスを形成したところにゲー
ト電極（１０７）を形成し、そしてゲート電極の両側に
あるキャップ層上にそれぞれオーミック電極を形成する
ことによりソース電極（１０８）及びドレイン電極（１
０９）を形成する。
【００１９】キャップ層をエッチングしてリセスを形成
する際のエッチング液は、リン酸系のもの（Ｈ3ＰＯ4／
Ｈ2Ｏ2水溶液／Ｈ2Ｏ＝１／１／３（容量比））を用い
た。ＧａＡｓのエッチングレートは１．８μｍ／min、
（Ａｌ0.4Ｇａ0.6）0.5Ｉｎ0. 5Ｐのエッチングレートは
０．０９μｍ／minであり、選択エッチングが容易であ
った。なお、エッチング液は、上記組成のもの以外に通
常のリン酸系エッチング液を用いることができる。
【００２０】実施形態２ 図２に、本発明の第２の実施形態のＦＥＴを構成する半
導体結晶の積層構造（図２（ａ））、この積層構造中の
Ｉｎ組成（図２（ｂ））、格子定数（図２（ｃ））及び
ゲート下のバンドダイアグラム（図２（ｄ））を示す。
【００２１】本実施形態の半導体結晶は、まず、例えば
ＭＯＶＰＥ法により、半絶縁性のＧａＡｓ［１００］基
板（２０１）上に厚さ３００ｎｍのアンドープＧａＡｓ
（バックグラウンド濃度ｐ≦２×１０-15ｃｍ-3）と厚
さ１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓ（バック
グラウンド濃度ｐ≦３×１０-15ｃｍ-3）とからなるバ
ッファ層（２０２）を形成する。このバッファ層上に、
ＧａＡｓに格子整合する（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐ
（例えばｚ＝０．４）からＩｎ組成を徐々に上げて（Ａ
ｌzＧａ1-z）0.2Ｉｎ0.8Ｐまで組成が変化する第１のグ
レーディッド層（２０３）をアンドープで厚さ５０ｎｍ
に形成する。このグレーディッド層のうちバッファ層側
から厚さ４５ｎｍまでの領域をアンドープグレーディッ
ド層（２０３ｂ）とし、４５ｎｍから５０ｎｍの領域を
ｎ＝３×１０18ｃｍ-3のＳｉドーピングを行いｎ型電子
供給層（２０３ａ）を形成する。次いで、この第１のグ
レーディッド層（２０３）上に厚さ１３ｎｍのアンドー
プＩｎ0.5Ｇａ0.5Ａｓからなるチャネル層（２０４）を
形成し、このチャネル層上に、（ＡｌzＧａ1-z）0. 2Ｉ
ｎ0.8Ｐ（例えばｚ＝０．４）からＩｎ組成を徐々に下
げて（ＡｌzＧａ1-z） 0.5Ｉｎ0.5Ｐまで組成が変化する
第２のグレーディッド層（２０５）を厚さ５０ｎｍに形
成する。このグレーディッド層のうちチャネル層側から
厚さ１２ｎｍの領域をｎ＝３×１０18ｃｍ-3のＳｉドー
ピングを行いｎ型電子供給層（２０５ａ）を形成し、１
２ｎｍから５０ｎｍの領域をｎ＝１×１０17ｃｍ-3のＳ
ｉのドーピングを行いｎ型グレーディッド層（２０５
ｂ）を形成する。次に、ｎ＝３×１０18ｃｍ-3のＳｉド
ーピングを行ったＧａＡｓ（ｎ型ＧａＡｓ）からなるキ
ャップ層（２０６）を厚さ８０ｎｍに形成する。続い
て、キャップ層をエッチングしてリセスを形成し、リセ
スを形成したところにゲート電極（２０７）を形成し、
そしてゲート電極の両側にあるキャップ層上にそれぞれ
オーミック電極を形成することによりソース電極（２０
８）及びドレイン電極（２０９）を形成する。
【００２２】実施形態３ 図３に、本発明の第３の実施形態のＦＥＴを構成する半
導体結晶の積層構造（図３（ａ））、この積層構造中の
Ｉｎ組成（図３（ｂ））、格子定数（図３（ｃ））及び
ゲート下のバンドダイアグラム（図３（ｄ））を示す。
【００２３】本実施形態の半導体結晶は、まず、例えば
ＭＯＶＰＥ法により、半絶縁性のＧａＡｓ［１００］基
板（３０１）上に厚さ３００ｎｍのアンド−プＧａＡｓ
（バックグラウンド濃度ｐ≦２×１０-15ｃｍ-3）と厚
さ１００ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓ（バック
グラウンド濃度ｐ≦３×１０-15ｃｍ-3）とからなるバ
ッファ層（３０２）を形成する。このバッファ層上に、
ＧａＡｓに格子整合する（ＡｌzＧａ1-z）0.5Ｉｎ0.5Ｐ
（例えばｚ＝０．４）からＩｎ組成を徐々に上げて（Ａ
ｌzＧａ1-z）0.2Ｉｎ0.8Ｐまで組成が変化する第１のグ
レーディッド層（３０３）をアンド−プで厚さ５０ｎｍ
に形成する。次いで、ｎ＝１×１０18ｃｍ-3のＳｉドー
ピングを行ったＩｎ0.5Ｇａ0.5Ａｓからなるｎ型のチャ
ネル層（３０４）を厚さ１３ｎｍで形成した。このチャ
ネル層上に、（ＡｌzＧａ1-z）0. 2Ｉｎ0.8Ｐ（例えばｚ
＝０．４）からＩｎ組成を徐々に下げて（ＡｌzＧ
ａ1-z） 0.5Ｉｎ0.5Ｐまで組成が変化する第２のグレー
ディッド層（３０５）を厚さ５０ｎｍに形成する。この
グレーディッド層のうちチャネル層側から厚さ１５ｎｍ
の領域をｎ＝３×１０18ｃｍ-3のＳｉドーピングを行い
ｎ型電子供給層（３０５ａ）を形成し、１５ｎｍから５
０ｎｍの領域をｎ＝１×１０17ｃｍ-3のＳｉのドーピン
グを行いｎ型グレーディッド層（３０５ｂ）を形成す
る。次に、ｎ＝３×１０18ｃｍ-3のＳｉドーピングを行
ったＧａＡｓ（ｎ−ＧａＡｓ）からなるキャップ層（３
０６）を厚さ８０ｎｍに形成する。続いて、キャップ層
をエッチングしてリセスを形成し、リセスを形成したと
ころにゲート電極（３０７）を形成し、そしてゲート電
極の両側にあるキャップ層上にそれぞれオーミック電極
を形成することによりソース電極（３０８）及びドレイ
ン電極（３０９）を形成する。
【００２４】本発明において電子供給層を設けることに
より、ドープ領域のドナー不純物から発生した電子がチ
ャネル層へ移動し、チャネル層内を走行する。このよう
な電子供給層のキャリア濃度が高くなると電流も大きく
なり、ゲートとチャネルまでの距離も近くなるので、ト
ランスコンダクタンス（ｇｍ）が大きくなる。
【００２５】前記の実施形態１及び２のＦＥＴでは、チ
ャネル層にアンドープＩｎ0.5Ｇａ0 .5Ａｓを用いている
ことから、室温での移動度は１×１０4ｃｍ2／Ｖ・ｓｅ
ｃ以上を示した。
【００２６】また、実施形態１、２及び３において、チ
ャネル層は、チャネル層よりもバンドギャップが約０．
８ｅＶ大きい（ＡｌzＧａ1-z）1-xＩｎxＰ（例えばｚ＝
０．４）からなるグレーディッド層で挟まれているた
め、電子に対する閉じこめ効果が高まり、シート電子濃
度（Ｎｓ）を大きくすることができた。例えば、実施形
態１の構造ではＮｓ＝３×１０12ｃｍ2、実施形態２の
構造ではＮｓ＝４．５×１０12ｃｍ2、実施形態３の構
造ではＮｓ＝４．３×１０12ｃｍ12であった。
【００２７】さらに、チャネル層と基板側の第１のグレ
ーディッド層（１０３、２０３、３０３）とのバンドギ
ャップ差のため、基板ヘの漏れ電流も低減できる。
【００２８】これらの結果、ＦＥＴ特性としては、表１
に示すような最大電流（Ｉmax）、トランスコンダクタ
ンス（ｇｍ）及びドレインコンダクタンス（ｇｄ）を示
すＦＥＴが得られた。
【００２９】なお、本発明における半導体結晶の成長法
は、ＭＯＶＰＥ法以外にも有機金属分子線エピタキシー
（ＭＯＭＢＥ）法でも可能である。
【００３０】
【表１】
【００３１】
【発明の効果】以上の説明から明らかなように本発明に
よれば、ＩｎyＧａ1-yＡｓからなるチャネル層を（Ａｌ
zＧａ1-z）1-xＩｎxＰからなるグレーディッド層で挟む
構造としたことによって、特にチャネル層にアンドープ
のＩｎyＧａ1-yＡｓを用いた場合（実施形態１及び２）
は、高い移動度を示す。
【００３２】また、実施形態３のＦＥＴのようにチャネ
ル層に不純物をドープすると、シート電子濃度（Ｎｓ）
が大きくなり、電流を稼ぐことができ、高出力のＦＥＴ
を得ることができる。
【００３３】本発明におけるＦＥＴのチャネル層は、チ
ャネル層よりもバンドギャップが大きい（ＡｌzＧ
ａ1-z）1-xＩｎxＰからなるグレーディッド層で挟まれ
ているため、電子に対する閉じこめ効果が高まり、シー
ト電子濃度（Ｎｓ）を大きくすることができる。
【００３４】さらに、チャネル層と基板側のグレーディ
ッド層とのバンドギャップ差のため、基板ヘの漏れ電流
も低減できる。
【００３５】本発明のＦＥＴは、グレーディッド層の結
晶組成比を傾斜させているため、また、バッファ層を二
層化しているため、ＧａＡｓ基板とチャネル層との格子
整合性が高められている。またバッファ層の二層化によ
って、基板側へのリーク電流が抑えられ、サイドゲート
エフェクトやバックゲート効果を小さくすることができ
る。
【００３６】これらの結果、例えばトランスコンダクタ
ンス（ｇｍ）が４００〜５００ｍＳ／ｍｍ、ドレインコ
ンダクタンス（ｇｄ）が０．００８〜０．１３ｍＳ／ｍ
ｍといった良好なＦＥＴ特性が得られた。
【００３７】ＦＥＴの製造プロセスにおいては、キャッ
プ層をエッチングしてリセスを形成する際のエッチング
液にリン酸系のものを用いると、キャップ層とグレーデ
ィッド層のエッチングレートには５０倍程度の差があ
り、選択エッチングが容易であった。また、本発明のＦ
ＥＴは、ＧａＡｓ基板を用い、ＩｎＰに格子整合するＩ
ｎＧａＡｓを積層した構成をとることから、ＩｎＰ基板
を用いた場合よりも安価にトランジスタやＩＣ等を作製
することが可能である。
【図面の簡単な説明】
【図１】本発明の電界効果トランジスタを構成する半導
体結晶の説明図である。
【図２】本発明の電界効果トランジスタを構成する半導
体結晶の説明図である。
【図３】本発明の電界効果トランジスタを構成する半導
体結晶の説明図である。
【図４】従来の電界効果トランジスタを構成する半導体
結晶の説明図である。
【符号の説明】
１０１、２０１、３０１、４０１ ＧａＡｓ基板 １０２、２０２、３０２、４０２ バッファ層 １０３、２０３、３０３、４０３ 第１のグレーディッ
ド層 １０４、２０４、３０４、４０４ チャネル層 １０５、２０５、３０５、４０５ 第２のグレーディッ
ド層 １０５ａ、２０３ａ、２０５ａ、３０５ａ ｎ型電子供
給層 １０５ｂ、２０５ｂ、３０５ｂ ｎ型グレーディッド層 １０６、２０６、３０６、４０６ キャップ層 １０７、２０７、３０７、４０７ ゲート電極 １０８、２０８、３０８、４０８ ソース電極 １０９、２０９、３０９、４０９ ドレイン電極 ２０３ｂ アンドープグレーディッド層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半絶縁性ＧａＡｓ基板と、該半絶縁性Ｇ
    ａＡｓ基板上に形成されたＧａＡｓに格子整合する高抵
    抗の半導体結晶からなるバッファ層と、該バッファ層上
    に該バッファ層から離れるにしたがってＩｎ組成を徐々
    に上げて形成された（ＡｌzＧａ1-z）1-xＩｎxＰ半導体
    結晶からなる第１のグレーディッド層と、該第１のグレ
    ーディッド層上に形成されたＩｎyＧａ1-yＡｓ半導体結
    晶からなるチャネル層と、該チャネル層上に該チャネル
    層から離れるにしたがってＩｎ組成を徐々に下げて形成
    された（ＡｌzＧａ1-z）1-xＩｎxＰ半導体結晶からなる
    第２のグレーディッド層と、該第２のグレーディッド層
    上に形成されたＧａＡｓからなるキャップ層と、該キャ
    ップ層上に形成されたソース電極およびドレイン電極
    と、該ソ−ス電極およびドレイン電極間に該キャップ層
    を除去して形成されたゲート電極とからなる電界効果ト
    ランジスタであって、前記第１及び第２のグレーディッ
    ド層におけるＡｌ組成ｚが０〜０．５であり、前記チャ
    ネル層におけるＩｎ組成ｙが０．２〜０．６であること
    を特徴とする電界効果トランジスタ。
  2. 【請求項２】 チャネル層との境界面における第１のグ
    レーディッド層および第２のグレーディッド層のそれぞ
    れのバンドギャップがいずれもチャネル層におけるバン
    ドギャップよりも大きくなるように、チャネル層との境
    界面における第１のグレーディッド層および第２のグレ
    ーディッド層のそれぞれのＩｎ組成が制御されているこ
    とを特徴とする請求項１記載の電界効果トランジスタ。
  3. 【請求項３】 第１のグレーディッド層および第２のグ
    レーディッド層の少なくとも一方が、そのチャネル層側
    に、ドーピングが施されたｎ型の電子供給層を有するこ
    とを特徴とする請求項１又は２記載の電界効果トランジ
    スタ。
  4. 【請求項４】 第２のグレーディッド層が、そのチャネ
    ル層側に、ドーピングが施されたｎ型の電子供給層を有
    し、チャネル層が、ドーピングが施されたｎ型のチャネ
    ル層であることを特徴とする請求項１又は２記載の電界
    効果トランジスタ。
  5. 【請求項５】 請求項１〜４のいずれか１項に記載の電
    界効果トランジスタの製造方法において、キャップ層の
    所定部分をリン酸系エッチング液でエッチング除去して
    リセスを形成し、該リセスを形成したところにゲート電
    極を形成することを特徴とする電界効果トランジスタの
    製造方法。
JP8136513A 1996-05-30 1996-05-30 電界効果トランジスタ及びその製造方法 Expired - Fee Related JP2730544B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP8136513A JP2730544B2 (ja) 1996-05-30 1996-05-30 電界効果トランジスタ及びその製造方法
US08/866,267 US5780879A (en) 1996-05-30 1997-05-30 Field-effect transistor and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8136513A JP2730544B2 (ja) 1996-05-30 1996-05-30 電界効果トランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
JPH09321061A true JPH09321061A (ja) 1997-12-12
JP2730544B2 JP2730544B2 (ja) 1998-03-25

Family

ID=15176936

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8136513A Expired - Fee Related JP2730544B2 (ja) 1996-05-30 1996-05-30 電界効果トランジスタ及びその製造方法

Country Status (2)

Country Link
US (1) US5780879A (ja)
JP (1) JP2730544B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085674A (ja) * 1999-09-03 2001-03-30 Motorola Inc 電子部材とその製造方法
JP2003534664A (ja) * 2000-05-24 2003-11-18 レイセオン・カンパニー 半導体構造体
US6787821B2 (en) 2000-07-19 2004-09-07 Fujitsu Quantum Devices Limited Compound semiconductor device having a mesfet that raises the maximum mutual conductance and changes the mutual conductance
WO2007077666A1 (ja) * 2005-12-28 2007-07-12 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
US8178226B2 (en) 2005-03-17 2012-05-15 Nec Corporation Film-covered electric device and method of manufacturing same
CN110797394A (zh) * 2019-10-31 2020-02-14 中国电子科技集团公司第十三研究所 一种高电子迁移率晶体管的外延结构及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335637A (ja) * 1997-05-30 1998-12-18 Sony Corp ヘテロ接合電界効果トランジスタ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04326734A (ja) * 1991-04-26 1992-11-16 Sumitomo Electric Ind Ltd 電界効果トランジスタ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085674A (ja) * 1999-09-03 2001-03-30 Motorola Inc 電子部材とその製造方法
JP2003534664A (ja) * 2000-05-24 2003-11-18 レイセオン・カンパニー 半導体構造体
US6787821B2 (en) 2000-07-19 2004-09-07 Fujitsu Quantum Devices Limited Compound semiconductor device having a mesfet that raises the maximum mutual conductance and changes the mutual conductance
US8178226B2 (en) 2005-03-17 2012-05-15 Nec Corporation Film-covered electric device and method of manufacturing same
WO2007077666A1 (ja) * 2005-12-28 2007-07-12 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
US8853666B2 (en) 2005-12-28 2014-10-07 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
US9954087B2 (en) 2005-12-28 2018-04-24 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
CN110797394A (zh) * 2019-10-31 2020-02-14 中国电子科技集团公司第十三研究所 一种高电子迁移率晶体管的外延结构及其制备方法
CN110797394B (zh) * 2019-10-31 2023-07-25 中国电子科技集团公司第十三研究所 一种高电子迁移率晶体管的外延结构及其制备方法

Also Published As

Publication number Publication date
US5780879A (en) 1998-07-14
JP2730544B2 (ja) 1998-03-25

Similar Documents

Publication Publication Date Title
EP0151309B1 (en) High electron mobility field-effect transistor
JP2730544B2 (ja) 電界効果トランジスタ及びその製造方法
JP2636840B2 (ja) 半導体デバイス
JP2002299637A (ja) 負性抵抗電界効果素子
JP2758803B2 (ja) 電界効果トランジスタ
JP3447438B2 (ja) 電界効果トランジスタ
JP3421306B2 (ja) 化合物半導体装置
JPS61147577A (ja) 相補型半導体装置
JPWO1997017731A1 (ja) 電界効果型トランジスタ
US5408111A (en) Field-effect transistor having a double pulse-doped structure
JP2669325B2 (ja) 電界効果トランジスタおよびその製造方法
JPH0684959A (ja) 高電子移動度電界効果半導体装置
JP2500459B2 (ja) ヘテロ接合電界効果トランジスタ
JPH04277680A (ja) トンネルトランジスタ及びその製造方法
JP3304343B2 (ja) 電界効果トランジスタ
JP3083683B2 (ja) 半導体装置
JP2616634B2 (ja) 電界効果トランジスタ
JP2621854B2 (ja) 高移動度トランジスタ
JP2689877B2 (ja) ヘテロ接合ｆｅｔの製造方法
JP3077653B2 (ja) 電界効果トランジスタ及びその製造方法
JPH0789586B2 (ja) 半導体装置
KR970004485B1 (ko) 반도체장치 및 그 제조방법
JP2541280B2 (ja) 半導体装置
JP2738690B2 (ja) ヘテロ接合型電界効果トランジスタ
JPH0327537A (ja) 変調ドープ型電界効果トランジスタ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees