JPH04326734A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH04326734A JPH04326734A JP3096857A JP9685791A JPH04326734A JP H04326734 A JPH04326734 A JP H04326734A JP 3096857 A JP3096857 A JP 3096857A JP 9685791 A JP9685791 A JP 9685791A JP H04326734 A JPH04326734 A JP H04326734A
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- JP
- Japan
- Prior art keywords
- layer
- gaas
- inx
- graded
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 15
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- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は低雑音かつ高速で動作す
る電界効果トランジスタ（ＦＥＴ）に関するものである
。
る電界効果トランジスタ（ＦＥＴ）に関するものである
。
【０００２】
【従来の技術】ｎ型のＧａＩｎＡｓをチャネルとするＦ
ＥＴに関する技術として、例えば、特開昭６３−９０８
６１号、特開昭６３−２７２０８０号、特開昭６４−２
３７１号などがある。
ＥＴに関する技術として、例えば、特開昭６３−９０８
６１号、特開昭６３−２７２０８０号、特開昭６４−２
３７１号などがある。
【０００３】
【発明が解決しようとする課題】これらの技術では、Ｇ
ａＩｎＡｓ中に均一にＳｉをド−ピングしているため、
キャリアである電子はこのＳｉに散乱され、十分な速度
オーバーシュート効果が得られず、十分な特性が得られ
なかった。また、特開昭６３−９０８６１号では、Ｇａ
ＩｎＡｓ層中にＳｉをプラナードープさせる技術が開示
されているが、プラナードープ層だけでは、深いゲート
しきい値電圧Ｖｔｈを持ったＦＥＴを作ることが難しい
。そのため、■高い出力を持ったＦＥＴを作製できない
、■回路設計上の余裕度が小さい等の問題があった。 本発明は、ＧａＩｎＡｓをチャネルとするＦＥＴにおい
て、従来のものよりも高速で動作し、しかも低雑音のＦ
ＥＴを提供することを目的とする。
ａＩｎＡｓ中に均一にＳｉをド−ピングしているため、
キャリアである電子はこのＳｉに散乱され、十分な速度
オーバーシュート効果が得られず、十分な特性が得られ
なかった。また、特開昭６３−９０８６１号では、Ｇａ
ＩｎＡｓ層中にＳｉをプラナードープさせる技術が開示
されているが、プラナードープ層だけでは、深いゲート
しきい値電圧Ｖｔｈを持ったＦＥＴを作ることが難しい
。そのため、■高い出力を持ったＦＥＴを作製できない
、■回路設計上の余裕度が小さい等の問題があった。 本発明は、ＧａＩｎＡｓをチャネルとするＦＥＴにおい
て、従来のものよりも高速で動作し、しかも低雑音のＦ
ＥＴを提供することを目的とする。
【０００４】
【課題を解決するための手段】かかる目的を達成するた
めに本発明のＦＥＴは、ｎ型Ｇａ１−Ｘ ＩｎＸ Ａｓ
チャネル層をＩｎ組成、Ｘを徐々に変化させたＧａ１−
Ｘ ＩｎＸ Ａｓグレーディッド層で挟み込んだ構造を
ＧａＡｓ基板上にバッファ層を介して形成し、さらにそ
の上にキャップ層を形成したものである。
めに本発明のＦＥＴは、ｎ型Ｇａ１−Ｘ ＩｎＸ Ａｓ
チャネル層をＩｎ組成、Ｘを徐々に変化させたＧａ１−
Ｘ ＩｎＸ Ａｓグレーディッド層で挟み込んだ構造を
ＧａＡｓ基板上にバッファ層を介して形成し、さらにそ
の上にキャップ層を形成したものである。
【０００５】
【作用】キャリアである電子の存在する領域がすべてチ
ャネル層にあるのではなく、一部がグレーディッド層に
あるため、電子は高い速度オーバーシュートを有する。 そのため、ソース抵抗が低くなり、トランスコンダクタ
ンス（ｇｍ ）が高くなる。これにより、低雑音、高速
動作が達成される。
ャネル層にあるのではなく、一部がグレーディッド層に
あるため、電子は高い速度オーバーシュートを有する。 そのため、ソース抵抗が低くなり、トランスコンダクタ
ンス（ｇｍ ）が高くなる。これにより、低雑音、高速
動作が達成される。
【０００６】
【実施例】図１は、本発明の一実施例であるＦＥＴの製
造工程を示す工程断面図である。半導体基板としてＧａ
Ａｓ基板１を用い、このＧａＡｓ基板１の上に、例えば
有機金属気相成長法（ＯＭＶＰＥ法）により、ノンドー
プＧａＡｓ単結晶であるバッファ層２（バックグラウン
ドｐ型、ｐ＝３×１０１５ｃｍ−３）を５０００オング
ストロームの厚さにエピタキシャル成長させる（図１（
ａ）参照）。次に、ＧａＡｓからＩｎ組成、Ｘを徐々に
上げ、表面ではＩｎ組成、Ｘが０．１５となっているノ
ンドープＧａ１−Ｘ ＩｎＸ Ａｓのグレーディッド層
３を５０オングストロームの厚さに成長させる（図１（
ｂ）参照）。ついで、このグレーディッド層３の上に、
Ｓｉを均一にドープしたｎ型Ｇａ１−Ｘ ＩｎＸ Ａｓ
（ｎ＝４×１０１８ｃｍ−３）からなるチャネル層４を
５０オングストロームの厚さに成長させる（図１（ｃ）
参照）。なお、このチャネル層４のＩｎ組成、Ｘは、グ
レーディッド層３の上面のＩｎ組成とほぼ一致しており
、Ｘ＝０．１５である。次に、このチャネル層４の上に
、Ｉｎ組成、Ｘを徐々に下げ最上面ではＧａＡｓとなっ
ているＧａ１−Ｘ ＩｎＸ Ａｓからなるグレーディッ
ド層５を５０オングストロームの厚さに形成する（図１
（ｄ）参照）。その後、グレーディッド層５の上にノン
ドープＧａＡｓ単結晶からなるキャップ層６を４００オ
ングストロームの厚さに成長させる。そして最後に、こ
のグレーディッド層５の上にゲート電極７、ソース電極
８、ドレイン電極９を形成して本実施例のＦＥＴが構成
される（図１（ｅ）参照）。
造工程を示す工程断面図である。半導体基板としてＧａ
Ａｓ基板１を用い、このＧａＡｓ基板１の上に、例えば
有機金属気相成長法（ＯＭＶＰＥ法）により、ノンドー
プＧａＡｓ単結晶であるバッファ層２（バックグラウン
ドｐ型、ｐ＝３×１０１５ｃｍ−３）を５０００オング
ストロームの厚さにエピタキシャル成長させる（図１（
ａ）参照）。次に、ＧａＡｓからＩｎ組成、Ｘを徐々に
上げ、表面ではＩｎ組成、Ｘが０．１５となっているノ
ンドープＧａ１−Ｘ ＩｎＸ Ａｓのグレーディッド層
３を５０オングストロームの厚さに成長させる（図１（
ｂ）参照）。ついで、このグレーディッド層３の上に、
Ｓｉを均一にドープしたｎ型Ｇａ１−Ｘ ＩｎＸ Ａｓ
（ｎ＝４×１０１８ｃｍ−３）からなるチャネル層４を
５０オングストロームの厚さに成長させる（図１（ｃ）
参照）。なお、このチャネル層４のＩｎ組成、Ｘは、グ
レーディッド層３の上面のＩｎ組成とほぼ一致しており
、Ｘ＝０．１５である。次に、このチャネル層４の上に
、Ｉｎ組成、Ｘを徐々に下げ最上面ではＧａＡｓとなっ
ているＧａ１−Ｘ ＩｎＸ Ａｓからなるグレーディッ
ド層５を５０オングストロームの厚さに形成する（図１
（ｄ）参照）。その後、グレーディッド層５の上にノン
ドープＧａＡｓ単結晶からなるキャップ層６を４００オ
ングストロームの厚さに成長させる。そして最後に、こ
のグレーディッド層５の上にゲート電極７、ソース電極
８、ドレイン電極９を形成して本実施例のＦＥＴが構成
される（図１（ｅ）参照）。
【０００７】次に、このようにして作製されたＦＥＴの
動作を図２のエネルギバンド図と共に説明する。図２（
ａ）は、従来のＳｉを均一にドーピングさせたｎ型のＧ
ａＩｎＡｓチャネルＦＥＴのチャネル部分を拡大したエ
ネルギバンド図である。同図において、符号２１はＧａ
ＩｎＡｓチャネル層、符号２２はＧａＡｓバッファ層、
符号２３はキャップ層をそれぞれ示しており、符号２４
は伝導帯レベル、符号２５は価電子帯レベルをそれぞれ
示している。これに対して図２（ｂ）は、本実施例のＦ
ＥＴのチャネル部分を拡大したエネルギバンド図である
。このバンド図では、図１の各エピタキシャル層２〜６
に対応する部分を同一の符号で示してあり、符号２６は
伝導帯レベル、符号２７は価電子帯レベルをそれぞれ示
している。なお、図２（ａ）（ｂ）において、Ｅ０ お
よびＥ１は量子化されたエネルギ準位を示しており、一
点鎖線で示した曲線３１、３２はそれぞれエネルギ準位
Ｅ０ およびＥ１ における電子の存在確率を示してい
る。
動作を図２のエネルギバンド図と共に説明する。図２（
ａ）は、従来のＳｉを均一にドーピングさせたｎ型のＧ
ａＩｎＡｓチャネルＦＥＴのチャネル部分を拡大したエ
ネルギバンド図である。同図において、符号２１はＧａ
ＩｎＡｓチャネル層、符号２２はＧａＡｓバッファ層、
符号２３はキャップ層をそれぞれ示しており、符号２４
は伝導帯レベル、符号２５は価電子帯レベルをそれぞれ
示している。これに対して図２（ｂ）は、本実施例のＦ
ＥＴのチャネル部分を拡大したエネルギバンド図である
。このバンド図では、図１の各エピタキシャル層２〜６
に対応する部分を同一の符号で示してあり、符号２６は
伝導帯レベル、符号２７は価電子帯レベルをそれぞれ示
している。なお、図２（ａ）（ｂ）において、Ｅ０ お
よびＥ１は量子化されたエネルギ準位を示しており、一
点鎖線で示した曲線３１、３２はそれぞれエネルギ準位
Ｅ０ およびＥ１ における電子の存在確率を示してい
る。
【０００８】この２つの図からわかるように、従来のＦ
ＥＴ（図２（ａ）参照）では、電子の存在する領域が、
ほとんどチャネル層２１によるｎ型ＧａＩｎＡｓの量子
井戸内であり、電子はＧａＩｎＡｓ中のＳｉにより散乱
され十分な速度オーバーシュートが得られない。そのた
め、ソース抵抗の増大、およびトランスコンダクタンス
（ｇｍ）の低下を招く。これに対して、本実施例のＦＥ
Ｔでは、電子の存在する領域がノンドープのＧａＩｎＡ
ｓグレーディッド層３、５に一部重なっているため、従
来のＦＥＴよりも電子は高い速度オーバーシュートを有
する。そのため、低いソース抵抗、高いトランスコンダ
クタンス（ｇｍ ）を得ることができる。
ＥＴ（図２（ａ）参照）では、電子の存在する領域が、
ほとんどチャネル層２１によるｎ型ＧａＩｎＡｓの量子
井戸内であり、電子はＧａＩｎＡｓ中のＳｉにより散乱
され十分な速度オーバーシュートが得られない。そのた
め、ソース抵抗の増大、およびトランスコンダクタンス
（ｇｍ）の低下を招く。これに対して、本実施例のＦＥ
Ｔでは、電子の存在する領域がノンドープのＧａＩｎＡ
ｓグレーディッド層３、５に一部重なっているため、従
来のＦＥＴよりも電子は高い速度オーバーシュートを有
する。そのため、低いソース抵抗、高いトランスコンダ
クタンス（ｇｍ ）を得ることができる。
【０００９】また、ＧａＡｓに対して格子整合しないｎ
型ＧａＩｎＡｓチャネル層４をＧａＡｓグレーディッド
層３、５で挟んでいるので、格子不整合による歪みを緩
和する効果があり、電子の輸送特性が改善される効果も
期待できる。
型ＧａＩｎＡｓチャネル層４をＧａＡｓグレーディッド
層３、５で挟んでいるので、格子不整合による歪みを緩
和する効果があり、電子の輸送特性が改善される効果も
期待できる。
【００１０】
【発明の効果】以上説明したように、本発明のＦＥＴに
よれば、従来のＧａＩｎＡｓをチャネル層とするＦＥＴ
に比較して、低いソース抵抗、高いトランスコンダクタ
ンス（ｇｍ ）を得ることができる。したがって、低雑
音、高速動作を達成することができる。
よれば、従来のＧａＩｎＡｓをチャネル層とするＦＥＴ
に比較して、低いソース抵抗、高いトランスコンダクタ
ンス（ｇｍ ）を得ることができる。したがって、低雑
音、高速動作を達成することができる。
【図１】本発明の一実施例であるＦＥＴの製造方法を示
す工程断面図。
す工程断面図。
【図２】本実施例の動作を説明するためのエネルギバン
ド図。
ド図。
１…ＧａＡｓ基板
２…バッファ層
３…グレーディッド層
４…チャネル層
５…グレーディッド層
６…キャップ層
７…ゲート電極
８…ソース電極
９…ドレイン電極
Claims (1)
- 【請求項１】半絶縁性ＧａＡｓ基板１と、この半絶縁性
ＧａＡｓ基板上に形成されＧａＡｓに格子整合する高抵
抗の半導体からなるバッファ層と、このバッファ層上に
、ＧａＡｓからＩｎ組成、Ｘを徐々に上げて形成された
第１のノンドープＧａ１−Ｘ ＩｎＸ Ａｓグレーディ
ッド層、グレーディッド層の上に、グレーディッド層の
上面とＩｎ組成、Ｘがほぼ一致しており不純物がドープ
されたｎ型Ｇａ１−Ｘ ＩｎＸ Ａｓチャネル層と、こ
のチャネル層の上に、Ｉｎ組成、Ｘがチャネル層の上面
とほぼ一致した状態から徐々に下がって上面ではＧａＡ
ｓとなっている第２のＧａ１−ｘ ＩｎＸ Ａｓグレー
ディッド層と、このグレーディッド層５の上に形成され
たＧａＡｓまたはＡｌＧａＡｓからなるキャップ層と、
このキャップ層の上に形成されたソース、ドレイン、お
よびゲートの各電極とを有することを特徴とする電界効
果トランジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096857A JPH04326734A (ja) | 1991-04-26 | 1991-04-26 | 電界効果トランジスタ |
| US07/871,706 US5331410A (en) | 1991-04-26 | 1992-04-21 | Field effect transistor having a sandwiched channel layer |
| CA002067048A CA2067048A1 (en) | 1991-04-26 | 1992-04-24 | Field effect transistor |
| KR1019920007044A KR950003946B1 (ko) | 1991-04-26 | 1992-04-25 | 전계효과트랜지스터 |
| EP92107120A EP0510705A2 (en) | 1991-04-26 | 1992-04-26 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096857A JPH04326734A (ja) | 1991-04-26 | 1991-04-26 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326734A true JPH04326734A (ja) | 1992-11-16 |
Family
ID=14176145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096857A Pending JPH04326734A (ja) | 1991-04-26 | 1991-04-26 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326734A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780879A (en) * | 1996-05-30 | 1998-07-14 | Nec Corporation | Field-effect transistor and method of manufacturing the same |
| US6555850B1 (en) * | 1999-02-19 | 2003-04-29 | Sumitomo Electric Industries, Ltd. | Field-effect transistor |
| US6787821B2 (en) | 2000-07-19 | 2004-09-07 | Fujitsu Quantum Devices Limited | Compound semiconductor device having a mesfet that raises the maximum mutual conductance and changes the mutual conductance |
| JP2013513975A (ja) * | 2009-12-30 | 2013-04-22 | インテル コーポレイション | ゲルマニウムベースの量子井戸デバイス |
-
1991
- 1991-04-26 JP JP3096857A patent/JPH04326734A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780879A (en) * | 1996-05-30 | 1998-07-14 | Nec Corporation | Field-effect transistor and method of manufacturing the same |
| US6555850B1 (en) * | 1999-02-19 | 2003-04-29 | Sumitomo Electric Industries, Ltd. | Field-effect transistor |
| US6787821B2 (en) | 2000-07-19 | 2004-09-07 | Fujitsu Quantum Devices Limited | Compound semiconductor device having a mesfet that raises the maximum mutual conductance and changes the mutual conductance |
| JP2013513975A (ja) * | 2009-12-30 | 2013-04-22 | インテル コーポレイション | ゲルマニウムベースの量子井戸デバイス |
| US9219135B2 (en) | 2009-12-30 | 2015-12-22 | Intel Corporation | Germanium-based quantum well devices |
| US9478635B2 (en) | 2009-12-30 | 2016-10-25 | Intel Corporation | Germanium-based quantum well devices |
| US9876014B2 (en) | 2009-12-30 | 2018-01-23 | Intel Corporation | Germanium-based quantum well devices |
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