JPH09321595A - スイッチ回路及びこれを用いたａｄ変換回路 - Google Patents
スイッチ回路及びこれを用いたａｄ変換回路Info
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- JPH09321595A JPH09321595A JP8130275A JP13027596A JPH09321595A JP H09321595 A JPH09321595 A JP H09321595A JP 8130275 A JP8130275 A JP 8130275A JP 13027596 A JP13027596 A JP 13027596A JP H09321595 A JPH09321595 A JP H09321595A
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Landscapes
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で不要なノイズ信号の電圧レベル
を容易に低減できるようにし、電圧レベルを高精度に伝
達することのできるスイッチ回路を提供できるようにす
るとともに、電圧レベルを高精度に伝達できるスイッチ
回路を用いて高精度なアナログデジタル変換器を容易に
提供できるようにする。 【解決手段】 ＰＭＯＳＴ１のソース及びドレインとＮ
ＭＯＳＴ２のソース及びドレインとがそれぞれ接続さ
れ、ＰＭＯＳＴ１及びＮＭＯＳＴ２を略同時に導通及び
遮断するようにそのゲート電圧が制御されるスイッチ部
１と、スイッチ部１の共通接続されたソース及びドレイ
ンの一方とゲートとの間に形成される寄生容量（Ｃ１及
びＣ２）と略同一の容量値になるような寄生容量（Ｃ３
乃至Ｃ６）を有するダミー部２と、から構成され、スイ
ッチ部１の共通接続されたソース及びドレインの一方に
ダミー部２が接続され、ダミー部２が接続された側を信
号出力（ＯＵＴ）として用いるようにする。
を容易に低減できるようにし、電圧レベルを高精度に伝
達することのできるスイッチ回路を提供できるようにす
るとともに、電圧レベルを高精度に伝達できるスイッチ
回路を用いて高精度なアナログデジタル変換器を容易に
提供できるようにする。 【解決手段】 ＰＭＯＳＴ１のソース及びドレインとＮ
ＭＯＳＴ２のソース及びドレインとがそれぞれ接続さ
れ、ＰＭＯＳＴ１及びＮＭＯＳＴ２を略同時に導通及び
遮断するようにそのゲート電圧が制御されるスイッチ部
１と、スイッチ部１の共通接続されたソース及びドレイ
ンの一方とゲートとの間に形成される寄生容量（Ｃ１及
びＣ２）と略同一の容量値になるような寄生容量（Ｃ３
乃至Ｃ６）を有するダミー部２と、から構成され、スイ
ッチ部１の共通接続されたソース及びドレインの一方に
ダミー部２が接続され、ダミー部２が接続された側を信
号出力（ＯＵＴ）として用いるようにする。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ構造の半導
体装置で用いられるスイッチ回路に関し、詳しくはスイ
ッチ回路の回路構成に関する。
体装置で用いられるスイッチ回路に関し、詳しくはスイ
ッチ回路の回路構成に関する。
【０００２】
【従来の技術】ＣＭＯＳ構造の半導体装置内では、フリ
ップフロップ回路やバス配線への接続回路等でデジタル
信号をスイッチングするためやアナログデジタル変換回
路（ＡＤ変換器）等でアナログ電圧を伝達するため等
に、図４に示すアナログスイッチ回路といわれるスイッ
チ回路が良く用いられている。
ップフロップ回路やバス配線への接続回路等でデジタル
信号をスイッチングするためやアナログデジタル変換回
路（ＡＤ変換器）等でアナログ電圧を伝達するため等
に、図４に示すアナログスイッチ回路といわれるスイッ
チ回路が良く用いられている。
【０００３】図４のスイッチ回路は、Ｐ型のＭＯＳトラ
ンジスタ（以下「ＰＭＯＳ」と略す）Ｔ１のソース及び
ドレインとＮ型のＭＯＳトランジスタ（以下「ＮＭＯ
Ｓ」と略す）Ｔ２のソース及びドレインがそれぞれ接続
されてスイッチ部１を構成するとともに、制御入力ＣＩ
ＮがＮＭＯＳＴ２のゲート及びインバータ回路Ｇ１の入
力に接続され、インバータ回路Ｇ１の出力（ＣＩＮＢ）
がＰＭＯＳＴ１のゲートに接続されている。尚、出力端
子ＯＵＴは図示しないインバータ回路やコンパレータ回
路等の入力に接続されている。
ンジスタ（以下「ＰＭＯＳ」と略す）Ｔ１のソース及び
ドレインとＮ型のＭＯＳトランジスタ（以下「ＮＭＯ
Ｓ」と略す）Ｔ２のソース及びドレインがそれぞれ接続
されてスイッチ部１を構成するとともに、制御入力ＣＩ
ＮがＮＭＯＳＴ２のゲート及びインバータ回路Ｇ１の入
力に接続され、インバータ回路Ｇ１の出力（ＣＩＮＢ）
がＰＭＯＳＴ１のゲートに接続されている。尚、出力端
子ＯＵＴは図示しないインバータ回路やコンパレータ回
路等の入力に接続されている。
【０００４】動作について説明する。スイッチ部１のス
イッチング動作は、制御入力ＣＩＮが高（Ｈ）レベルの
ときにＰＭＯＳＴ１及びＮＭＯＳＴ２が略同時に導通
（ＯＮ）し、入力端子ＩＮに接続されたソース（または
ドレイン）領域（入力側領域）から出力端子ＯＵＴに接
続されたドレイン（またはソース）領域（出力側領域）
に信号を伝達するとともに、制御入力ＣＩＮが低（Ｌ）
レベルのときには遮断状態（ＯＦＦ）になって信号の伝
達ができなくなる。
イッチング動作は、制御入力ＣＩＮが高（Ｈ）レベルの
ときにＰＭＯＳＴ１及びＮＭＯＳＴ２が略同時に導通
（ＯＮ）し、入力端子ＩＮに接続されたソース（または
ドレイン）領域（入力側領域）から出力端子ＯＵＴに接
続されたドレイン（またはソース）領域（出力側領域）
に信号を伝達するとともに、制御入力ＣＩＮが低（Ｌ）
レベルのときには遮断状態（ＯＦＦ）になって信号の伝
達ができなくなる。
【０００５】図５（ａ）のタイミングチャートに基づい
て、スイッチング動作を更に説明する。タイミングｔ１
では、制御入力ＣＩＮがＨレベルになってスイッチ部１
が導通し、入力端子ＩＮから入力されたＬレベルの入力
信号が出力端子ＯＵＴに伝達されている。タイミングｔ
２では、制御入力ＣＩＮがＬレベルになってスイッチ部
１が遮断し、出力端子ＯＵＴの信号レベルはスイッチ部
１が遮断される直前の信号レベルを保持するようにな
る。タイミングｔ３では、制御入力ＣＩＮによりスイッ
チ部１が遮断されたままなので、入力端子ＩＮの電圧レ
ベルがＨレベルに変化しているものの、出力端子ＯＵＴ
の信号レベルはＬレベルを保持したままになっている。
同様に、タイミングｔ４では入力端子ＩＮから出力端子
ＯＵＴにＨレベルの信号が伝達され、タイミングｔ５で
はそのデータを保持するように動作している。
て、スイッチング動作を更に説明する。タイミングｔ１
では、制御入力ＣＩＮがＨレベルになってスイッチ部１
が導通し、入力端子ＩＮから入力されたＬレベルの入力
信号が出力端子ＯＵＴに伝達されている。タイミングｔ
２では、制御入力ＣＩＮがＬレベルになってスイッチ部
１が遮断し、出力端子ＯＵＴの信号レベルはスイッチ部
１が遮断される直前の信号レベルを保持するようにな
る。タイミングｔ３では、制御入力ＣＩＮによりスイッ
チ部１が遮断されたままなので、入力端子ＩＮの電圧レ
ベルがＨレベルに変化しているものの、出力端子ＯＵＴ
の信号レベルはＬレベルを保持したままになっている。
同様に、タイミングｔ４では入力端子ＩＮから出力端子
ＯＵＴにＨレベルの信号が伝達され、タイミングｔ５で
はそのデータを保持するように動作している。
【０００６】尚、タイミングｔ１以前の出力端子ＯＵＴ
の出力レベルは、スイッチ部１が遮断されたままで入力
端子ＩＮからの信号を取り込めないとともに、リーク電
流やノイズ等により信号レベルが変動することがあり確
定されない。また、出力端子ＯＵＴの信号レベルの保持
は、出力端子ＯＵＴにつながる図示しない配線や回路等
によって形成された寄生容量によって行われている。
の出力レベルは、スイッチ部１が遮断されたままで入力
端子ＩＮからの信号を取り込めないとともに、リーク電
流やノイズ等により信号レベルが変動することがあり確
定されない。また、出力端子ＯＵＴの信号レベルの保持
は、出力端子ＯＵＴにつながる図示しない配線や回路等
によって形成された寄生容量によって行われている。
【０００７】
【発明が解決しようとする課題】しかしながら、ＣＭＯ
Ｓ構造で形成された図４のスイッチ部１は、各ゲートと
出力側領域とが酸化膜等の絶縁膜を介して対抗している
ので、構造的な寄生容量Ｃ１及びＣ２がそれぞれ形成さ
れて破線で示すように接続されてしまう。これらの寄生
容量があると、図５（ｂ）に同図（ａ）の楕円Ａ領域内
を部分拡大して示すように、入力端子ＩＮの信号レベル
に変化がないにも係わらず、各寄生容量によって制御入
力ＣＩＮの信号レベルの変化に応じたスパイク状のノイ
ズ信号（Ｎｐ１、Ｎｐ２）が出力端子ＯＵＴに伝達され
る「クロック・フィード・スルー」という現象を生じて
しまい、出力端子ＯＵＴに保持される電圧値を入力端子
ＩＮの電圧値から変化させてしまうことがある。
Ｓ構造で形成された図４のスイッチ部１は、各ゲートと
出力側領域とが酸化膜等の絶縁膜を介して対抗している
ので、構造的な寄生容量Ｃ１及びＣ２がそれぞれ形成さ
れて破線で示すように接続されてしまう。これらの寄生
容量があると、図５（ｂ）に同図（ａ）の楕円Ａ領域内
を部分拡大して示すように、入力端子ＩＮの信号レベル
に変化がないにも係わらず、各寄生容量によって制御入
力ＣＩＮの信号レベルの変化に応じたスパイク状のノイ
ズ信号（Ｎｐ１、Ｎｐ２）が出力端子ＯＵＴに伝達され
る「クロック・フィード・スルー」という現象を生じて
しまい、出力端子ＯＵＴに保持される電圧値を入力端子
ＩＮの電圧値から変化させてしまうことがある。
【０００８】従って、アナログデジタル変換器（以下
「ＡＤ変換器」と略す）等でアナログ電圧をデジタル値
に変換するとき、入力された電圧と異なる電圧を変換す
ることになり、ＡＤ変換器の絶対精度を向上するのが難
くなっていた。また、発生したノイズ信号の大きさ（Ｖ
N ）が出力端子ＯＵＴに接続された回路の入力スレッシ
ョルド電圧を越えるような場合には、発生した不要信号
により予期しない動作（誤動作）をしてしまうこともあ
った。
「ＡＤ変換器」と略す）等でアナログ電圧をデジタル値
に変換するとき、入力された電圧と異なる電圧を変換す
ることになり、ＡＤ変換器の絶対精度を向上するのが難
くなっていた。また、発生したノイズ信号の大きさ（Ｖ
N ）が出力端子ＯＵＴに接続された回路の入力スレッシ
ョルド電圧を越えるような場合には、発生した不要信号
により予期しない動作（誤動作）をしてしまうこともあ
った。
【０００９】尚、ノイズ信号の大きさは、各寄生容量の
容量値や制御入力ＣＩＮのレベル変化の速さや入力端子
ＩＮ及び出力端子ＯＵＴに接続された回路のインピーダ
ンスや負荷容量等により決定され、スイッチ回路１が遮
断されて出力端子ＯＵＴ側のインピーダンスが高くなる
タイミングｔ２等でノイズ信号の電圧レベルが大きくな
り易い。
容量値や制御入力ＣＩＮのレベル変化の速さや入力端子
ＩＮ及び出力端子ＯＵＴに接続された回路のインピーダ
ンスや負荷容量等により決定され、スイッチ回路１が遮
断されて出力端子ＯＵＴ側のインピーダンスが高くなる
タイミングｔ２等でノイズ信号の電圧レベルが大きくな
り易い。
【００１０】そこで本発明はこれらの問題を解決し、簡
単な構成で不要なノイズ信号の電圧レベルを容易に低減
できるようにし、電圧レベルを高精度に伝達することの
できるスイッチ回路を提供できるようにすることを目的
とする。また、電圧レベルを高精度に伝達できるスイッ
チ回路を用いて高精度なアナログデジタル変換器を容易
に提供できるようにすることを目的とする。
単な構成で不要なノイズ信号の電圧レベルを容易に低減
できるようにし、電圧レベルを高精度に伝達することの
できるスイッチ回路を提供できるようにすることを目的
とする。また、電圧レベルを高精度に伝達できるスイッ
チ回路を用いて高精度なアナログデジタル変換器を容易
に提供できるようにすることを目的とする。
【００１１】
【課題を解決するための手段】上述の問題を解決するた
めに、請求項１の記載に係わるスイッチ回路は、第１の
ＰＭＯＳＴ１のソース及びドレインと第１のＮＭＯＳＴ
２のソース及びドレインとがそれぞれ接続され、第１の
ＰＭＯＳＴ１及び第１のＮＭＯＳＴ２を略同時に導通及
び遮断するようにそのゲート電圧が制御されるスイッチ
部１と、スイッチ部１の共通接続されたソース及びドレ
インの一方とゲートとの間に形成される寄生容量（Ｃ１
及びＣ２）と略同一の容量値になるような寄生容量（Ｃ
３乃至Ｃ６）を有するダミー部２と、から構成され、ス
イッチ部１の共通接続されたソース及びドレインの一方
にダミー部２が接続され、ダミー部２が接続された側を
信号出力（ＯＵＴ）として用いることを特徴とする。
めに、請求項１の記載に係わるスイッチ回路は、第１の
ＰＭＯＳＴ１のソース及びドレインと第１のＮＭＯＳＴ
２のソース及びドレインとがそれぞれ接続され、第１の
ＰＭＯＳＴ１及び第１のＮＭＯＳＴ２を略同時に導通及
び遮断するようにそのゲート電圧が制御されるスイッチ
部１と、スイッチ部１の共通接続されたソース及びドレ
インの一方とゲートとの間に形成される寄生容量（Ｃ１
及びＣ２）と略同一の容量値になるような寄生容量（Ｃ
３乃至Ｃ６）を有するダミー部２と、から構成され、ス
イッチ部１の共通接続されたソース及びドレインの一方
にダミー部２が接続され、ダミー部２が接続された側を
信号出力（ＯＵＴ）として用いることを特徴とする。
【００１２】また、請求項２の記載に係わるスイッチ回
路は、請求項１に記載のスイッチ回路において、ダミー
部２は、第２のＰＭＯＳＴ４のソース及びドレインと第
２のＮＭＯＳＴ３のソース及びドレインが全て接続さ
れ、スイッチ部１と逆のタイミングでスイッチング動作
するようにゲート電圧が制御されていることを特徴とす
る。
路は、請求項１に記載のスイッチ回路において、ダミー
部２は、第２のＰＭＯＳＴ４のソース及びドレインと第
２のＮＭＯＳＴ３のソース及びドレインが全て接続さ
れ、スイッチ部１と逆のタイミングでスイッチング動作
するようにゲート電圧が制御されていることを特徴とす
る。
【００１３】請求項３の記載に係わるアナログデジタル
変換回路は、請求項１または請求項２に記載のスイッチ
回路をコンパレータ回路の入力回路に用いたことを特徴
とする。本発明のようなスイッチ回路の構成をとること
により、スイッチ部１に発生するノイズ信号とは逆方向
のノイズ信号をダミー部２に発生するようになり、各ノ
イズ信号がお互いの信号レベルを打ち消し合うようにな
る。
変換回路は、請求項１または請求項２に記載のスイッチ
回路をコンパレータ回路の入力回路に用いたことを特徴
とする。本発明のようなスイッチ回路の構成をとること
により、スイッチ部１に発生するノイズ信号とは逆方向
のノイズ信号をダミー部２に発生するようになり、各ノ
イズ信号がお互いの信号レベルを打ち消し合うようにな
る。
【００１４】
【実施の形態】以下、本発明の実施形態を図面を参照し
ながら詳細に説明する。尚、本明細書では全図面を通し
て同一または同様の回路要素には同一の符号を付して説
明を簡略化するようにしている。図１は本発明のスイッ
チ回路の実施形態を示し、ＰＭＯＳＴ１、ＮＭＯＳＴ２
及びインバータ回路Ｇ１とからなる従来のスイッチ部１
に加えて、その出力端子側と出力端子ＯＵＴとの間にＮ
ＭＯＳＴ３とＰＭＯＳＴ４とからなるダミー部２を設け
た構成になっている。
ながら詳細に説明する。尚、本明細書では全図面を通し
て同一または同様の回路要素には同一の符号を付して説
明を簡略化するようにしている。図１は本発明のスイッ
チ回路の実施形態を示し、ＰＭＯＳＴ１、ＮＭＯＳＴ２
及びインバータ回路Ｇ１とからなる従来のスイッチ部１
に加えて、その出力端子側と出力端子ＯＵＴとの間にＮ
ＭＯＳＴ３とＰＭＯＳＴ４とからなるダミー部２を設け
た構成になっている。
【００１５】ダミー部２は、ＰＭＯＳＴ４のソース及び
ドレインとＮＭＯＳＴ３のソース及びドレインが全て共
通接続され、ＰＭＯＳＴ４のゲートにはＮＭＯＳＴ２と
同じ制御入力ＣＩＮが接続され、ＮＭＯＳＴ３のゲート
にはＰＭＯＳＴ１と同じ制御入力ＣＩＮＢが接続された
構成になっている。また、ＮＭＯＳＴ３及びＰＭＯＳＴ
４のゲートとその入出力となるソース及びドレインとの
間には、スイッチ部１と同様に構造的な寄生容量Ｃ３乃
至Ｃ６がそれぞれ形成されている。
ドレインとＮＭＯＳＴ３のソース及びドレインが全て共
通接続され、ＰＭＯＳＴ４のゲートにはＮＭＯＳＴ２と
同じ制御入力ＣＩＮが接続され、ＮＭＯＳＴ３のゲート
にはＰＭＯＳＴ１と同じ制御入力ＣＩＮＢが接続された
構成になっている。また、ＮＭＯＳＴ３及びＰＭＯＳＴ
４のゲートとその入出力となるソース及びドレインとの
間には、スイッチ部１と同様に構造的な寄生容量Ｃ３乃
至Ｃ６がそれぞれ形成されている。
【００１６】このような構成なので、図２にタイミング
チャートを示すように、従来と同様なスイッチング動作
を行うことができるのは勿論のこと、ノイズ信号の電圧
レベルが低減できるようになっている。即ち、図５
（ｂ）で示したタイミングでは、従来と同様に制御入力
ＣＩＮの信号レベルが変化するときに寄生容量Ｃ１及び
Ｃ２によるスイッチ部１のノイズ信号が発生するととも
に、ダミー部２の各寄生容量によるノイズ信号がスイッ
チ部１のノイズ信号とは逆方向に発生するので、各ノイ
ズ信号がお互いの信号を打ち消し合うようになり、出力
端子ＯＵＴに現れるノイズ信号の電圧レベルは低減され
るようになる。
チャートを示すように、従来と同様なスイッチング動作
を行うことができるのは勿論のこと、ノイズ信号の電圧
レベルが低減できるようになっている。即ち、図５
（ｂ）で示したタイミングでは、従来と同様に制御入力
ＣＩＮの信号レベルが変化するときに寄生容量Ｃ１及び
Ｃ２によるスイッチ部１のノイズ信号が発生するととも
に、ダミー部２の各寄生容量によるノイズ信号がスイッ
チ部１のノイズ信号とは逆方向に発生するので、各ノイ
ズ信号がお互いの信号を打ち消し合うようになり、出力
端子ＯＵＴに現れるノイズ信号の電圧レベルは低減され
るようになる。
【００１７】図３は本発明の実施形態を示す模式的なレ
イアウト図例を示し、１１はＰ型の半導体基板上に形成
されたＮウェルを示し、１２はＰＭＯＳやＮＭＯＳのソ
ースやドレインとなる素子領域（アクティブエリア）を
示し、斜線で示される１３は配線層及びＭＯＳトランジ
スタのゲートとして用いられるポリシリコン等の配線層
を示し、１４は素子間の配線として用いられるアルミニ
ウム等の金属配線層を示し、１５は素子領域及び各配線
層間を接続するための接続孔（コンタクト）を示してい
る。そして、Ｎウェル１１上にＰＭＯＳＴ２及びＰＭＯ
ＳＴ４が形成され、Ｐ型の半導体基板上にＮＭＯＳＴ２
及びＮＭＯＳＴ４が形成され、ＰＭＯＳＴ１とＮＭＯＳ
Ｔ２とでスイッチ部１を形成するとともに、ＰＭＯＳＴ
４とＮＭＯＳＴ３とでダミー部２を形成するように配線
されている。尚、その形成方法は一般的なＣＭＯＳ構造
の製造方法を用いれば良いので、詳細な説明は割愛す
る。
イアウト図例を示し、１１はＰ型の半導体基板上に形成
されたＮウェルを示し、１２はＰＭＯＳやＮＭＯＳのソ
ースやドレインとなる素子領域（アクティブエリア）を
示し、斜線で示される１３は配線層及びＭＯＳトランジ
スタのゲートとして用いられるポリシリコン等の配線層
を示し、１４は素子間の配線として用いられるアルミニ
ウム等の金属配線層を示し、１５は素子領域及び各配線
層間を接続するための接続孔（コンタクト）を示してい
る。そして、Ｎウェル１１上にＰＭＯＳＴ２及びＰＭＯ
ＳＴ４が形成され、Ｐ型の半導体基板上にＮＭＯＳＴ２
及びＮＭＯＳＴ４が形成され、ＰＭＯＳＴ１とＮＭＯＳ
Ｔ２とでスイッチ部１を形成するとともに、ＰＭＯＳＴ
４とＮＭＯＳＴ３とでダミー部２を形成するように配線
されている。尚、その形成方法は一般的なＣＭＯＳ構造
の製造方法を用いれば良いので、詳細な説明は割愛す
る。
【００１８】同図において、寄生容量Ｃ１を形成するＰ
ＭＯＳＴ１のゲートと出力側領域との対向部分の長さ
（＝チャネル幅）が、寄生容量Ｃ５及びＣ６を形成する
ＰＭＯＳＴ４のゲートと各素子領域（２ヶ所）との対向
部分の長さと同じになっているとともに、寄生容量Ｃ２
を形成するＮＭＯＳＴ２のゲートと出力側領域との対向
部分の長さが、寄生容量Ｃ３及びＣ４を形成するＮＭＯ
ＳＴ３のゲートと各素子領域（２ヶ所）との対向部分の
長さと同じになっている。従って、スイッチ部１の寄生
容量Ｃ１とダミー部２の寄生容量（Ｃ５＋Ｃ６）の容量
値が略同一になるとともに、スイッチ部１の寄生容量Ｃ
２とダミー部２の寄生容量（Ｃ３＋Ｃ４）の容量値が略
同一になっている。
ＭＯＳＴ１のゲートと出力側領域との対向部分の長さ
（＝チャネル幅）が、寄生容量Ｃ５及びＣ６を形成する
ＰＭＯＳＴ４のゲートと各素子領域（２ヶ所）との対向
部分の長さと同じになっているとともに、寄生容量Ｃ２
を形成するＮＭＯＳＴ２のゲートと出力側領域との対向
部分の長さが、寄生容量Ｃ３及びＣ４を形成するＮＭＯ
ＳＴ３のゲートと各素子領域（２ヶ所）との対向部分の
長さと同じになっている。従って、スイッチ部１の寄生
容量Ｃ１とダミー部２の寄生容量（Ｃ５＋Ｃ６）の容量
値が略同一になるとともに、スイッチ部１の寄生容量Ｃ
２とダミー部２の寄生容量（Ｃ３＋Ｃ４）の容量値が略
同一になっている。
【００１９】このように、スイッチ部１の各寄生容量と
ダミー部２の対応する各寄生容量の容量値が略同一にな
っているので、スイッチ部１によるノイズ信号の電圧レ
ベルとダミー部２によるノイズ信号の電圧レベルが略同
一になり、ノイズ信号を効率よく打ち消し合うことがで
きるようになり、出力端子ＯＵＴに出力されるノイズ信
号を殆ど無くすことができるようになる。
ダミー部２の対応する各寄生容量の容量値が略同一にな
っているので、スイッチ部１によるノイズ信号の電圧レ
ベルとダミー部２によるノイズ信号の電圧レベルが略同
一になり、ノイズ信号を効率よく打ち消し合うことがで
きるようになり、出力端子ＯＵＴに出力されるノイズ信
号を殆ど無くすことができるようになる。
【００２０】尚、本発明は上述の実施形態に限定される
ものではなく、Ｎ型の半導体基板を用いたＣＭＯＳ構造
にも用いることができるのは勿論のこと、寄生容量値が
同じになるようにダミー部の大きさを決定すれば複数の
入力の内の一つを選択して出力するスイッチ回路を有す
るような任意の方式のアナログデジタル変換回路にも使
用することができる。また、ダミー部の入力側と出力側
を共通接続しない場合には、スイッチ部と同じ大きさの
ダミー部を形成すれば良い。
ものではなく、Ｎ型の半導体基板を用いたＣＭＯＳ構造
にも用いることができるのは勿論のこと、寄生容量値が
同じになるようにダミー部の大きさを決定すれば複数の
入力の内の一つを選択して出力するスイッチ回路を有す
るような任意の方式のアナログデジタル変換回路にも使
用することができる。また、ダミー部の入力側と出力側
を共通接続しない場合には、スイッチ部と同じ大きさの
ダミー部を形成すれば良い。
【００２１】
【発明の効果】以上のように本発明のようなスイッチ回
路の構成をとることにより、スイッチ部に発生するノイ
ズ信号とは逆方向のノイズ信号をダミー部に発生するよ
うになり、各ノイズ信号がお互いの信号レベルを打ち消
し合うようになるので、出力端子ＯＵＴに出力されるノ
イズ信号が低減されるようになり、アナログ電圧を高精
度に伝達できるようになるという効果があるとともに、
ノイズ信号によって発生した不要な信号によって誤動作
することがなくなるという効果がある。また、アナログ
電圧を高精度に伝達できるので、高精度のアナログデジ
タル変換回路等を容易に形成できるようになるという効
果もある。
路の構成をとることにより、スイッチ部に発生するノイ
ズ信号とは逆方向のノイズ信号をダミー部に発生するよ
うになり、各ノイズ信号がお互いの信号レベルを打ち消
し合うようになるので、出力端子ＯＵＴに出力されるノ
イズ信号が低減されるようになり、アナログ電圧を高精
度に伝達できるようになるという効果があるとともに、
ノイズ信号によって発生した不要な信号によって誤動作
することがなくなるという効果がある。また、アナログ
電圧を高精度に伝達できるので、高精度のアナログデジ
タル変換回路等を容易に形成できるようになるという効
果もある。
【図１】 本発明の実施形態を示す構成図、
【図２】 本発明の実施形態の動作タイミングを示す説
明図、
明図、
【図３】 本発明の実施形態を示すレイアウト図、
【図４】 従来の回路を示す構成図、
【図５】 従来の回路の動作タイミングを示す説明図で
ある。
ある。
ＩＮ ：入力端子 ＯＵＴ ：出力端子 ＣＩＮ ：制御入力端子 Ｔ１、Ｔ４：ＰＭＯＳ（トランジスタ） Ｔ２、Ｔ３：ＮＯＭＳ（トランジスタ） Ｇ１ ：インバータ回路 Ｃ１〜Ｃ６：寄生容量
Claims (3)
- 【請求項１】 第１のＰＭＯＳのソース及びドレインと
第１のＮＭＯＳのソース及びドレインとがそれぞれ接続
され、前記第１のＰＭＯＳ及び前記第１のＮＭＯＳを略
同時に導通及び遮断するようにそのゲート電圧が制御さ
れるスイッチ部と、前記スイッチ部の共通接続されたソ
ース及びドレインの一方とゲートとの間に形成される寄
生容量と略同一の容量値になるような寄生容量を有する
ダミー部と、から構成され、前記スイッチ部の共通接続
されたソース及びドレインの一方に前記ダミー部が接続
され、前記ダミー部が接続された側を信号出力として用
いることを特徴とするスイッチ回路。 - 【請求項２】 前記ダミー部は、第２のＰＭＯＳのソー
ス及びドレインと第２のＮＭＯＳのソース及びドレイン
が全て接続され、前記スイッチ部と逆のタイミングでス
イッチング動作するようにゲート電圧が制御されている
ことを特徴とする請求項１に記載のスイッチ回路。 - 【請求項３】 請求項１または請求項２に記載の前記ス
イッチ回路をコンパレータ回路の入力回路に用いたこと
を特徴とするアナログデジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130275A JPH09321595A (ja) | 1996-05-24 | 1996-05-24 | スイッチ回路及びこれを用いたａｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8130275A JPH09321595A (ja) | 1996-05-24 | 1996-05-24 | スイッチ回路及びこれを用いたａｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321595A true JPH09321595A (ja) | 1997-12-12 |
Family
ID=15030416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8130275A Pending JPH09321595A (ja) | 1996-05-24 | 1996-05-24 | スイッチ回路及びこれを用いたａｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09321595A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6810511B2 (en) * | 1996-05-16 | 2004-10-26 | United Microelectronics Corp. | Method of designing active region pattern with shift dummy pattern |
| JP2008067107A (ja) * | 2006-09-07 | 2008-03-21 | Canon Inc | 光電変換装置及び撮像装置 |
| JP2010118931A (ja) * | 2008-11-13 | 2010-05-27 | Fujitsu Ltd | 半導体装置 |
| JP2011124894A (ja) * | 2009-12-11 | 2011-06-23 | Canon Inc | 固体撮像装置及び固体撮像装置の駆動方法 |
| JP2017195531A (ja) * | 2016-04-21 | 2017-10-26 | ローム株式会社 | スイッチトキャパシタ回路、δσａ／ｄコンバータ、ａ／ｄコンバータ集積回路 |
| JP2022148274A (ja) * | 2021-03-24 | 2022-10-06 | 住友電気工業株式会社 | 半導体装置 |
-
1996
- 1996-05-24 JP JP8130275A patent/JPH09321595A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8520108B2 (en) | 2006-09-07 | 2013-08-27 | Canon Kabushiki Kaisha | Method for driving a photoelectric conversion device with isolation switches arranged between signal lines and amplifiers |
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| US8736730B2 (en) | 2009-12-11 | 2014-05-27 | Canon Kabushiki Kaisha | Solid-state image pickup device and method for driving the same |
| JP2017195531A (ja) * | 2016-04-21 | 2017-10-26 | ローム株式会社 | スイッチトキャパシタ回路、δσａ／ｄコンバータ、ａ／ｄコンバータ集積回路 |
| JP2022148274A (ja) * | 2021-03-24 | 2022-10-06 | 住友電気工業株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041015 |
|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050209 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050513 |