JPH09321634A - ブロック・デ・インターリーブ装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力データ列のブロック・サイズ数にかかわ
らず、より少ないアドレス生成回路で対応可能なブロッ
ク・デ・インターリーブ装置を提供する。 【解決手段】 アドレスセレクタ４４はカウンタ４１及
びＰ(n) 生成回路４２の各出力をブロック毎に交互に切
り替えてＲＡＭ４５に導出する。ＲＡＭ４５は、カウン
タ出力を選択する間は、Ｌが奇数のときのデータを読み
出し、同アドレスにＬが偶数のときのデータを書き込
む。また、Ｐ(n) 出力を選択する間は、Ｌが偶数のとき
のデータを読み出し、同アドレスにＬが奇数のときのデ
ータを書き込む。出力タイミング発生回路４６は、ＲＡ
Ｍ４５の出力データがＬが偶数のときのデータとなると
きはＰ(n) を選択し、ブロックサイズＮ(L) と比較し、
Ｐ(n)≧Ｎ(L) となるとき、マスタークロックＭＣＬＫ
をマスクして、出力クロックＯＵＴCLK とする。Ｌが奇
数のときは、Ｐ^-1(n) を用いて同様の処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各ブロック毎に異
なるブロックサイズを許容するブロック・インターリー
ブ方式におけるブロック・デ・インターリーブ装置に関
する。

【０００２】

【従来の技術】従来より、送信側で、入力データ列 （ＸP(0)，ＸP(1)，ＸP(2)，…，ＸP(N-1)） に対し、出力データ列 （Ｘ0 ，Ｘ1 ，Ｘ2 ，…，ＸN-1 ） を得るブロックサイズＮのブロック・インターリーブを
行う方式（以下、方式Ａと称する）が知られている。

【０００３】この方式Ａにおいては、受信側では、入力
データ列 （Ｘ0 ，Ｘ1 ，Ｘ2 ，…，ＸN-1 ） に対し、出力データ列 （ＸP(0)，ＸP(1)，ＸP(2)，…，ＸP(N-1)） を得るブロック・デ・インターリーブを行う。

【０００４】ここで、Ｐ(n) は、周期がＮ以上の関数
で、 ０≦ｎ≦Ｎ−１ に対して、 ０≦Ρ(n) ≦Ｎ−１ となる整数値をとる。

【０００５】図１８は上記方式Ａによるブロック・デ・
インターリーブ装置をＲＡＭで構成した場合の一例を示
すものである。この装置にはデータ列ＩＮ[m-1:0] とこ
のデータ列にビット同期したメインクロック（以下、単
にクロックと称する）ＭＣＬＫが入力されるものとす
る。

【０００６】図１８において、カウンタ１１はマスター
クロックＭＣＬＫに同期して書込み用のアドレスを発生
する。また、奇数ブロック系の読出しアドレス生成回路
１２１〜１２ｎ及び偶数ブロック系の読出しアドレス生
成回路１３１〜１３ｎはそれぞれマスタークロックＭＣ
ＬＫに同期して各ブロック・インターリーブの書込みア
ドレスとは逆の読出しアドレスを発生する。

【０００７】上記カウンタ１１から出力される書込みア
ドレス及び奇数ブロック系の読出しアドレス生成回路１
２１〜１２ｎから出力される読出しアドレスは、セレク
タ１４によって選択的に奇数ブロック系のＲＡＭ１５に
供給される。また、カウンタ１１から出力される書込み
アドレス及び偶数ブロック系の読出しアドレス生成回路
１３１〜１３ｎから出力される読出しアドレスは、セレ
クタ１６によって選択的に偶数ブロック系のＲＡＭ１７
に供給される。

【０００８】入力データ列ＩＮ[m-1:0] はスイッチ１８
により奇数ブロックがＲＡＭ１５に、偶数ブロックがＲ
ＡＭ１７に振り分けられる。各ＲＡＭ１５，１７は、い
ずれもアドレス数がＮであり、それぞれ上述の書込みア
ドレス、読出しアドレスに従って入力データを書込み／
読出し出力する。各ＲＡＭ１５，１７の読出し出力はス
イッチ１９により選択的に導出され、出力データ列ＯＵ
Ｔ[m-1:0] となる。

【０００９】すなわち、上記構成によるブロック・デ・
インターリーブ装置では、書込みのときはカウンタ１１
でアドレスを設定する。読出しのときはアドレス生成回
路１２１〜１２ｎ，１３１〜１３ｎでブロック・サイズ
毎にアドレスを設定する。ＲＡＭ１５，１７の書込み期
間と読出し期間は、マスタークロックＭＣＬＫの立上が
りＮ回毎に切り替える。

【００１０】ＲＡＭ１５にデータを書き込んでいる期間
ではＲＡＭ１７からデータを読み出し、ＲＡＭ１７にデ
ータを書き込んでいる期間ではＲＡＭ１５からデータを
読み出すように、スイッチ１８，１９のタイミングを制
御する。

【００１１】ここで、スイッチ１８は解りやすくするた
めに記載したが、読出し期間ではＲＡＭ１５，１７にデ
ータが書き込まれることはないので、入力データ列ＩＮ
[m-1:0] をそのままＲＡＭ１５，１７の双方に供給する
ようにしてもよい。

【００１２】しかしながら、上記のような従来のブロッ
ク・デ・インターリーブ装置では、入力データ列のブロ
ック・サイズ数に相当するアドレス生成回路が必要であ
り、装置全体が大規模になってしまう。

【００１３】また、従来のブロック・デ・インターリー
ブ装置では、シリアルな信号処理を行っているので、ブ
ロック・デ・インターリーブ装置の前後での信号処理が
パラレルのとき、速度変換回路が必要となる。この場
合、その送信装置、受信装置としては、それぞれ図１
９、図２０に示すような構成が考えられる。

【００１４】図１９に示す送信装置は、誤り訂正符号化
前のデータをスクランブル回路２１によって適当にスク
ランブル処理し、このスクランブル出力を入力リードソ
ロモン符号化器２２によってリードソロモン符号に変換
し、この符号化出力について外側インターリーブ回路２
３によってインターリーブを施す。そして、このインタ
ーリーブ出力を畳み込み符号化器２４によって畳み込
み、パラレル／シリアル変換回路２５でシリアルに変換
する。

【００１５】続いて、このシリアル出力をブロック・イ
ンターリーブ回路２６でブロック毎にインターリーブ処
理し、このブロック・インターリーブ出力をシリアル／
パラレル変換回路２７でパラレル信号に戻し、このパラ
レル出力をＱＰＳＫマッピング及び変調回路２８によっ
てＱＰＳＫマッピング及び変調を行い、これによって送
信信号と得る。

【００１６】図２０に示す受信装置は、受信信号をＱＰ
ＳＫデ・マッピング回路３１に入力してＱＰＳＫデ・マ
ッピング処理を施し、その出力をパラレル／シリアル変
換回路３２でシリアル信号に変換し、ブロック・デ・イ
ンターリーブ装置３３によってブロック・デ・インター
リーブ処理を施した後、シリアル／パラレル変換回路３
４によって再びパラレル信号に変換する。

【００１７】続いて、シリアル／パラレル変換回路３４
の出力をビタビ復号器３５で復号し、そのビタビ復号出
力を外側デ・インターリーブ装置３６に入力してインタ
ーリーブ処理を施し、この出力についてリードソロモン
復号器３７によりリードソロモン復号を施した後、デ・
スクランブル回路３８でスクランブルを解除すること
で、受信データを得る。

【００１８】ここで、ブロック・デ・インターリーブ装
置３３として、図１４のデ・インターリーブ装置を用い
た場合について考える。ブロック・デ・インターリーブ
装置３３における信号処理がシリアルのため、パラレル
／シリアル変換回路３２及びシリアル／パラレル変換回
路３４が必要となり、ビタビ復号器３５に与えるクロッ
クと比較して、ブロック・デ・インターリーブ装置３３
には２倍の速さのクロックが必要となる。

【００１９】また近年、周波数の有効利用を推進するに
当たり、多値変調が要求されているが、シリアル処理を
行うと高速処理が必要となる。ハードウェアの処理速度
能力により伝送ビットレートの限界が生じる。このた
め、ブロック・デ・インターリーブ装置に対して、パラ
レル処理を可能とすることが強く要望されている。

【００２０】

【発明が解決しようとする課題】以上述べたように、従
来のブロック・デ・インターリーブ装置では、入力デー
タ列のブロック・サイズ数に相当するアドレス生成回路
が必要であり、装置全体が大規模になっていた。

【００２１】また、従来のブロック・デ・インターリー
ブ装置では、シリアルな信号処理を行っているので、ブ
ロック・デ・インターリーブ装置の前後での信号処理が
パラレルのとき、速度変換が必要であった。

【００２２】本発明は、上記の問題を解決し、入力デー
タ列のブロック・サイズ数にかかわらず、より少ないア
ドレス生成回路で対応可能なブロック・デ・インターリ
ーブ装置を提供することを第１の課題とする。

【００２３】また、速度変換を行うことなく、パラレル
処理を行うことのできるブロック・デ・インターリーブ
装置を提供することを第２の課題とする。

【００２４】さらに、クロックの種類を減らすことがで
き、低速のクロックによる受信が可能な受信装置を提供
することを第３の課題とする。

【００２５】

【課題を解決するための手段】本発明に係るブロック・
デ・インターリーブ装置は、以下の構成により上記の課
題を解決する。

【００２６】（１）各ブロック毎に異なるブロックサイ
ズを許容するブロック・インターリーブ方式によるデー
タを入力し、その入力データに同期したマスタークロッ
クに基づいてデ・インターリーブを行うブロック・デ・
インターリーブ装置において、前記マスタークロックを
カウントしてアドレスを発生するカウンタと、前記マス
タークロックに基づいて送信側インターリーブの順序に
応じた第１の関数アドレスを発生する第１の関数アドレ
ス生成手段と、前記マスタークロックに基づいて前記第
１の関数アドレスとは正逆関係にある第２の関数アドレ
スを発生する第２の関数アドレス生成手段と、前記カウ
ンタのアドレス出力、前記第１の関数アドレス生成手段
のアドレス出力をブロック毎に交互に選択出力するアド
レス選択手段と、前記アドレス選択手段の選択出力に応
じてアドレス設定を行い、前記入力データを書込み読出
し出力するメモリ装置と、前記第１及び第２の関数アド
レス生成手段から出力される第１の関数アドレス、第２
の関数アドレスをブロック毎に交互に選択する関数アド
レス選択手段と、この手段で選択された関数アドレスと
ブロックサイズとの大小を比較する大小比較手段と、こ
の手段の比較結果に応じて前記マスタークロックをマス
クすることで出力タイミングを示すクロックを生成する
出力タイミング発生手段とを具備するように構成する。

【００２７】（２）各ブロック毎に異なるブロックサイ
ズを許容するブロック・インターリーブ方式によるデー
タを入力し、その入力データに同期したマスタークロッ
クに基づいてデ・インターリーブを行うブロック・デ・
インターリーブ装置において、前記マスタークロックを
カウントしてアドレスを発生するカウンタと、前記マス
タークロックに基づいて送信側インターリーブの順序に
応じた関数アドレスを発生する関数アドレス生成手段
と、前記カウンタのアドレス出力、前記関数アドレス生
成手段のアドレス出力をブロック毎に交互に選択出力す
るアドレス選択手段と、前記アドレス選択手段の選択出
力に応じてアドレス設定を行い、前記入力データｍビッ
ト及びこの入力データのイネーブル信号ｊビットの計ｍ
＋ｊビットを入力データとして書込み、ｍ＋ｊビットの
データを読出し出力するメモリ装置と、前記メモリ装置
の出力ｍ＋ｊビットのうちイネーブル信号ｊビットを入
力とし、このイネーブル信号に基づいて出力タイミング
信号を発生する出力タイミング発生回路と、前記メモリ
装置の出力ｍ＋ｊビットのうちデータ信号ｍビットを前
記出力タイミング発生回路からの出力タイミング信号に
基づいて選択的に出力する出力インターフェース回路と
を具備するように構成する。

【００２８】（３）各ブロック毎に異なるブロックサイ
ズを許容し、読み飛ばし情報を未使用データで表現する
ブロック・インターリーブ方式によるデータを入力し、
その入力データに同期したマスタークロックに基づいて
デ・インターリーブを行うブロック・デ・インターリー
ブ装置において、前記マスタークロックをカウントして
アドレスを発生するカウンタと、前記マスタークロック
に基づいて送信側インターリーブの順序に応じた関数ア
ドレスを発生する関数アドレス生成手段と、前記カウン
タのアドレス出力、前記関数アドレス生成手段のアドレ
ス出力をブロック毎に交互に選択出力するアドレス選択
手段と、前記未使用データを含む入力データから前記入
力データのイネーブル信号を制御信号としてｍビットを
選択出力するデータ選択手段と、前記アドレス選択手段
の選択出力に応じてアドレス設定を行い、前記データ選
択手段の選択出力を入力データとして書込み、ｍビット
のデータを読出し出力するメモリ装置と、前記メモリ装
置の出力データを入力して前記未使用データからデータ
のイネーブルを判別し、この判別結果に基づいて出力タ
イミング信号を発生する出力タイミング発生回路と、前
記メモリ装置の出力データｍビットを前記出力タイミン
グ発生回路からの出力タイミング信号に基づいて選択的
に出力する出力インターフェース回路とを具備するよう
に構成する。

【００２９】（４）各ブロック毎に異なるブロックサイ
ズを許容するブロック・インターリーブ方式によるデー
タを入力し、その入力データに同期したマスタークロッ
クに基づいてデ・インターリーブを行うブロック・デ・
インターリーブ装置において、前記マスタークロックを
カウントしてアドレスを発生するカウンタと、前記マス
タークロックに基づいて送信側インターリーブの順序に
応じた関数アドレスを発生すると共に、その関数アドレ
スと正逆関係にある逆関数アドレスを発生する関数アド
レス生成手段と、前記カウンタのアドレス出力、前記関
数アドレス生成手段の関数アドレス出力をブロック毎に
交互に選択出力するアドレス選択手段と、前記アドレス
選択手段の選択出力に応じてアドレス設定を行い、前記
入力データを書込み、読出し出力するメモリ装置と、前
記関数アドレス生成手段で生成される関数アドレス及び
逆関数アドレスからからデータのイネーブルを判別し、
この判別結果に基づいて出力タイミング信号を発生する
出力タイミング発生回路と、前記メモリ装置の出力デー
タを前記出力タイミング発生回路からの出力タイミング
信号に基づいて選択的に出力する出力インターフェース
回路とを具備するように構成する。

【００３０】（５）（１）〜（４）の構成において、前
記メモリ装置は、総アドレス数を一定とする複数個のメ
モリを用いて前記入力データをパラレル処理することを
特徴とする。

【００３１】（６）各ブロック毎に異なるブロックサイ
ズを許容するブロック・インターリーブ方式による符号
化データをマッピングした送信信号を受信復調する受信
装置において、前記符号化データをデ・マッピング処理
するデ・マッピング手段と、このデ・マッピング回路の
出力をブロック・デ・インターリーブ処理するブロック
・デ・インターリーブ装置と、このブロック・デ・イン
ターリーブ装置の出力を復号化処理する復号化手段とを
具備し、前記ブロック・デ・インターリーブ装置とし
て、（１）乃至（４）のいずれか記載のブロック・デ・
インターリーブ装置を用いることを特徴とする。

【００３２】（７）各ブロック毎に異なるブロックサイ
ズを許容するブロック・インターリーブ方式によるデー
タを入力し、その入力データに同期したマスタークロッ
クに基づいてデ・インターリーブを行うブロック・デ・
インターリーブ方法において、前記マスタークロックを
カウントしてアドレスを発生する第１の過程と、前記マ
スタークロックに基づいて送信側インターリーブの順序
に応じた関数アドレスを発生する第２の過程と、前記第
１の過程のアドレス出力、前記第２の過程のアドレス出
力をブロック毎に交互に選択出力する第３の過程と、前
記第３の過程の選択出力に応じてアドレス設定を行い、
前記入力データｍビット及びこの入力データのイネーブ
ル信号ｊビットの計ｍ＋ｊビットを入力データとしてメ
モリ装置に書込み、このメモリ装置からｍ＋ｊビットの
データを読出し出力する第４の過程と、前記メモリ装置
の出力ｍ＋ｊビットのうちイネーブル信号ｊビットを入
力とし、このイネーブル信号に基づいて出力タイミング
信号を発生する第５の過程と、前記メモリ装置の出力ｍ
＋ｊビットのうちデータ信号ｍビットを前記第５の過程
からの出力タイミング信号に基づいて選択的に出力する
第６の過程とを具備することを特徴とする。

【００３３】（１）〜（４）、（７）の発明により、第
１の課題が解決される。

【００３４】（５）の発明により、第２の課題が解決さ
れる。

【００３５】（６）の発明により、受信装置におけるク
ロックの種類を減らすことができ、また、低速のクロッ
クによる受信装置が構成可能となり、第３の課題が解決
される。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。

【００３７】（第１の実施形態）まず、本発明に係る第
１の実施形態が適用されるブロック・インターリーブ方
式について説明する。ここで、Ｐ^-1(n) は、周期がＮの
関数で ０≦Ｐ^-1(n) ≦Ｎ−１ となる整数値をとなり、Ｐ(n) の逆関数であり、 Ｐ(P^-1(n))＝Ｐ^-1(P(n))＝ｎ となる関数であるものとする。インターリーブを行うブ
ロック毎に番号を付け、Ｌをブロックナンバーとし、Ｌ
＝０，１，２，…とする。

【００３８】送信側で、Ｌが偶数のとき、入力データ列 （ＸP(0)，ＸP(1)，ＸP(2)，…，ＸP(N-1)） に対し、出力データ列 （Ｘ0 ，Ｘ1 ，Ｘ2 ，…，Ｘ(N-1) ） を得るブロックサイズＮのブロック・インターリーブ
と、Ｌが奇数のとき、入力データ列 （ΧP ^-1(0) ，ΧP ^-1(1) ，ＸP ^-1(2) ，…，ＸP ^-1(N
-1) ） に対し、出力データ列 （Ｘ0 ，Ｘ1 ，Ｘ2 ，…，Ｘ(N-1) ） を得るブロックサイズＮのブロック・インターリーブと
を、ブロック毎に交互に行う方式（以下、方式Ｂと称す
る）について考える。

【００３９】この方式Ｂにおいては、受信側では、Ｌが
偶数のとき、入力データ列 （Ｘ0 ，Ｘ1 ，Ｘ2 ，…，Ｘ(N-1) ） に対し、出力データ列 （ＸP(0)，ΧP(1)，ＸP(2)，…，ＸP(N-1)） を得るブロック・デ・インターリーブと、Ｌが奇数のと
き、入力データ列 （Χ0 ，Ｘ1 ，Ｘ2 ，…，Ｘ(N-1) ） に対し、出力データ列 （ＸP ^-1(0) ，ＸP ^-1(1) ，ＸP ^-1(2) ，…，ＸP ^-1(N
-1) ） を得るブロック・デ・インターリーブをブロック毎に交
互に行う。

【００４０】尚、Ｌが奇数のときのブロック・デ・イン
ターリーブは、入力データ列 （ＸP(0)，ΧP(1)，ＸP(2)，…，ＸP(N-1)） に対し、出力データ列 （Χ0 ，Ｘ1 ，Ｘ2 ，…，Ｘ(N-1) ） を得るブロック・デ・インターリーブと等価である。

【００４１】この性質を利用すると、Ｌが奇数と偶数の
ときのＲＡＭのアドレスを共通にすることができる。し
たがって、上記のように正逆関数を交互に用いるブロッ
ク・デ・インターリーブ装置は、アドレス数ＮのＲＡＭ
を１個で構成できる。

【００４２】そこで、正逆関数を交互に用いるブロック
・インターリーブにおいて、ブロックサイズを最大Ｎ
(L)maxとし、各ブロック毎に異なるブロックサイズとな
るブロック・インターリーブを行う方式（以下、方式Ｃ
と称する）の場合を考える。但し、Ｌ（＝０，１，２，
…）はブロックのナンバーで、Ｎ(L) はＬ番目のブロッ
クのブロックサイズとする。

【００４３】この方式Ｃでは、送信側で、入力データ列 （ＸH(0)，ΧH(1)，ＸH(2)，…，ＸH(N(L)-1) ） に対し、出力データ列 （Ｘ0 ，Χ1 ，Ｘ2 ，…，Ｘ(N(L)-1)） を得る。

【００４４】このとき、Ｈ（ｎ）は、以下の通り定義す
る。

【００４５】 さらに、Ｐ(n) ，Ｐ^-1(n) は以下の通り定義する。 但し、ｐ2 ＝１５８０，ｐ1 ＝１１２２９，ｐ0 ＝０，
ｑ2 ＝４７４０，ｑ1＝１００６９，ｑ0 ＝０とする。
尚、Ｎ(L)max＝２×６３２０＝１２６４０である。

【００４６】すなわち、この方式Ｃでは、 （Η(0) ，Η(1) ，Η(2) ，…，Η(N(L)-1)） は、Ｌが偶数のとき （Ｐ(0) ，Ｐ(1) ，Ｐ(2) ，…，Ｐ(N(L)max-1) ） のうちＰ(n) ≧Ｎ(L) となるＰ(n) を除いた系列とな
り、Ｌが奇数のとき （Ｐ^-1(0) ，Ｐ^-1(1) ，Ｐ^-1(2) ，…，Ｐ^-1(N(L)max-
1) ） のうちＰ^-1(n) ≧Ｎ(L) となるＰ^-1(n) を除いた系列と
なる。

【００４７】この方式Ｃにおいては、受信側では、入力
データ列 （Ｘ0 ，Ｘ1 ，Ｘ2 ，…，Ｘ(N(L)-1)） に対し、出力データ列 （ＸH(0)，ΧH(1)，ＸH(2)，…，ＸH(N(L)-1) ） を得るブロック・デ・インターリーブを行う。

【００４８】図１は、第１の実施形態として、上記方式
Ｃにおけるブロック・デ・インターリーブ装置の構成を
示すものである。以下、図２に示す入力のタイミング図
を参照しながら、その構成及び動作を説明する。

【００４９】図１において、本デ・インターリーブ装置
には、マスタークロックＭＣＬΚの立ち上がりＮ(L)max
回の間に入力データＩＮ[m-1:0] がＮ(L) 個入力され
る。カウンタ４１、Ｐ(n) 生成回路４２、Ｐ^-1(n) 生成
回路４３は、それぞれマスタークロックＭＣＬＫに同期
してアドレスを生成する。アドレスセレクタ４４はカウ
ンタ４１及びＰ(n) 生成回路４２の各アドレス出力のい
ずれか一方をマスタークロックＭＣＬＫの立ち上がりＮ
(L)max回毎に交互に切り替えてＲＡＭ４５に導出する。

【００５０】このＲＡＭ４５はアドレス数がＮ(L)maxの
メモリであり、カウンタ４１のアドレス出力を選択する
間は、Ｌが奇数のときのデータを読み出し、直後に同じ
アドレスにＬが偶数のときのデータを書き込む。また、
Ｐ(n) 生成回路４２のアドレス出力を選択する間は、Ｌ
が偶数のときのデータを読み出し、直後に同じアドレス
にＬが奇数のときのデータを書き込む。

【００５１】上記カウンタ４１はマスタークロックＭＣ
ＬＫを０からＮ(L)max−１までカウントすると、次のマ
スタークロックＭＣＬΚの立ち上がりでリセットされ
る。尚、Ｐ(n) 生成回路４２及びＰ^-1(n) 生成回路４３
の出力の繰り返し周期もＮ(L)maxである。その間にＲＡ
Ｍ４５に読み込むデータ数はＮ(L) 個で、ＲＡＭ４５の
Ｎ(L)max−Ｎ(L) 個のアドレスには意味の無いデータが
書き込まれる。

【００５２】さらに、本ブロック・デ・インターリーブ
装置は、Ｐ(n) 生成回路４２及びＰ^-1(n) 生成回路４３
の両アドレス出力を入力とする出力タイミング発生回路
４６を備える。この出力タイミング発生回路４６は、Ｐ
(n) 生成回路４２及びＰ^-1(n) 生成回路４３の出力を入
力とする関数セレクタ４６１と、この関数セレクタ４６
１の出力とブロックサイズＮ(L) との大小比較を行って
フラグを出力する大小比較回路４６２と、マスタークロ
ックＭＣＬＫを大小比較回路４６２の出力でマスクして
出力するタイミング回路４６３とを備える。

【００５３】尚、Ｎ(L) は本デ・インターリーブ装置の
前段の装置からもらうとよい。許容するＮ(L) を限定す
れば、Ｎ(L) の情報のビット数を減らすことが可能で、
その情報よりＮ(L) を発生してもよい。また、データの
イネーブル信号（ゲート信号）をカウントして、Ｎ(L)
を作成するようにしてもよい。

【００５４】関数セレクタ４６１では、本装置の出力デ
ータＯＵＴ[m-1:0] が、Ｌが偶数のときのデータとなる
ときはＰ(n) を選択する。このため、Ｐ(n) ≧Ｎ(L) と
なるとき、ＲＡＭ４５の出力は無効なデータとなる。こ
のとき、マスタークロックＭＣＬＫをマスクして、出力
クロックＯＵＴCLK とする。Ｌが奇数のときは、Ｐ
^-1(n) を用いて同様の処理を行う。

【００５５】したがって、上記構成によるブロック・デ
・インターリーブ装置は、アドレス生成回路の個数を従
来に比して大幅に削減することができ、しかもＲＡＭの
個数も半分に減らすことができるので、回路規模を縮小
することができる。

【００５６】（第２の実施形態）図３は、第２の実施形
態として、第１の実施形態における逆関数Ｐ^-1(n) を生
成するＰ^-1(n) 生成回路４３を必要としないブロック・
デ・インターリーブ装置の構成を示すものである。尚、
図３において、図１と同一部分には同一符号を付して示
す。以下、図２に示す本装置の入力タイミング図を参照
しながら、その構成及び動作について説明する。

【００５７】図３において、本デ・インターリーブ装置
には、マスタークロックＭＣＬＫの立ち上がりＮ(L)max
回の間に入力データＩＮ[m-1:0] がＮ(L) 個入力され
る。

【００５８】ＲＡＭ４５には、カウンタ４１とＰ(n) 生
成回路（アドレス生成回路）４２のアドレス出力がアド
レスセレクタ４４によりＭＣＬＫの立ち上がりＮ(L)max
回カウントする毎に交互に入力される。

【００５９】カウンタ４１のアドレス出力を選択する間
は、Ｌが奇数のときのデータを読み出し、直後に同じア
ドレスにＬが偶数のときのデータを書き込む。Ｐ(n) 生
成回路４２のアドレス出力を選択する間は、Ｌが偶数の
ときのデータを読み出し、直後に同じアドレスにＬが奇
数のときのデータを書き込む。カウンタ４１は０からＮ
(L)max−１まで数えると、次のＭＣＬΚの立ち上がりで
リセットされる。

【００６０】尚、Ｐ(n) 生成回路４２の出力の周期もＮ
(L)maxである。その間に読み込むデータ数はＮ(L) 個
で、ＲＡＭ４５のＮ(L)max−Ｎ(L) 個のアドレスには意
味の無いデータが書き込まれる。

【００６１】本デ・インターリーブ装置では、入力ｍビ
ットに対してＲＡＭ４５の入力がｍ＋１ビット（ＩＮ
[m:0] ）となる。すなわち、ＲＡＭ４５の入力データＩ
Ｎ[m-1:0] のｍ＋１ビットにはデータが割り当てられ、
そのＭＳＢにはデータのイネーブル信号（ゲート信号）
ＧΑΤＥが割り当てられる。

【００６２】さらに、本装置では、ＲＡＭ４５の出力Ｏ
ＵΤ[m:0] のＭＳＢを入力とする出力タイミング発生回
路４６を有する。この出力タイミング発生回路４６は、
ＭＣＬＫをデータのイネーブル信号であるＲＡＭ４５の
出力ＯＵＴ[m:0] のＭＳＢでマスクして出力するタイミ
ング回路４６３を有する。このタイミング回路４６３の
出力が、出力タイミング発生回路４６の出力である出力
クロックＯＵＴCLK となる。

【００６３】上記構成によれば、従来例と比較してアド
レス生成回路及びＲＡＭの個数、総アドレス数を削減で
きる。また、図１に示した第１の実施形態の構成と比較
して、１アドレスあたりのＲＡＭ４６の記憶ビット数を
１ビット増やすことにより、Ｐ^-1（ｎ）生成回路４３が
不要となり、アドレス生成のための回路規模を削減する
ことができる。また、図１における関数セレクタ４６１
及び大小比較回路４６２が不要となり、出力タイミング
発生回路４６の回路規模も削減することができる。

【００６４】（第３の実施形態）図４は、第３の実施形
態として、入力ＩＮ[m-1:0] がオール０となり得ない場
合の方式Ｃにおけるデ・インターリーブ装置の構成を示
すものである。尚、図４において、図１と同一部分には
同一符号を付して示す。以下、図２に示す本装置の入力
タイミング図を参照しながらその構成及び動作について
説明する。

【００６５】図４において、本デ・インターリーブ装置
には、マスタークロックＭＣＬＫの立ち上がりＮ(L)max
回の間に入力データＩＮ[m-1:0] がＮ(L) 個入力され
る。

【００６６】ＲＡＭ４５には、カウンタ４１とＰ(n) 生
成回路（アドレス生成回路）４２の各アドレス出力がア
ドレスセレクタ４４によりマスタークロックＭＣＬＫの
立ち上がりをＮ(L)max回カウントする毎に切り替えられ
て入力される。

【００６７】カウンタ４１のアドレス出力を選択する間
は、Ｌが奇数のときのデータを読み出し、直後に同じア
ドレスにＬが偶数のときのデータを書き込む。Ｐ(n) 生
成回路４２のアドレス出力を選択する間は、Ｌが偶数の
ときのデータを読み出し、直後に同じアドレスにＬが奇
数のときのデータを書き込む。カウンタ４１はマスター
クロックＭＣＬＫを０からＮ(L)max−１まで数えると、
次のＭＣＬＫの立ち上がりでリセットされる。

【００６８】尚、Ｐ(n) 生成回路４２の出力の周期もＮ
(L)maxである。その間に読み込むデータ数はＮ(L) 個
で、ＲＡＭ４５のＮ(L)max−Ｎ(L) 個のアドレスには意
味の無いデータである事を示すオール０が書き込まれ
る。

【００６９】データのイネーブルを判別するのに、ＩＮ
[m-1:0］における未使用データであるオール０を用い
る。データのイネーブル信号（ゲート信号）ＧＡＴＥに
より意味の無いデータと判別したとき、入力セレクタ４
７によりＲＡＭ４５の入力データＩＮ[M-1:0] をオール
０とする。

【００７０】さらに、ＲＡＭ４５の出力データＯＵＴ[m
-1:0] を入力とする出力タイミング発生回路４６を有す
る。意味の無いデータかどうかをＲＡＭ４６の出力デー
タＯＵＴ[m-1:0] がオール０かどうかで判別し、出力ク
ロックＯＵＴＣＬＫを作る。出力タイミング発生回路４
６は、ＯＵＴ[m-1:0] を入力とするオール０検出回路４
６４と、ＭＣＬＫをオール０検出回路４６４の出力でマ
スクして出力するタイミング回路４６３を有する。この
タイミング回路４６３の出力が、出力タイミング発生回
路４６の出力であるＯＵＴCLK となる。

【００７１】上記構成によれば、従来例と比較してアド
レス生成回路及びＲＡＭの個数、総アドレス数を削減で
きる。また、図１に示した第１の実施形態の構成と比較
して、入力セレクタ４７及びオール０検出回路４６４を
加えることにより、全体のハード規模を削減することが
できる。すなわち、Ｐ^-1(n) 生成回路４２が不要とな
り、アドレス生成のための回路規模を削減することがで
きる。

【００７２】また、図１における関数セレクタ４６１及
び大小比較回路４６２が不要となり、出力タイミング発
生回路４６ｋ回路規模も削減することができる。尚、オ
ール０検出回路４６４は大小比較回路４６２よりも回路
規模を小さくすることができる。

【００７３】（第４の実施形態）図５は、第４の実施形
態として、方式Ｂにおけるデ・インターリーブ装置の構
成を示すものである。尚、図５において、本デ・インタ
ーリーブ装置では、アドレス数Ｎ／４の４個のＲＡＭ５
１１〜５１４を用いる。各ＲＡＭ５１１〜５１４の入力
データをそれぞれＩＮ１[m-1:0] 〜ＩＮ４[m-1:0] と
し、出力データをＯＵＴ１[m-1:0] 〜ＯＵＴ４[m-1:0]
とする。

【００７４】ＲＡＭ５１１のアドレスは、カウンタ５２
とＰ1(n)生成回路（アドレス生成回路）５３１の各アド
レス出力をアドレスセレクタ５４１でブロック毎に切り
替えて選択する。同様に、ＲＡＭ５１２のアドレスは、
カウンタ５２とＰ2(n)生成回路（アドレス生成回路）５
３２の出力をアドレスセレクタ５４２でブロック毎に切
り替えて選択する。

【００７５】また、ＲＡＭ５１３のアドレスは、カウン
タ５２とＰ3(n)生成回路（アドレス生成回路）５３３の
出力をアドレスセレクタ５４３でブロック毎に切り替え
て選択する。同様に、ＲＡＭ５１４のアドレスは、カウ
ンタ５２とＰ4(n)生成回路（アドレス生成回路）５３４
の出力をアドレスセレクタ５４４でブロック毎に切り替
えて選択する。

【００７６】各ＲＡＭ５１１〜５１４において、カウン
タ５２のアドレス出力を選択する間は、Ｌが奇数のとき
のデータを読み出し、直後に同じアドレスにＬが偶数の
ときのデータを書き込む。Ｐ1(n)〜Ｐ4(n)のアドレス生
成回路５３１〜５３４のアドレス出力を選択する間は、
Ｌが偶数のときのデータを読み出し、直後に同じアドレ
スにＬが奇数のときのデータを書き込む。

【００７７】Ｐ1(n)，Ｐ2(n)，Ｐ3(n)，Ｐ4(n)は、各Ｒ
ＡＭ５１１〜５１４の書き込み／読み出し処理がシリア
ル処理と同等のパラレル処理によるブロック・デ・イン
ターリーブになるように設定する。以下に、その一例を
挙げる。

【００７８】Ｐ(4i)よりＰ1(n)を、Ｐ(4i+1)よりＰ2(n)
を、Ｐ(4i+2)よりＰ3(n)を、Ｐ(4i+3)よりＰ4(n)をそれ
ぞれ導く。例えば、ブロックサイズＮ＝１２６４０で、 のとき、 より、 とするとよい。

【００７９】この場合、ＲＡＭの総アドレス数はＮでシ
リアルの場合と変わらないため、シリアル処理構成とほ
ぼ同等のハード規模で、パラレル処理可能なブロック・
デ・インターリーブ装置が実現できる。

【００８０】尚、本実施形態では、マスタークロックＭ
ＣＬＫを第１、第２の実施形態と比較して１／４の速さ
としても同等の処理を行うことができる。この手法は送
信側のインターリーブ装置にも適用でき、本実施形態と
同様にパラレル処理が可能である。

【００８１】（第５の実施形態）図６は、第５の実施形
態として、上記方式Ａにおけるブロック・デ・インター
リーブ装置の構成を示すものである。ここではアドレス
数Ｎ(L) ／２の４個のＲＡＭ６１１〜６１４を用いる。

【００８２】ＲＡＭ６１１のアドレスはカウンタ６２と
Ｐ1(n)生成回路（アドレス生成回路）６３１の各アドレ
ス出力をアドレスセレクタ６４１でブロック毎に切り替
えて選択する。同様に、ＲＡＭ６１２のアドレスは、カ
ウンタ６２とＰ1(n)生成回路（アドレス生成回路）６３
１の出力をアドレスセレクタ６４２でブロック毎に切り
替えて選択する。

【００８３】また、ＲＡＭ６１３のアドレスは、カウン
タ６２とＰ2(n)生成回路（アドレス生成回路）６３２の
出力をアドレスセレクタ６４３でブロック毎に切り替え
て選択する。同様に、ＲＡＭ６１４のアドレスは、カウ
ンタ６２とＰ2(n)生成回路（アドレス生成回路）６３２
の出力をアドレスセレクタ６４４でブロック毎に切り替
えて選択する。

【００８４】入力選択スイッチ６５１は入力データＩＮ
１[m-1:0] をブロックサイズ数毎にＲＡＭ６１１，６１
２へ交互に振り分ける。また、入力選択スイッチ６５２
は入力データＩＮ２[m-1:0] をブロックサイズ数毎にＲ
ＡＭ６１３，６１４へ交互に振り分ける。

【００８５】出力選択スイッチ６６１はＲＡＭ６１１，
６１２の出力をブロックサイズ毎に切り替えて出力デー
タＯＵＴ１[m-1:0] を選択する。また、出力選択スイッ
チ６６２はＲＡＭ６１３，６１４の出力をブロックサイ
ズ毎に切り替えて出力データＯＵＴ２[m-1:0] を選択す
る。

【００８６】各ＲＡＭ６１１〜６１４において、書き込
みのときはカウンタ６１でアドレスを設定し、読み出し
のときはＰ1(n)またはＰ2(n)でアドレスを設定する。Ｒ
ＡＭ６１１及び６１３にデータを書き込んでいる期間に
ＲＡＭ６１２及びＲＡＭ６１４からデータを読み出し、
ＲＡＭ６１２及びＲＡＭ６１４にデータを書き込んでい
る期間にＲＡＭ６１１及びＲＡＭ６１３からデータを読
み出すように、入力選択スイッチ６５１，６５２及び出
力選択スイッチ６６１，６６２のタイミングを制御す
る。

【００８７】ここで、入力選択スイッチ６５１及び６５
２は解りやすくするために記載したが、読み出し期間で
はＲＡＭ６１１〜６１４にデータが書き込まれることは
ないので、入力データＩＮ１[m-1:0] をＲＡＭ６１１，
６１２に、ＩＮ２[m-1:0] をＲＡＭ６１３，６１４に同
時に与えるように、スイッチ６５１，６５２を省略して
もよい。

【００８８】Ｐ1(n)，Ｐ2(n)は、各ＲＡＭ６１１〜６１
４の書き込み／読み出し処理がシリアル処理と同等のブ
ロック・デ・インターリーブになるように設定する。以
下にその一例を挙げる。

【００８９】Ｐ(2i)よりＰ1(n)を、Ｐ(2i+1)よりＰ2(n)
をそれぞれ導く。例えば、ブロックサイズＮ＝１２６４
０で、 のとき、 より、 Ｐ1(n)＝１７４９ｉ mod ６３２０ Ｐ2(n)＝４９０９ｉ＋８４ mod ６３２０ とするとよい。

【００９０】この場合、ＲＡＭの総アドレス数は２×Ｎ
でシリアルの場合と変わらないため、シリアル処理構成
とほぼ同等のハード規模で、パラレル処理可能なブロッ
ク・デ・インターリーブ装置が実現できる。

【００９１】尚、本実施形態では、マスタークロックＭ
ＣＬＫを第１、第２の実施形態と比較して１／２の速さ
としても同等の処理を行うことができる。この手法は送
信側のインターリーブ装置にも適用でき、本実施形態と
同様にパラレル処理が可能である。

【００９２】（第６の実施形態）図７は、第６の実施形
態として、上記方式Ｃにおけるブロック・デ・インター
リーブ装置の構成を示すもので、ここではアドレス数Ｎ
(L)max／２の２個のＲＡＭ７１１，７１２を用いる。以
下、図８に示す入力タイミング図を参照しながらその構
成及び動作について説明する。

【００９３】本装置には、マスタークロックＭＣＬＫの
立ち上がりＮ(L)max／２回の間に入力データＩＮ１[m-
1:0] 及びＩＮ２[m-1:0] がそれぞれＮ(L) ／２個ずつ
入力される。

【００９４】ＲＡＭ７１１には、カウンタ７２とＰ1(n)
生成回路（アドレス生成回路）７３１の各アドレス出力
がアドレスセレクタ７４１によりマスタークロックＭＣ
ＬＫの立ち上がりをＮ(L)max／２回カウントする毎に切
り替えられて入力される。

【００９５】このＲＡＭ７１１は、カウンタ７２のアド
レス出力を選択する間は、Ｌが奇数のときのデータを読
み出し、直後に同じアドレスにＬが偶数のときのデータ
を書き込む。Ｐ1(n)生成回路７３１のアドレス出力を選
択する間は、Ｌが偶数のときのデータを読み出し、直後
に同じアドレスにＬが奇数のときのデータを書き込む。

【００９６】同様に、ＲＡＭ７１２には、カウンタ７２
とＰ2(n)生成回路７３２の各アドレス出力がアドレスセ
レクタ７４２によりマスタークロックＭＣＬＫの立上が
りをＮ(L)max／２回カウントする毎に切り替えられて入
力される。

【００９７】このＲＡＭ７１２は、カウンタ７２のアド
レス出力を選択する間は、Ｌが奇数のときのデータを読
み出し、直後に同じアドレスにＬが偶数のときのデータ
を書き込む。Ｐ2(n)生成回路７３２のアドレス出力を選
択する間は、Ｌが偶数のときのデータを読み出し、直後
に同じアドレスにＬが奇数のときのデータを書き込む。

【００９８】上記カウンタ７２はマスタークロックＭＣ
ＬＫを０から（Ｎ(L)max／２）−１までカウントする
と、次のマスタークロックＭＣＬＫの立ち上がりでリセ
ットされる。

【００９９】また、本装置は、Ｐ1(n)，Ｐ2(n)とは逆関
数のアドレスＰ1 ^-1(n) ，Ｐ2 ^-1(n) を発生するＰ1 ^-1
(n) 生成回路（アドレス生成回路）７５１、Ｐ2 ^-1(n)
生成回路（アドレス生成回路）７５２を備える。

【０１００】Ｐ1(n)生成回路７３１及びＰ1 ^-1(n) 生成
回路（アドレス生成回路）７５１の出力の周期もＮ(L)m
ax ／２である。その間に読み込むデータ数はＮ(L) ／
２個で、ＲＡＭ７１１，７１２の（Ｎ(L)max −Ｎ(L)
）／２個のアドレスには意味の無いデータが書き込ま
れる。

【０１０１】さらに、本装置は、Ｐ1(n)生成回路７３
１、Ｐ2(n)生成回路７３２、Ｐ1 ^-1(n) 生成回路７５１
及びＰ2 ^-1(n) 生成回路７５２の各出力から出力タイミ
ング制御信号を生成する出力タイミング発生回路７６
と、この出力タイミング発生回路７６により制御される
出力インターフェース回路７７を有する。

【０１０２】出力インターフェース回路７７は、有効な
データが２個揃うと出力する回路である。出力タイミン
グ発生回路７６は、上記出力タイミング制御信号と共
に、本デ・インターリーブ装置の出力クロックＯＵＴCL
K を発生する。

【０１０３】出力タイミング発生回路７６は、Ｐ1(n)生
成回路７３１及びＰ1 ^-1(n) 生成回路７５１の出力を選
択する関数セレクタ７６１と、Ｐ2(n)生成回路７３２及
びＰ2 ^-1(n) 生成回路７５２の出力を選択する関数セレ
クタ７６２とを備える。また、関数セレクタ７６１の出
力とＮ(L) ／２との大小比較を行いフラグを出力する大
小比較回路７６３と、関数セレクタ７６２の出力とＮ
(L) ／２との大小比較を行いフラグを出力する大小比較
回路７６４とを備える。さらに、マスタークロックＭＣ
ＬＫと大小比較回路７６３，７６４の出力に基づいて出
力インターフェース回路７７の出力タイミング制御信号
及び出力クロックＯＵＴCLK を発生するタイミング回路
７６５とを備える。

【０１０４】尚、Ｎ(L) ／２は本デ・インターリーブ装
置の前段の装置からもらうとよい。許容するＮ(L) ／２
を限定すれば、Ｎ(L) ／２の情報のビット数を減らすこ
とも可能で、その情報よりＮ(L) ／２を発生してもよ
い。また、データのイネーブル信号（ゲート信号）をカ
ウントして、Ｎ(L) ／２を生成してもよい。

【０１０５】関数セレクタ７６１，７６２では、本装置
の出力データＯＵＴ１[m-1:0] 及びＯＵＴ２[m-1:0] が
Ｌが偶数のときのデータとなるとき、Ｐ1(n)生成回路７
３１及びＰ2(n)生成回路７３２の出力を選択する。この
ため、Ｐ1(n)≧Ｎ(L) ／２となるとき、ＲＡＭ７１１の
出力は無効なデータとなる。Ｐ2(n)≧Ｎ(L) ／２となる
とき、ＲＡＭ７１２の出力は無効なデータとなる。

【０１０６】タイミング回路７６５では、大小比較回路
７６３，７６４の出力を用いて、出力インターフェース
回路７７の出力タイミング制御信号及び出力クロックＯ
ＵＴCLK を発生する。

【０１０７】また、関数セレクタ７６１，７６２では、
本装置の出力データＯＵＴ１[m-1:0] 及びＯＵＴ２[m-
1:0] がＬが奇数のときのデータとなるとき、Ｐ1 ^-1(n)
生成回路７５１及びＰ2 ^-1(n) 生成回路７５２の出力
を選択する。以下、出力タイミング発生回路７６は偶数
の場合と同様の処理を行う。

【０１０８】Ｐ1(n)，Ｐ2(n)，Ｐ1 ^-1(n) ，Ｐ2 ^-1(n)
は、シリアル処理と同等のブロック・デ・インターリー
ブになるように設定する。図１に示した第１の実施形態
の場合と等価のパラレル処理を行う場合を例に挙げる。

【０１０９】まず、Ｐ(2i)よりＰ1(n)を、Ｐ(2i+1)より
Ｐ2(n)を、Ｐ^-1(2i)よりＰ1 ^-1(n)を、Ｐ^-1(2i+1)より
Ｐ2 ^-1(n) をそれぞれ導く。例えば、方式Ｃでは、 より、 とするとよい。

【０１１０】図１に示した第１の実施形態の場合と比べ
てＲＡＭの総アドレス数はＮで変わらない。これによ
り、シリアル処理の場合とほぼ同等のハード規模で、パ
ラレル処理可能なブロック・デ・インターリーブ装置が
実現できる。尚、本実施形態では、マスタークロックＭ
ＣＬＫを図１のＭＣＬＫと比較して１／２の速さとして
も、同等の処理が可能である。

【０１１１】（第７の実施形態）図９は、第７の実施形
態として、上記方式Ｃにおけるブロック・デ・インター
リーブ装置の構成を示すものである。尚、図９におい
て、図７と同一部分には同一符号を付して示す。ここで
もアドレス数Ｎ(L)max／２の２個のＲＡＭ７１１，７１
２を用いる。以下、図８に示す入力タイミング図を参照
しながらその構成及び動作について説明する。

【０１１２】本装置には、マスタークロックＭＣＬＫの
立ち上がりＮ(L)max／２回の間に入力データＩＮ１[m-
1:0] 及びＩＮ２[m-1:0] がそれぞれＮ(L) ／２個ずつ
入力される。

【０１１３】ＲＡＭ７１１には、カウンタ７２とＰ1(n)
生成回路７３１の各アドレス出力がアドレスセレクタ７
４１によりマスタークロックＭＣＬＫの立ち上がりをＮ
(L)max／２回カウントする毎に切り替えられて入力され
る。

【０１１４】このＲＡＭ７１１は、カウンタ７２のアド
レス出力を選択する間は、Ｌが奇数のときのデータを読
み出し、直後に同じアドレスにＬが偶数のときのデータ
を書き込む。Ｐ1(n)生成回路７３１の出力を選択する間
は、Ｌが偶数のときのデータを読み出し、直後に同じア
ドレスにＬが奇数のときのデータを書き込む。

【０１１５】カウンタ７２は０から（Ｎ(L)max／２）−
１まで数えると、次のマスタークロックＭＣＬＫの立ち
上がりでリセットされる。尚、Ｐ1(n)生成回路７３１の
出力の周期もＮ(L)max／２である。その間に読み込むデ
ータ数はＮ(L) ／２個で、ＲＡＭ７１１の（Ｎ(L)max−
Ｎ(L) ）／２個のアドレスには意味の無いデータが書き
込まれる。

【０１１６】同様に、ＲＡＭ７１２には、カウンタ７２
とＰ2(n)生成回路７３２の各アドレス出力が、アドレス
セレクタ７４２によりマスタークロックＭＣＬＫの立ち
上がりのタイミングでブロック毎に切り替えられて入力
される。尚、Ｐ2(n)生成回路７３２の出力の周期もＮ
(L)max／２である。

【０１１７】本デ・インターリーブ装置の入力（ＩＮ１
[m-1:0] ，ＩＮ２[m-1:0] ）ｍビットに対し、ＲＡＭ７
１１及びＲＡＭ７１２の入力はそれぞれｍ＋１ビットと
なる。ＲＡＭ７１１，７１２の各入力ＩＮ[m-1:0] はデ
ータに割り当てるビットとし、ＲＡＭ７１１，７１２の
入力のうちＭＳＢにはデータのイネーブル信号（ゲート
信号）ＧＡＴＥを割り当てる。

【０１１８】さらに、ＲＡＭ７１１の出力ＯＵＴ[m:0]
のＭＳＢ及びＲＡＭ７１２の出力ＯＵＴ[m:0] のＭＳＢ
とを入力とする出力タイミング発生回路７６と、出力タ
イミング発生回路７６により制御される出力インターフ
ェース回路７７を有する。

【０１１９】出力インターフェース回路７７は、有効な
データが２個揃うと出力する回路である。出力タイミン
グ発生回路７６は、出力タイミング発生回路７６の制御
信号と、本デ・インターリーブ装置の出力クロックＯＵ
ＴCLK を発生する。

【０１２０】出力タイミング発生回路７６は、ＲＡＭ７
１１の出力ＯＵＴ[m:0] のＭＳＢと、ＲＡＭ７１２の出
力ＯＵＴ[m:0] のＭＳＢを入力とし、出力インターフェ
ース回路７７の制御信号及び出力クロックＯＵＴCLK を
出力するタイミング回路７６５を有する。

【０１２１】Ｐ1(n)，Ｐ2(n)，Ｐ1 ^-1(n) ，Ｐ2 ^-1(n)
は、シリアル処理と同等のブロック・デ・インターリー
ブになるように設定する。

【０１２２】上記構成において、図１に示した第１の実
施形態の構成と等価のパラレル処理にする場合を例に挙
げる。

【０１２３】Ｐ(2i)よりＰ1(n)を、Ｐ(2i+1)よりＰ2(n)
を、Ｐ^-1(2i)よりＰ1 ^-1(n) を、Ｐ^-1(2i+1)よりＰ2 ^-1
(n) をそれぞれ導く。例えば、方式Ｃでは、 より、 とするとよい。

【０１２４】尚、正関数と逆関数の選択については、Ｒ
ＡＭ７１１の入力ＩＮ[m:0] 側とＲＡＭ７１２の入力Ｉ
Ｎ[m:0] 側でそれぞれ独立に好ましい方を選択できる。

【０１２５】本実施形態のデ・インターリーブ装置は、
図１に示した第１の実施形態の構成と比べてＲＡＭの総
アドレス数はＮで変わらない。よって、ほぼ同等のハー
ド規模で、パラレル処理可能なブロック・デ・インター
リーブ装置が実現できる。

【０１２６】また、本実施形態におけるマスタークロッ
クＭＣＬＫは、図１のＭＣＬＫと比較して、１／２の速
さで同等の処理が可能となる。

【０１２７】また、図７に示した第６の実施形態の構成
と比較して、１アドレスあたりのＲＡＭの記憶ビット数
を１ビット増やすことにより、Ｐ1 ^-1(n) 生成回路７５
１及びＰ2 ^-1(n) 生成回路７５２が不要となり、アドレ
ス生成のための回路規模を削減することができる。ま
た、出力タイミング発生回路７６にあっては、関数選択
セレクタ７６１，７６２と大小比較回路７６３，７６４
が不要となり、出力タイミング発生回路７６の回路規模
も削減することができる。

【０１２８】（第８の実施形態）図１０は、第８の実施
形態として、方式Ｃにおけるブロック・デ・インターリ
ーブ装置の構成を示すものである。尚、図１０におい
て、図７と同一部分には同一符号を付して示す。

【０１２９】本ブロック・デ・インターリーブ装置は入
力ＩＮ１[m-1:0] 及びＩＮ２[m-1:0] がオール０となり
得ない場合の構成を示すもので、ここでもアドレス数Ｎ
(L)max／２の２個のＲＡＭ７１１，７１２を用いる。以
下、図８に示す入力タイミング図を参照しながらその構
成及び動作について説明する。

【０１３０】本装置には、マスタークロックＭＣＬＫの
立ち上がりＮ(L)max／２回の間に入力データＩＮ１[m-
1:0] 及びＩＮ２[m-1:0] がそれぞれＮ(L) ／２個ずつ
入力される。

【０１３１】ＲＡＭ７１１には、カウンタ７２とＰ1(n)
生成回路７３１の各アドレス出力がアドレスセレクタ７
４１によりマスタークロックＭＣＬＫの立ち上がりをＮ
(L)max／２回カウントする毎に切り替えられて入力され
る。

【０１３２】このＲＡＭ７１１は、カウンタ７２のアド
レス出力を選択する間は、Ｌが奇数のときのデータを読
み出し、直後に同じアドレスにＬが偶数のときのデータ
を書き込む。Ｐ1(n)生成回路７３１のアドレス出力を選
択する間は、Ｌが偶数のときのデータを読み出し、直後
に同じアドレスにＬが奇数のときのデータを書き込む。

【０１３３】ここで、カウンタ７２はマスタークロック
ＭＣＬＫを０から（Ｎ(L)max／２）−１まで数えると、
次のマスタークロックＭＣＬＫの立ち上がりでリセット
される。尚、Ｐ1(n)生成回路７３１の出力の周期もＮ
(L)max／２である。その間に読み込むデータ数はＮ(L）
／２個で、ＲＡＭ７１１の（Ｎ(L)max−Ｎ(L) ）／２個
のアドレスには意味の無いデータであることを示すオー
ル０が書き込まれる。

【０１３４】一方、ＲＡＭ７１２には、カウンタ７１と
Ｐ2(n)生成回路７３２の各アドレス出力がアドレスセレ
クタ７４２によりブロック毎に切り替えられて入力され
る。尚、Ｐ2(n)生成回路７３２の出力の周期もＮ(L)max
／２である。

【０１３５】データのイネーブルを判別するのに、ＩＮ
１[m-1:0] 及びＩＮ２[m-1:0] における未使用データで
あるオール０を用いる。データのイネーブル信号（ゲー
ト信号）ＧＡＴＥにより意味の無いデータと判別したと
き、データセレクタ７８１，７８２によりＲＡＭ７１
１，７１２の各入力ＩＮ[m-1:0] をオール０とする。

【０１３６】さらに本装置は、ＲＡＭ７１１，７１２の
各出力ＯＵＴ[m-1:0] を入力とする出力タイミング発生
回路７６と、この出力タイミング発生回路７６により制
御される出力インターフェース回路７７を有する。

【０１３７】出力インターフェース回路７７は、有効な
データが２個揃うと出力する。出力タイミング発生回路
７６は、出力インターフェース回路７７の制御信号と、
本デ・インターリーブ装置の出力クロックＯＵＴCLK を
発生する。有効なデータかどうかをＲＡＭ７１１，７１
２の出力ＯＵＴ[m-1:0] がオール０かどうかで判別す
る。

【０１３８】出力タイミング発生回路７６は、ＲＡＭ７
１１の出力ＯＵＴ[m-1:0] を入力とするオール０検出回
路７６６と、ＲＡＭ７１２の出力ＯＵＴ[m-1:0] を入力
とするオール０検出回路７６７と、オール０検出回路７
６６，７６７の各出力を入力とし、出力インターフェー
ス回路７７の制御信号及び出力クロックＯＵＴCLK を出
力するタイミング回路７６５を有する。

【０１３９】Ｐ1(n)，Ｐ2(n)は、シリアル処理と同等の
ブロック・デ・インターリーブになるように設定する。

【０１４０】上記構成において、図１に示した第１の実
施形態の構成と等価のパラレル処理を行う場合を例に挙
げる。

【０１４１】Ｐ(2i)よりＰ1(n)を、Ｐ(2i+1)よりＰ2(n)
をそれぞれ導く。例えば、方式Ｃでは、 より、 Ｐ1(n)＝１７４９ｉ mod ６３２０ Ｐ2(n)＝４９０９ｉ＋８４ mod ６３２０ とするとよい。

【０１４２】尚、正関数と逆関数の選択については、Ｒ
ＡＭ７１１の入力ＩＮ[m-1:0] 側とＲＡＭ７１２の入力
ＩＮ[m-1:0] 側でそれぞれ独立に好ましい方を選択でき
る。

【０１４３】上記構成によれば、図１に示した第１の実
施形態の構成と比べてＲＡＭの総アドレス数はＮで変わ
らない。したがって、ほぼ同等のハード規模で、パラレ
ル処理可能なブロック・デ・インターリーブ装置が実現
できる。本実施形態におけるマスタークロックＭＣＬＫ
は、図１のマスタークロックＭＣＬＫと比較して、１／
２の速さで同等の処理ができる。

【０１４４】また、図７に示した第６の実施形態の構成
と比較して、データセレクタ７８１，７８２及びオール
０検出回路７６６，７６７が加わるが、Ｐ1 ^-1(n) 生成
回路７５１、Ｐ2 ^-1（ｎ）生成回路７５２が不要とな
り、アドレス生成のための回路規模を削減することがで
きる。さらに、関数セレクタ７６１，７６２及び大小比
較回路７６３，７６４が不要となり、出力タイミング発
生回路７６の回路規模も削減することができる。

【０１４５】尚、オール０検出回路７６６，７６７は大
小比較回路７６３，７６４よりも回路規模を小さくでき
る。

【０１４６】（第９の実施形態）図１１は、第９の実施
形態として、方式Ｃにおけるブロック・デ・インターリ
ーブ装置の構成を示すものである。尚、図１１におい
て、図７と同一部分には同一符号を付して示す。ここで
はアドレス数Ｎ(L)max／２の４個のＲＡＭ７１１，７１
２，７１３，７１４を用いる。以下、図８に示す入力タ
イミング図を参照しながらその構成及び動作について説
明する。

【０１４７】本装置には、マスタークロックＭＣＬＫの
立ち上がりＮ(L)max／２回の間に入力データＩＮ１[m-
1:0] 及びＩＮ２[m-1:0] がそれぞれＮ(L) ／２個ずつ
入力される。

【０１４８】ＲＡＭ７１１，７１２には、カウンタ７２
とＰ1(n)生成回路７３１の各アドレス出力がアドレスセ
レクタ７４１によりマスタークロックＭＣＬＫの立ち上
がりをＮ(L)max／２回カウントする毎に切り替えられて
入力される。

【０１４９】また、ＲＡＭ７１３，７１４には、カウン
タ７２とΡ2(n)生成回路７３２の各アドレス出力がアド
レスセレクタ７４２によりマスタークロックＭＣＬＫの
立ち上がりをＮ(L)max／２回カウントする毎に切り替え
られて入力される。

【０１５０】ここで、カウンタ７２はマスタークロック
ＭＣＬＫを０から（Ｎ(L)max／２）−１まで数えると、
次のマスタークロックＭＣＬＫの立ち上がりでリセット
される。尚、Ｐ1(n)生成回路７３１の出力及びＰ2(n)生
成回路７３２の出力の周期もＮ(L)max／２である。

【０１５１】アドレスセレクタ７４１において、カウン
タ７２のアドレス出力を選択する間は、ＲＡＭ７１１に
Ｌが偶数のときのデータを書き込み、ＲＡＭ７１２から
Ｌが奇数のときのデータを読み出す。また、アドレスセ
レクタ７４１において、Ｐ1(n)生成回路７３１のアドレ
ス出力を選択する間は、ＲＡＭ７１１からＬが偶数のと
きのデータを読み出し、ＲＡＭ７１２にＬが奇数のとき
のデータを書き込む。

【０１５２】カウンタ７２がマスタークロックＭＣＬＫ
を０から（Ｎ(L)max／２）−１まで数える間に読み込む
データ数はＮ(L) ／２個で、（Ｎ(L)max−Ｎ(L) ）／２
個のＲＡＭ７１１，７１２のアドレスには意味の無いデ
ータが書き込まれる。

【０１５３】一方、アドレスセレクタ７４１においてカ
ウンタ７２のアドレス出力を選択するとき、アドレスセ
レクタ７４２でもカウンタ７２のアドレス出力を選択す
る。この間は、ＲＡＭ７１３にＬが偶数のときのデータ
を書き込み、ＲＡＭ７１４からＬが奇数のときのデータ
を読み出す。

【０１５４】また、アドレスセレクタ７４１においてＰ
1(n)生成回路７３１のアドレス出力を選択するとき、ア
ドレスセレクタ７４２ではＰ2(n)生成回路７３２のアド
レス出力を選択する。この間は、ＲＡＭ７１３からＬが
偶数のときのデータを読み出し、ＲＡＭ７１４にＬが奇
数のときのデータを書き込む。

【０１５５】カウンタ７２がマスタークロックＭＣＬＫ
を０から（Ｎ(L)max／２）−１まで数える間に読み込む
データ数はＮ(L) ／２個で、（Ｎ(L)max−Ｎ(L) ）／２
個のＲＡＭ７１３，７１４のアドレスには意味の無いデ
ータが書き込まれる。

【０１５６】本ブロック・デ・インターリーブ装置は、
入力選択スイッチ８１１，８１２及び出力選択スイッチ
８２１，８２２を備える。入力選択スイッチ８１１，８
１２の入出力ビット数は、入力データ（ＩＮ１[m-1:0]
，ＩＮ２[m-1:0] ）ｍビットに対してｍ＋１ビットで
あり、ＭＳＢにはデータのイネーブル信号（ゲート信
号）ＧＡＴＥが割り当てられる。すなわち、スイッチ８
１１，８１２の入力データはＩＮ１’[m:0] ，ＩＮ２’
[m:0] となり、スイッチ８２１，８２２の出力データは
ＯＵＴ１’[m:0] ，ＯＵＴ２’[m:0] となる。

【０１５７】スイッチ８１１は、入力データＩＮ１’
[m:0] を、マスタークロックＭＣＬＫの立ち上がりをＮ
(L)max／２回カウントする毎にＲＡＭ７１１，７１２へ
交互に振り分ける。同様に、スイッチ８１２は、入力デ
ータＩＮ２’[m:0] を、マスタークロックＭＣＬＫの立
ち上がりをＮ(L)max／２回カウントする毎にＲＡＭ７１
３，７１４へ交互に振り分ける。

【０１５８】また、スイッチ８２１は、ＲＡＭ７１１，
７１２の出力データを、マスタークロックＭＣＬΚの立
ち上がりＮ(L)max／２回カウントする毎に交互に選択出
力する。同様に、スイッチ８２２は、ＲＡＭ７１３，７
１４の出力データを、マスタークロックＭＣＬΚの立ち
上がりＮ(L)max／２回カウントする毎に交互に選択出力
する。

【０１５９】アドレスセレクタ７４１，７４２において
カウンタ７２のアドレス出力を選択する間、４個のスイ
ッチ８１１，８１２，８２１，８２２は図中実線側へ接
続する。また、アドレスセレクタ７４１においてＰ1(n)
生成回路７３１のアドレス出力を選択し、アドレスセレ
クタ７４２においてＰ2(n)生成回路７３２のアドレス出
力を選択する間は、４個のスイッチ８１１，８１２，８
２１，８２２は図中破線側へ接続する。

【０１６０】さらに、本装置は、スイッチ８２１の出力
データＯＵＴ１’[m:0] のＭＳＢ及びスイッチ８２２の
出力データＯＵＴ２’[m:0] のＭＳＢを入力とする出力
タイミング発生回路７６と、出力タイミング発生回路７
６により制御される出力インターフェース回路７７を有
する。

【０１６１】出力インターフェース回路７７は、有効な
データが２個揃うと出力する回路である。出力タイミン
グ発生回路７６は、出力タイミング発生回路７７の制御
信号と、本装置の出力クロックＯＵＴCLK を発生する回
路である。

【０１６２】出力タイミング発生回路７６は、スイッチ
８２１の出力データＯＵΤ１’[m:0] のＭＳＢ、スイッ
チ８２２の出力データＯＵΤ２’[m:0] のＭＳＢ、及び
マスタークロックＭＣＬＫを入力とし、出力インターフ
ェース回路７７の制御信号及び出力クロックＯＵＴCLK
を生成するタイミング回路７６５を有する。

【０１６３】ここで、入力選択スイッチ８１１，８１２
は解りやすくするために記載したが、読み出し期間では
ＲＡＭ７１１〜７１４にデータを書き込まないので、Ｒ
ＡＭＩＮ１’[m:0] をＲＡＭ７１１，７１２に、ＲＡＭ
ＩＮ２’[m:0] をＲＡＭ７１３，７１４に直接供給する
ようにしてもよい。

【０１６４】上記構成において、Ｐ1(n)，Ｐ2(n)は、シ
リアル処理と同等のブロック・デ・インターリーブにな
るように設定する。図１に示した第１の実施形態と等価
のパラレル処理にする場合を例に挙げる。

【０１６５】Ｐ(2i)よりＰ1(n)を、Ｐ(2i+1)よりＰ2(n)
をそれぞれ導く。例えば、方式Ｃでは、 より、 Ｐ1(n)＝１７４９ｉ mod ６３２０ Ｐ2(n)＝４９０９ｉ＋８４ mod ６３２０ とするとよい。

【０１６６】尚、正関数と逆関数の選択については、Ｉ
Ｎ１’[m:0] とＩＮ２’[m:0] 側でそれぞれ独立に好ま
しい方を選択できる。

【０１６７】上記構成によれば、図１に示した第１の実
施形態の構成と比べてＲＡＭの総アドレス数はＮで変わ
らない。したがって、ほぼ同等のハード規模で、パラレ
ル処理可能なブロック・デ・インターリーブ装置が実現
できる。本実施形態におけるマスタークロックＭＣＬＫ
は、図１のマスタークロックＭＣＬＫと比較して、１／
２の速さで同等の処理ができる。

【０１６８】（第１０の実施形態）図１２は、第１０の
実施形態として、方式Ｃにおけるブロック・デ・インタ
ーリーブ装置の構成を示すものである。尚、図１２にお
いて、図７及び図１１と同一部分には同一符号を付して
示す。

【０１６９】本デ・インターリーブ装置は入力ＩＮ１[m
-1:0] 及びＩＮ２[m-1:0] がオール１となり得ない場合
の例である。ここでもアドレス数Ｎ(L)max／２の４個の
ＲＡＭ７１１，７１２，７１３，７１４を用いる。以
下、図８に示す入力タイミング図を参照しながらその構
成及び動作について説明する。

【０１７０】本装置には、マスタークロックＭＣＬＫの
立ち上がりＮ(L)max／２回の間に入力データＩＮ１[m-
1:0] 及びＩＮ２[m-1:0] がそれぞれＮ(L) ／２個ずつ
入力される。

【０１７１】ＲＡＭ７１１，７１２には、カウンタ７２
とＰ1(n)生成回路７３１の各アドレス出力がアドレスセ
レクタ７４１によりマスタークロックＭＣＬΚの立ち上
がりをＮ(L)max／２回カウントする毎に切り替えられて
入力される。

【０１７２】一方、ＲＡＭ７１３，７１４には、カウン
タ７２とＰ2 ^-1(n) 生成回路７５２の各アドレス出力が
アドレスセレクタ７４２によりマスタークロックＭＣＬ
Ｋの立ち上がりをＮ(L)max／２回カウントする毎に切り
替えられて入力される。

【０１７３】アドレスセレクタ７４１でカウンタ７２の
アドレス出力を選択している間、アドレスセレクタ７４
２ではＰ2 ^-1(n) 生成回路７５２のアドレス出力を選択
する。また、アドレスセレクタ７４１でＰ1(n)生成回路
７３１のアドレス出力を選択している間、アドレスセレ
クタ７４２ではカウンタ７３１のアドレス出力を選択す
る。

【０１７４】カウンタ７２はマスタークロックＭＣＬＫ
を０から（Ｎ(L)max／２）−１まで数えると、次のマス
タークロックＭＣＬＫの立ち上がりでリセットされる。
尚、Ｐ1(n)生成回路７３１のアドレス出力及びＰ2
^-1(n) 生成回路７５２のアドレス出力の周期もＮ(L)max
／２である。

【０１７５】本ブロック・デ・インターリーブ装置は、
入力データＩＮ１”[m-1:0] をマスタークロックＭＣＬ
Ｋの立ち上がりＮ(L)max／２回カウントする毎にＲＡＭ
７１１，７１２へ交互に振り分ける入力選択スイッチ８
１１と、入力データＩＮ２”[m-1:0] をマスタークロッ
クＭＣＬＫの立ち上がりＮ（Ｌ）max ／２回カウントす
る毎にＲＡＭ７１３，７１４へ交互に振り分ける入力選
択スイッチ８１２を備える。

【０１７６】さらに、ＲＡＭ７１１，７１２の出力デー
タをマスタークロックＭＣＬΚの立ち上がりをＮ(L)max
／２回カウントする毎にスイッチングして選択出力する
出力選択スイッチ８２１と、ＲＡＭ７１３，７１４の出
力データをマスタークロックＭＣＬΚの立ち上がりをＮ
(L)max／２回カウントする毎にスイッチングして選択出
力する出力選択スイッチ８２２を備える。

【０１７７】上記の４個のスイッチ８１１，８１２，８
２１，８２２は、アドレスセレクタ７４１においてカウ
ンタ７２のアドレス出力を選択し、アドレスセレクタ７
４２においてＰ2 ^-1(n) 生成回路７５２のアドレス出力
を選択する間、実線側へ接続する。また、アドレスセレ
クタ７４１においてＰ1(n)生成回路７３１のアドレス出
力を選択し、アドレスセレクタ７４２においてカウンタ
７２のアドレス出力を選択する間、破線側へ接続する。

【０１７８】本装置では、データのイネーブルを判別す
るのに、入力データＩＮ１[m-1:0]，ＩＮ２[m-1:0] 中
における未使用データであるオール１を用いる。すなわ
ち、入力データのイネーブル信号（ゲート信号）ＧΑΤ
Ｅにより意味の無いデータと判別したとき、データセレ
クタ８５１，８５２によりＲＡＭ７１１〜７１４へのデ
ータＩＮ１”[m-1:0] ，ＩＮ２”[m-1:0] をオール１と
する。

【０１７９】さらに、本装置では、出力選択スイッチ８
２１の出力ＯＵＴ１”[m-1:0] 及び出力選択スイッチ８
２２の出力ＯＵＴ２”[m-1:0] を入力とする出力タイミ
ング発生回路７６と、この出力タイミング発生回路７６
により制御される出力インターフェース回路７７を有す
る。

【０１８０】出力インターフェース回路７７は、有効な
データが２個揃うと出力する回路である。出力タイミン
グ発生回路７６は、出力インターフェース回路７７への
制御信号と、本装置の出力クロックＯＵＴCLK を発生す
る回路で、有効なデータかどうかをＯＵＴ１”[m-1:0]
，ＯＵＴ２”[m-1:0] がオール１かどうかで最適タイ
ミングを判別する。

【０１８１】すなわち、出力タイミング発生回路７６
は、スイッチ８２１の出力ＯＵＴ１”[m-1:0] を入力と
するオール１検出回路７６８と、スイッチ８２２の出力
ＯＵＴ２”[m-1:0] を入力とするオール１検出回路７６
９と、各オール１検出回路７６８，７６９の出力とマス
タークロックＭＣＬＫを入力とし、これらの検出結果か
ら出力インターフェース回路７７の制御信号及び出力ク
ロックＯＵＴCLK を発生するタイミング回路７６５を有
する。

【０１８２】ここで、入力選択スイッチ８１１，８１２
は解りやすくするために記載したが、読み出し期間では
ＲＡＭにデータを書き込むことはないので、ＩＮ１”[m
-1:0] をＲＡＭ７１１，７１２に、ＩＮ２”[m-1:0] を
ＲＡＭ７１３，７１４に直接入力するようにしてもよ
い。

【０１８３】上記構成において、Ｐ1(n)，Ｐ2 ^-1(n)
は、シリアル処理と同等のブロック・デ・インターリー
ブになるように設定する。図１に示した第１の実施形態
と等価のパラレル処理にする場合を例に挙げる。

【０１８４】Ｐ(2i)よりＰ1(n)を、Ρ^-1(2i+1)よりＰ2
^-1(n) をそれぞれ導く。例えば、方式Ｃでは、 より、 とするとよい。

【０１８５】尚、正関数と逆関数の選択については、Ｒ
ＡＭ７１１，７１２の入力側とＲＡＭ７１３，７１４の
入力側とでそれぞれ独立に好ましい方を選択できる。

【０１８６】上記構成によれば、図１に示した第１の実
施形態の構成と比べてＲＡＭの総アドレス数はＮで変わ
らない。したがって、ほぼ同等のハード規模で、パラレ
ル処理可能なブロック・デ・インターリーブ装置が実現
できる。本実施形態におけるマスタークロックＭＣＬＫ
は、図１のマスタークロックＭＣＬＫと比較して、１／
２の速さで同等の処理ができる。

【０１８７】（第１１の実施形態）図１３は、第１１の
実施形態として、方式Ｃにおけるブロック・デ・インタ
ーリーブ装置の構成を示すものである。尚、図１３にお
いて、図１１、図１２と同一部分には同一符号を付して
示す。ここでもアドレス数Ｎ(L)max／２の４個のＲＡＭ
７１１，７１２，７１３，７１４を用いる。以下、図８
に示す入力タイミング図を参照しながらその構成及び動
作について説明する。

【０１８８】本装置には、マスタークロックＭＣＬＫの
立ち上がりＮ(L)max／２回の間に入力データＩＮ１[m-
1:0] 及びＩＮ２[m-1:0] がそれぞれＮ(L) ／２個ずつ
入力される。

【０１８９】ＲＡＭ７１１，７１２には、カウンタ７２
とＰ1(n)生成回路７３１の各アドレス出力がアドレスセ
レクタ７４１によりマスタークロックＭＣＬＫの立ち上
がりをＮ(L)max／２回カウントする毎に切り替えられて
入力される。

【０１９０】また、ＲＡＭ７１３，７１４には、カウン
タ７２とＰ2(n)生成回路７３２の各アドレス出力がアド
レスセレクタ７４２によりマスタークロックＭＣＬΚの
立ち上がりをＮ(L)max／２回カウントする毎に切り替え
られて入力される。

【０１９１】ここで、カウンタ７２はマスタークロック
ＭＣＬＫを０から（Ｎ(L)max／２）−１まで数えると、
次のマスタークロックＭＣＬΚの立ち上がりでリセット
される。尚、Ｐ1(n)生成回路７３１の出力及びΡ2(n)生
成回路７３２の出力の周期もＮ(L)max／２である。

【０１９２】アドレスセレクタ７４１において、カウン
タ７２のアドレス出力を選択する間は、ＲＡＭ７１１に
Ｌが偶数のときのデータを書き込み、ＲＡＭ７１２から
Ｌが奇数のときのデータを読み出す。また、アドレスセ
レクタ７４１において、Ｐ1(n)生成回路７３１のアドレ
ス出力を選択する間は、ＲＡＭ７１１からＬが偶数のと
きのデータを読み出し、ＲＡＭ７１２にＬが奇数のとき
のデータを書き込む。

【０１９３】カウンタ７２がマスタークロックＭＣＬＫ
を０から（Ｎ(L)max／２）−１まで数える間に読み込む
データ数はＮ(L) ／２個で、（Ｎ(L)max−Ｎ(L) ）／２
個のＲＡＭ７１１，７１２のアドレスには意味の無いデ
ータが書き込まれる。

【０１９４】一方、アドレスセレクタ７４１においてカ
ウンタ７２のアドレス出力を選択するとき、アドレスセ
レクタ７４２でもカウンタ７２のアドレス出力を選択す
る。この間は、ＲＡＭ７１３にＬが偶数のときのデータ
を書き込み、ＲＡＭ７１４からＬが奇数のときのデータ
を読み出す。

【０１９５】また、アドレスセレクタ７４１においてＰ
1(n)生成回路７３１のアドレス出力を選択するとき、ア
ドレスセレクタ７４２ではＰ2(n)生成回路７３２のアド
レス出力を選択する。この間は、ＲＡＭ７１３からＬが
偶数のときのデータを読み出し、ＲＡＭ７１４にＬが奇
数のときのデータを書き込む。

【０１９６】カウンタ７２がマスタークロックＭＣＬＫ
を０から（Ｎ(L)max／２）−１まで数える間に読み込む
データ数はＮ(L) ／２個で、（Ｎ(L)max−Ｎ(L) ）／２
個のＲＡＭ７１３，７１４のアドレスには意味の無いデ
ータが書き込まれる。

【０１９７】本ブロック・デ・インターリーブ装置は、
入力データＩＮ１[m-1:0] をマスタークロックＭＣＬＫ
の立ち上がりＮ(L)max／２回カウントする毎にＲＡＭ７
１１，７１２へ交互に振り分ける入力選択スイッチ８１
１と、入力データＩＮ２[m-1:0] をマスタークロックＭ
ＣＬＫの立ち上がりＮ（Ｌ）max ／２回カウントする毎
にＲＡＭ７１３，７１４へ交互に振り分ける入力選択ス
イッチ８１２を備える。

【０１９８】さらに、ＲＡＭ７１１，７１２の出力デー
タをマスタークロックＭＣＬΚの立ち上がりをＮ(L)max
／２回カウントする毎にスイッチングして選択出力する
出力選択スイッチ８２１と、ＲＡＭ７１３，７１４の出
力データをマスタークロックＭＣＬΚの立ち上がりをＮ
(L)max／２回カウントする毎にスイッチングして選択出
力する出力選択スイッチ８２２を備える。

【０１９９】上記の４個のスイッチ８１１，８１２，８
２１，８２２は、アドレスセレクタ７４１，７４２にお
いてカウンタ７２のアドレス出力を選択する間、実線側
へ接続する。また、アドレスセレクタ７４１においてＰ
1(n)生成回路７３１のアドレス出力を選択し、アドレス
セレクタ７４２においてＰ2(n)生成回路７３２のアドレ
ス出力を選択する間、破線側へ接続する。

【０２００】さらに、本装置では、Ｐ1(n)生成回路７３
１，Ｐ2(n)生成回路７３２と共に、Ｐ1 ^-1(n) 生成回路
７５１及びＰ2 ^-1(n) 生成回路７５２を備える。また、
これらの回路７３１，７３２，７５１，７５２の各アド
レス出力を入力とする出力タイミング発生回路７６と、
この出力タイミング発生回路７６により制御される出力
インターフェース回路７７を有する。

【０２０１】出力インターフェース回路７７は、有効な
データが２個揃うと出力する回路である。また、出力タ
イミング発生回路７６は、出力インターフェース回路７
７への制御信号と、本装置の出力クロックＯＵＴCLK を
発生する回路である。

【０２０２】上記出力タイミング発生回路７６は、Ｐ1
(n)生成回路７３１及びＰ1 ^-1(n) 生成回路７５１の出
力を入力とする関数セレクタ７６１と、Ρ2(n)生成回路
７３２及びＰ2 ^-1(n) 生成回路７５２の出力を入力とす
る関数セレクタ７６２と、関数セレクタ７６１の出力と
Ｎ(L) ／２との大小比較を行ってフラグを出力する大小
比較回路７６３とを有する。

【０２０３】さらに、関数セレクタ７６２の出力とＮ
(L) ／２との大小比較を行ってフラグを出力する大小比
較回路７６４と、マスタークロックＭＣＬΚと大小比較
回路７６３，７６４の出力を入力とし、出力インターフ
ェース回路７７への制御信号及び出力クロックＯＵＴCL
K を発生するタイミング回路７６５とを有する。

【０２０４】尚、Ｎ(L) ／２は本デ・インターリーブ装
置の前段の装置からもらうとよい。許容するＮ(L) ／２
を限定すれば、Ｎ(L) ／２の情報のビット数を減らすこ
とが可能であるから、その情報よりＮ(L) ／２を発生し
てもよい。また、データのイネーブル信号（ゲート信
号）をカウントして、Ｎ(L) ／２を生成するようにして
もよい。

【０２０５】関数セレクタ７６１，７６２では、本装置
の出力データＯＵＴ１[m-1:0] 及びＯＵＴ２[m-1:0] が
Ｌが偶数のときのデータとなるとき、Ｐ1(n)及びＰ2(n)
を選択する。Ｐ1(n)≧Ｎ(L) ／２となるとき、ＲＡＭ７
１１の出力は無効なデータとなる。Ｐ2(n)≧Ｎ(L) ／２
となるとき、ＲＡＭ７１２の出力は無効なデータとな
る。タイミング回路７６５では、大小比較回路７６３，
７６４の出力を用いて、出力インターフェース回路７７
への制御信号及び出力クロックＯＵＴCLK を発生する。
Ｌが奇数のときは、Ρ1 ^-1(n) 及びＰ2 ^-1(n) を用いて
同様の処理を行う。

【０２０６】ここで、入力選択スイッチ８１１，８１２
は解りやすくするために記載したが、読み出し期間では
ＲＡＭにデータを書き込むことはないので、ＩＮ１[m-
1:0]をＲＡＭ７１１，７１２に、ＩＮ２[m-1:0] をＲＡ
Ｍ７１３，７１４に直接入力するようにしてもよい。

【０２０７】上記構成において、Ｐ1(n)，Ｐ2(n)，Ｐ1
^-1(n) ，Ｐ2 ^-1(n) は、シリアル処理と同等のブロック
・デ・インターリーブになるように設定する。図１に示
した第１の実施形態と等価のパラレル処理にする場合を
例に挙げる。

【０２０８】Ｐ(2i)よりＰ1(n)を、Ｐ(2i+1)よりＰ2(n)
を、Ｐ^-1(2i)よりＰ1 ^-1(n) を、Ｐ^-1(2i+1)よりＰ2 ^-1
(n) をそれぞれ導く。例えば、方式Ｃでは、 より、 とするとよい。

【０２０９】尚、正関数と逆関数の選択については、Ｒ
ＡＭ７１１，７１２の入力側とＲＡＭ７１３，７１４の
入力側とでそれぞれ独立に好ましい方を選択できる。

【０２１０】上記構成によれば、図１に示した第１の実
施形態の構成と比べてＲＡＭの総アドレス数はＮで変わ
らない。したがって、ほぼ同等のハード規模で、パラレ
ル処理可能なブロック・デ・インターリーブ装置が実現
できる。本実施形態におけるマスタークロックＭＣＬＫ
は、図１のマスタークロックＭＣＬＫと比較して、１／
２の速さで同等の処理ができる。

【０２１１】（第１２の実施形態）図１４は、第１２の
実施形態として、本発明によるブロック・デ・インター
リーブを用いた受信装置の構成を示すものである。尚、
図１４において、図２０と同一部分には同一符号を付し
て示す。

【０２１２】本受信装置は、受信信号を入力とする復調
及びＱＰＳＫデ・マッピング回路３１と、この復調及び
ＱＰＳＫデ・マッピング回路３１の出力を入力とする本
発明によるブロック・デ・インターリーブ回路（装置）
３９と、このブロック・デ・インターリーブ装置３９の
出力を入力とするビタビ復号器３５と、このビタビ復号
器３５の出力を入力とする外側デ・インターリーブ回路
３６と、この外側デ・インターリーブ装置３６の出力を
入力とするリードソロモン復号器３７と、こりのリード
ソロモン復号器３７の出力を入力とするデスクランブル
回路３８とからなる。

【０２１３】尚、ブロック・デ・インターリーブ回路３
９としては、上述の実施形態のうち、２情報のパラレル
処理を行うブロック・デ・インターリーブ装置を用い
る。

【０２１４】図２０に示した従来の受信装置では、ブロ
ック・デ・インターリーブ回路３３として、パラレル／
シリアル変換回路３２及びシリアル／パラレル変換回路
３４が不要となる。

【０２１５】これに対して、本発明に係るブロック・デ
・インターリーブ回路３９としては、第６、第７または
第８の実施形態として挙げたブロック・デ・インターリ
ーブ装置を用いるとき、ブロック・デ・インターリーブ
装置３３に与えるクロックと比較して、ブロック・デ・
インターリーブ装置３９には速さ１／２のクロックを与
えればよく、ビタビ復号器３５に与えるクロックと共通
にできる。

【０２１６】（実施例）以下、第１の実施形態を代表さ
せて、本発明の具体的な実施例を説明する。

【０２１７】いま、正逆関数Ｐ(n) ，Ｐ^-1(n) がそれぞ
れ Ｐ(n) ＝６ｎ² ＋ｎ＋４ mod １６ Ｐ^-1(n) ＝２ｎ² ＋９ｎ＋１２ mod １６ とすると、ブロック・インターリーブは図１５に示すよ
うになる。ここで、Ｌはブロックナンバー、Ｎ(L) はＬ
番目のブロックのブロックサイズ、Ｎ(L)maxはＮ(L) の
最大値であるとし、Ｎ(L)max＝１６とする。

【０２１８】このデータ列をデコード（デ・インターリ
ーブ）する場合を考える。まず、Ｎ(L) ＝１０、Ｌが奇
数のとき、入力データｙn 、出力データｘn は図１６
（ａ）に示すようになる。このようなデータ列をカウン
タ４１のアドレス出力でＲＡＭ４５に書き込み、Ｈ(n)
（＝Ｐ(n) の１０以上を除いた系列、図１５（ｂ）参
照）で読み出す。

【０２１９】このときの書込みアドレス（カウンタ４１
の出力）、ＲＡＭ書込みデータ（ＩＮ[m-1:0] ＝ｙn
）、読出しアドレス（Ｐ(n) 生成回路４２の出力）、
読出しデータ（ＯＵＴ[m-1:0] ＝ｘn ）は図１６（ｃ）
に示すようになる。ここで、書込みデータのＰ(n) ＝１
０以上のとき、不定データ（不明）×が書き込まれる。

【０２２０】一方、Ｎ(L) ＝１２、Ｌが偶数のとき、入
力データｙn 、出力データｘn は図１７（ａ）に示すよ
うになる。このようなデータ列をカウンタ４１のアドレ
ス出力でＲＡＭ４５に書き込み、Ｈ(n) （＝Ｐ(n) の１
２以上を除いた系列、図１７（ｂ）参照）で読み出す。

【０２２１】但し、Ｌが奇数のときとアドレスを共通に
できるので、Ｐ(n) 生成回路４２のアドレス出力で書込
み、カウンタ４１のアドレス出力で読出すようにしても
よい。このときの書込みアドレス（Ｐ(n) 生成回路４２
の出力）、ＲＡＭ書込みデータ（ＩＮ[m-1:0] ＝ｙn
）、読出しアドレス（カウンタ４１の出力）、読出し
データ（ＯＵＴ[m-1:0] ＝ｘn ）は図１７（ｃ）に示す
ようになる。ここで、書込みデータがＰ(n) ＝１２以上
のとき、不定（不明）データ×が書き込まれる。

【０２２２】上記不定データを判別する方法として、
（１）Ｐ^-1(n) を用いて不定データのタイミングを生成
する、（２）ＧＡＴＥ信号（イネーブル信号）もデータ
と共にインターリーブする、（３）ＧＡＴＥ信号がＬレ
ベルのとき、不定データとしてオール０を挿入する、と
いった３つの方法が考えられる。上述の実施形態はこれ
らの方法のいずれかを利用したものである。

【０２２３】

【発明の効果】以上のように本発明によれば、アドレス
生成回路を削減でき、ハード規模縮小可能なブロック・
デ・インターリーブ装置を提供することができる。

【０２２４】また、パラレル処理が可能で、そのパラレ
ル数倍の速さで信号処理が可能なブロック・デ・インタ
ーリーブ装置を提供することができる。

【０２２５】さらに、クロックの種類を減らし、低速の
クロックで受信処理が可能な受信装置を提供することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態とするブロック・デ・
インターリーブ装置の構成を示すブロック回路図。

【図２】第１乃至第３の実施形態のシリアル処理動作を
説明するための入力タイミング図。

【図３】本発明の第２の実施形態とするブロック・デ・
インターリーブ装置の構成を示すブロック回路図。

【図４】本発明の第３の実施形態とするブロック・デ・
インターリーブ装置の構成を示すブロック回路図。

【図５】本発明の第４の実施形態とするブロック・デ・
インターリーブ装置の構成を示すブロック回路図。

【図６】本発明の第５の実施形態とするブロック・デ・
インターリーブ装置の構成を示すブロック回路図。

【図７】本発明の第６の実施形態とするブロック・デ・
インターリーブ装置の構成を示すブロック回路図。

【図８】第６乃至第１１の実施形態のパラレル処理動作
を説明するための入力タイミング図。

【図９】本発明の第７の実施形態とするブロック・デ・
インターリーブ装置の構成を示すブロック回路図。

【図１０】本発明の第８の実施形態とするブロック・デ
・インターリーブ装置の構成を示すブロック回路図。

【図１１】本発明の第９の実施形態とするブロック・デ
・インターリーブ装置の構成を示すブロック回路図。

【図１２】本発明の第１０の実施形態とするブロック・
デ・インターリーブ装置の構成を示すブロック回路図。

【図１３】本発明の第１１の実施形態とするブロック・
デ・インターリーブ装置の構成を示すブロック回路図。

【図１４】本発明の第１２の実施形態とする受信装置の
構成を示すブロック回路図。

【図１５】本発明の実施例として、方式Ｃにおけるブロ
ック・インターリーブの処理内容を示す図。

【図１６】図１５のインターリーブに対するデコード
（デ・インターリーブ）処理内容（Ｌが奇数のとき）を
示す図。

【図１７】図１５のインターリーブに対するデコード
（デ・インターリーブ）処理内容（Ｌが偶数のとき）を
示す図。

【図１８】従来のブロック・デ・インターリーブ装置の
構成を示すブロック回路図。

【図１９】従来のブロック・インターリーブ方式を利用
した地上デジタル放送の送信装置の構成を示すブロック
回路図。

【図２０】従来のブロック・インターリーブ方式を利用
した地上デジタル放送の受信装置の構成を示すブロック
回路図。

【符号の説明】

１１…カウンタ、１２１〜１２ｎ…読出しアドレス生成
回路（奇数系）、１３１〜１３ｎ…読出しアドレス生成
回路（偶数系）、１４，１６…セレクタ、１５，１７…
ＲＡＭ、１８，１９…スイッチ、２１…スクランブル回
路、２２…入力リードソロモン符号化器、２３…外側イ
ンターリーブ回路、２４…畳み込み符号化器、２５…パ
ラレル／シリアル変換回路、２６…ブロック・インター
リーブ回路、２７…シリアル／パラレル変換回路、２８
…ＱＰＳＫマッピング及び変調回路、３１…復調及びＱ
ＰＳＫデ・マッピング回路、３２…パラレル／シリアル
変換回路，３３，３９…ブロック・デ・インターリーブ
回路（装置）、３４…シリアル／パラレル変換回路、３
５…ビタビ復号器、３６…外側デ・インターリーブ回
路、３７…リードソロモン復号器、３８…デ・スクラン
ブル回路、４１…カウンタ、４２…Ｐ(n) 生成回路、４
３…Ｐ^-1(n) 生成回路、４４…アドレスセレクタ、４５
…ＲＡＭ、４６…出力タイミング発生回路、４６１…関
数セレクタ、４６２…大小比較回路、４６３…タイミン
グ回路、４６４…オール０検出回路、５１１〜５１４…
ＲＡＭ、５２…カウンタ、５３１…Ｐ1(n)生成回路、５
３２…Ｐ2(n)生成回路、５３３…Ｐ3(n)生成回路、５３
４…Ｐ4(n)生成回路、５４４…アドレスセレクタ、６１
１〜６１４…ＲＡＭ、６２…カウンタ、６３１…Ｐ1(n)
生成回路、６３２…Ｐ2(n)生成回路、６４１〜６４４…
アドレスセレクタ、６５１，６５２…入力選択スイッ
チ、６６１，６６２…出力選択スイッチ、７１１〜７１
４…ＲＡＭ、７２…カウンタ、７３１…Ｐ1(n)生成回
路、７３２…Ｐ2(n)生成回路、７４１，７４２…アドレ
スセレクタ、７５１…Ｐ1 ^-1(n) 生成回路、７５２…Ｐ
2 ^-1(n) 生成回路、７６…出力タイミング発生回路、７
６１，７６２…関数セレクタ、７６３，７６４…大小比
較回路、７６５…タイミング回路、７６６，７６７…オ
ール０検出回路、７６８，７６９…オール１検出回路、
７７…出力インターフェース回路、７８１，７８２…デ
ータセレクタ、８１１，８１２…入力選択スイッチ、８
２１，８２２…出力選択スイッチ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】各ブロック毎に異なるブロックサイズを許
   容するブロック・インターリーブ方式によるデータを入
   力し、その入力データに同期したマスタークロックに基
   づいてデ・インターリーブを行うブロック・デ・インタ
   ーリーブ装置において、 前記マスタークロックをカウントしてアドレスを発生す
   るカウンタと、 前記マスタークロックに基づいて送信側インターリーブ
   の順序に応じた第１の関数アドレスを発生する第１の関
   数アドレス生成手段と、 前記マスタークロックに基づいて前記第１の関数アドレ
   スとは正逆関係にある第２の関数アドレスを発生する第
   ２の関数アドレス生成手段と、 前記カウンタのアドレス出力、前記第１の関数アドレス
   生成手段のアドレス出力をブロック毎に交互に選択出力
   するアドレス選択手段と、 前記アドレス選択手段の選択出力に応じてアドレス設定
   を行い、前記入力データを書込み読出し出力するメモリ
   装置と、 前記第１及び第２の関数アドレス生成手段から出力され
   る第１の関数アドレス、第２の関数アドレスをブロック
   毎に交互に選択する関数アドレス選択手段と、 この手段で選択された関数アドレスとブロックサイズと
   の大小を比較する大小比較手段と、 この手段の比較結果に応じて前記マスタークロックをマ
   スクすることで出力タイミングを示すクロックを生成す
   る出力タイミング発生手段とを具備することを特徴とす
   るブロック・デ・インターリーブ装置。
2. 【請求項２】各ブロック毎に異なるブロックサイズを許
   容するブロック・インターリーブ方式によるデータを入
   力し、その入力データに同期したマスタークロックに基
   づいてデ・インターリーブを行うブロック・デ・インタ
   ーリーブ装置において、 前記マスタークロックをカウントしてアドレスを発生す
   るカウンタと、 前記マスタークロックに基づいて送信側インターリーブ
   の順序に応じた関数アドレスを発生する関数アドレス生
   成手段と、 前記カウンタのアドレス出力、前記関数アドレス生成手
   段のアドレス出力をブロック毎に交互に選択出力するア
   ドレス選択手段と、 前記アドレス選択手段の選択出力に応じてアドレス設定
   を行い、前記入力データｍビット及びこの入力データの
   イネーブル信号ｊビットの計ｍ＋ｊビットを入力データ
   として書込み、ｍ＋ｊビットのデータを読出し出力する
   メモリ装置と、 前記メモリ装置の出力ｍ＋ｊビットのうちイネーブル信
   号ｊビットを入力とし、このイネーブル信号に基づいて
   出力タイミング信号を発生する出力タイミング発生回路
   と、 前記メモリ装置の出力ｍ＋ｊビットのうちデータ信号ｍ
   ビットを前記出力タイミング発生回路からの出力タイミ
   ング信号に基づいて選択的に出力する出力インターフェ
   ース回路とを具備することを特徴とするブロック・デ・
   インターリーブ装置。
3. 【請求項３】各ブロック毎に異なるブロックサイズを許
   容し、読み飛ばし情報を未使用データで表現するブロッ
   ク・インターリーブ方式によるデータを入力し、その入
   力データに同期したマスタークロックに基づいてデ・イ
   ンターリーブを行うブロック・デ・インターリーブ装置
   において、 前記マスタークロックをカウントしてアドレスを発生す
   るカウンタと、 前記マスタークロックに基づいて送信側インターリーブ
   の順序に応じた関数アドレスを発生する関数アドレス生
   成手段と、 前記カウンタのアドレス出力、前記関数アドレス生成手
   段のアドレス出力をブロック毎に交互に選択出力するア
   ドレス選択手段と、 前記未使用データを含む入力データから前記入力データ
   のイネーブル信号を制御信号としてｍビットを選択出力
   するデータ選択手段と、 前記アドレス選択手段の選択出力に応じてアドレス設定
   を行い、前記データ選択手段の選択出力を入力データと
   して書込み、ｍビットのデータを読出し出力するメモリ
   装置と、 前記メモリ装置の出力データを入力して前記未使用デー
   タからデータのイネーブルを判別し、この判別結果に基
   づいて出力タイミング信号を発生する出力タイミング発
   生回路と、 前記メモリ装置の出力データｍビットを前記出力タイミ
   ング発生回路からの出力タイミング信号に基づいて選択
   的に出力する出力インターフェース回路とを具備するこ
   とを特徴とするブロック・デ・インターリーブ装置。
4. 【請求項４】各ブロック毎に異なるブロックサイズを許
   容するブロック・インターリーブ方式によるデータを入
   力し、その入力データに同期したマスタークロックに基
   づいてデ・インターリーブを行うブロック・デ・インタ
   ーリーブ装置において、 前記マスタークロックをカウントしてアドレスを発生す
   るカウンタと、 前記マスタークロックに基づいて送信側インターリーブ
   の順序に応じた関数アドレスを発生すると共に、その関
   数アドレスと正逆関係にある逆関数アドレスを発生する
   関数アドレス生成手段と、 前記カウンタのアドレス出力、前記関数アドレス生成手
   段の関数アドレス出力をブロック毎に交互に選択出力す
   るアドレス選択手段と、 前記アドレス選択手段の選択出力に応じてアドレス設定
   を行い、前記入力データを書込み、読出し出力するメモ
   リ装置と、 前記関数アドレス生成手段で生成される関数アドレス及
   び逆関数アドレスからからデータのイネーブルを判別
   し、この判別結果に基づいて出力タイミング信号を発生
   する出力タイミング発生回路と、 前記メモリ装置の出力データを前記出力タイミング発生
   回路からの出力タイミング信号に基づいて選択的に出力
   する出力インターフェース回路とを具備することを特徴
   とするブロック・デ・インターリーブ装置。
5. 【請求項５】前記メモリ装置は、総アドレス数を一定と
   する複数個のメモリを用いて前記入力データをパラレル
   処理することを特徴とする請求項１乃至４いずれかに記
   載のブロック・デ・インターリーブ装置。
6. 【請求項６】各ブロック毎に異なるブロックサイズを許
   容するブロック・インターリーブ方式による符号化デー
   タをマッピングした送信信号を受信復調する受信装置に
   おいて、 前記符号化データをデ・マッピング処理するデ・マッピ
   ング手段と、 このデ・マッピング回路の出力をブロック・デ・インタ
   ーリーブ処理するブロック・デ・インターリーブ装置
   と、 このブロック・デ・インターリーブ装置の出力を復号化
   処理する復号化手段とを具備し、 前記ブロック・デ・インターリーブ装置として、請求項
   １乃至４のいずれか記載のブロック・デ・インターリー
   ブ装置を用いることを特徴とする受信装置。
7. 【請求項７】各ブロック毎に異なるブロックサイズを許
   容するブロック・インターリーブ方式によるデータを入
   力し、その入力データに同期したマスタークロックに基
   づいてデ・インターリーブを行うブロック・デ・インタ
   ーリーブ方法において、 前記マスタークロックをカウントしてアドレスを発生す
   る第１の過程と、 前記マスタークロックに基づいて送信側インターリーブ
   の順序に応じた関数アドレスを発生する第２の過程と、 前記第１の過程のアドレス出力、前記第２の過程のアド
   レス出力をブロック毎に交互に選択出力する第３の過程
   と、 前記第３の過程の選択出力に応じてアドレス設定を行
   い、前記入力データｍビット及びこの入力データのイネ
   ーブル信号ｊビットの計ｍ＋ｊビットを入力データとし
   てメモリ装置に書込み、このメモリ装置からｍ＋ｊビッ
   トのデータを読出し出力する第４の過程と、 前記メモリ装置の出力ｍ＋ｊビットのうちイネーブル信
   号ｊビットを入力とし、このイネーブル信号に基づいて
   出力タイミング信号を発生する第５の過程と、 前記メモリ装置の出力ｍ＋ｊビットのうちデータ信号ｍ
   ビットを前記第５の過程からの出力タイミング信号に基
   づいて選択的に出力する第６の過程とを具備することを
   特徴とするブロック・デ・インターリーブ方法。