JPH09321811A - デジタル通信システム - Google Patents

Abstract

(57)【要約】 【課題】 復調周波数範囲が狭い復調器を用いてもデジ
タル信号復調を確実に行える通信システムを提供する。 【解決手段】 入力データをクロック信号（ＣＬＫ）に
合わせてデジタル変調器１でデジタル変調し、このデジ
タル信号をＰＬＬシンセサイザ５ａから出力される搬送
波に乗せてデジタル復調器６側に送信し、復調器６側で
はＰＬＬシンセサイザ５ｂから出力される受信信号搬送
用の搬送波に受信信号を乗せてデジタル復調器６に加
え、クロック再生回路７で再生されるＣＬＫに合わせて
復調してデータを取り出す。前記ＣＬＫをＰＬＬシンセ
サイザ５ａに入力し、クロック再生回路７で再生したＣ
ＬＫをＰＬＬシンセサイザ５ｂに加えて、ＰＬＬシンセ
サイザ５ａ，５ｂの基準周波数を互いに同じ信号源（Ｃ
ＬＫ）から得ることにより、ＰＬＬシンセサイザ５ａ，
５ｂから出力される搬送波のローカル周波数を一致させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相同期回路を備
えた変調器および復調器を用いたデジタル通信システム
に関するものである。

【０００２】

【従来の技術】図３には、入力データを変調器側でデジ
タル変調したデジタル信号を送信し、そのデジタル信号
を復調器側で受信し復調して取り出すデジタル通信シス
テムの一例が示されている。

【０００３】同図において、変調器としてのデジタル変
調器１側には、ミキサー２ａを介してＰＬＬシンセサイ
ザ（位相同期回路）５ａが設けられ、復調器としてのデ
ジタル復調器６側には、ミキサー２ｂを介してＰＬＬシ
ンセサイザ５ｂが設けられており、ＰＬＬシンセサイザ
５ａ，５ｂにはそれぞれ、基準周波数発生器として機能
する基準信号発生回路４ａ，４ｂが設けられている。こ
れらのＰＬＬシンセサイザ５ａ，５ｂは、基準信号発生
回路４ａ，４ｂから発生する基準周波数ｆ_refにフェー
ズロック（位相同期）したローカル周波数の搬送波を出
力するローカル発振器として機能するものである。な
お、各基準信号発生回路４ａ，４ｂから発生する基準周
波数は互いに等しい周波数ｆ_ref と成している。

【０００４】このシステムにおいては、デジタル変調器
１によって、入力データをクロック信号（ＣＬＫ）に合
わせてデジタル変調して周波数ｆ_IF1 で出力し、このデ
ジタル信号をミキサー２ａによってＰＬＬシンセサイザ
５ａからの搬送波に搬送した後、増幅器３ａによって増
幅して送信する。

【０００５】この送信信号（ｆ_RF）は、増幅器３ｂによ
って増幅されてデジタル復調器６側に加えられるが、そ
の受信信号は、ミキサー２ｂにより、ＰＬＬシンセサイ
ザ５ｂから出力される受信信号搬送用のローカル周波数
をもった搬送波にミキシングされ、異なる周波数ｆ_IF2
に周波数変換されてデジタル復調器６に加えられる。ま
た、クロック再生回路７によって再生されたクロック信
号がデジタル復調器６に加えられ、デジタル復調器６に
より、再生クロック信号に合わせて受信信号のデジタル
復調が行われ、データが取り出される。

【０００６】

【発明が解決しようとする課題】ところで、ＰＬＬシン
セサイザ５ａ，５ｂから出力される搬送波のローカル周
波数は、基準周波数が異なれば異なるものである。した
がって、図３に示したようなシステムにおいては、基準
信号発生回路４ａ，４ｂの精度のばらつきや、温度差、
経年変化の差等があると、基準信号発生回路４ａ，４ｂ
から発生する基準周波数が異なるために、ＰＬＬシンセ
サイザ５ａ，５ｂのローカル周波数も異なってしまうと
いった問題があった。そうすると、デジタル復調器６の
復調周波数範囲が狭い場合等は、デジタル復調器６に入
力される信号の周波数がデジタル復調器６により復調可
能な周波数からずれてしまい、データの復調ができない
問題があった。

【０００７】本発明は上記従来の課題を解決するために
なされたものであり、その目的は、たとえ復調器の復調
周波数範囲が狭くても、変調器側でデジタル変調したデ
ジタル信号を復調器側で確実に復調できるデジタル通信
システムを提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明は次のような構成により課題を解決するため
の手段としている。すなわち、本発明は、入力データを
変調器側でデジタル変調したデジタル信号を送信し、該
デジタル信号を復調器側で受信し復調して取り出すデジ
タル通信システムにおいて、変調器側に設けられてデジ
タル信号搬送用の搬送波を出力する１個以上の位相同期
回路の基準周波数と復調器側に設けられて受信信号搬送
用の搬送波を出力する１個以上の位相同期回路の基準周
波数とを同じ信号源から得る構成としたことを特徴とし
て構成されている。

【０００９】また、前記信号源は入力データのクロック
信号と成し、変調器側では該クロック信号を位相同期回
路に入力し、復調器側では該クロック信号を再生するク
ロック再生回路を介してクロック信号を位相同期回路に
入力する構成とし、これらの位相同期回路の基準周波数
をクロック信号の整数倍又は整数分の一としたことも本
発明の特徴的な構成とされている。

【００１０】さらに、前記復調器側には、クロック再生
回路がクロック再生に要する時間と位相同期回路がクロ
ック信号に同期するまでの合計時間以上の遅延時間だけ
デジタル信号復調タイミングを遅らせる遅延回路が設け
られていること、前記変調器側には入力データのクロッ
ク信号を周波数変換して位相同期回路に加える周波数変
換回路が設けられ、変調器側にはクロック再生回路で再
生したクロック信号を周波数変換して位相同期回路に加
える周波数変換回路が設けられていることも本発明の特
徴的な構成とされている。

【００１１】上記構成の本発明において、変調器側に設
けられている位相同期回路の基準周波数と復調器側に設
けられている位相同期回路の基準周波数とは、例えば入
力データのクロック信号といった同じ信号源から得る構
成としたために、変調器側の位相同期回路から出力され
るローカル周波数と復調器側の位相同期回路から出力さ
れるローカル周波数は等しくなり、復調器に受信される
受信信号搬送用の搬送波の周波数変化がなくなる。その
ため、変調器側と復調器側の温度差や経年変化による差
が生じても、復調器に受信される受信信号の周波数は変
化せず、たとえ復調器の復調周波数範囲が狭い場合でも
確実に復調を行うことが可能となり、上記課題が解決さ
れる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、本実施形態例の説明におい
て、従来例と同一名称部分には同一符号を付し、その重
複説明は省略する。図１には、本発明に係るデジタル通
信システムの第１実施形態例の要部構成が示されてお
り、本発明が従来例と異なる最も特徴的なことは、デジ
タル変調器１側に設けられているＰＬＬシンセサイザ５
ａの基準周波数とデジタル復調器６側に設けられている
ＰＬＬシンセサイザ５ｂの基準周波数とを同じ信号源か
ら得る構成としたことである。すなわち、本実施形態例
では、信号源を入力データのクロック信号（ＣＬＫ）と
成し、デジタル変調器１側ではクロック信号をＰＬＬシ
ンセサイザ５ａに入力し、デジタル復調器６側ではクロ
ック再生回路７を介してクロック信号をＰＬＬシンセサ
イザ５ｂに入力する構成としており、このとき、ＰＬＬ
シンセサイザ５ａ，５ｂの基準周波数をクロック信号の
整数倍又は整数分の一としている。

【００１３】また、本実施形態例では、デジタル復調器
６側に、デジタル信号ｆ_ref が入力されてからクロック
再生回路７がクロック再生に要する時間とＰＬＬシンセ
サイザ５ｂがクロック信号に同期するまでの時間の合計
時間以上の時間だけ、デジタル信号復調タイミングを遅
らせる遅延回路８が設けられている。

【００１４】本実施形態例は以上のように構成されてお
り、本実施形態例でもほぼ同様の動作により、ＰＬＬシ
ンセサイザ５ａから出力される搬送波にデジタル変調器
１からのデジタル信号が搬送されてデジタル復調器６側
に送信され、ＰＬＬシンセサイザ５ｂから出力される搬
送波に乗せられた受信信号がデジタル復調器６によって
復調されるが、本実施形態例では、ＰＬＬシンセサイザ
５ａの基準周波数とＰＬＬシンセサイザ５ｂの基準周波
数とを、同じ信号源である入力データのクロック信号か
ら得る構成としたために、各ＰＬＬシンセサイザ５ａ，
５ｂから出力されるローカル周波数は等しくなり、ミキ
サー２ａ，２ｂによる周波数変換で生じる周波数変化が
なくなる。そのため、たとえデジタル変調器１側とデジ
タル復調器６側との温度差や経年変化による差が生じて
も受信信号の周波数ｆ_IF2 は変化しなくなり、したがっ
て、デジタル復調器６の復調周波数範囲が狭い場合にも
確実にデジタル信号復調を行うことが可能となる。

【００１５】また、本実施形態例では、遅延回路８を設
けており、クロック再生回路７がクロック再生に要する
時間とＰＬＬシンセサイザ５ｂがクロック信号に同期す
るまでの時間の合計時間以上の遅延時間だけ、デジタル
信号復調タイミングを遅らせるようにしているために、
周波数が安定してからデジタル復調器６による復調を行
うことが可能となり、データの欠落を確実に防止するこ
とができる。

【００１６】図２には、本発明に係るデジタル通信シス
テムの第２実施形態例の要部構成が示されている。本実
施形態例は上記第１実施形態例とほぼ同様に構成されて
おり、本実施形態例が上記第１実施形態例と異なる特徴
的なことは、デジタル変調器１側およびデジタル復調器
６側にそれぞれ周波数変換回路９ａ，９ｂを設けたこと
である。周波数変換回路９ａは、入力データのクロック
信号を周波数変換してＰＬＬシンセサイザ５ａに加える
回路であり、周波数変換回路９ｂは、クロック再生回路
７で再生したクロック信号を周波数変換してＰＬＬシン
セサイザ５ｂに加える回路であり、各クロック信号を互
いに同じ周波数に変換して基準周波数とし、ＰＬＬシン
セサイザ５ａ，５ｂに加える。

【００１７】一般に、デジタル通信システムにおいて、
データ伝送速度が変化した場合、ベースバンドのクロッ
ク信号周波数が変化し、それにより、デジタル信号の周
波数ｆ_ref も変化するが、本実施形態例のように、入力
データのクロック信号を周波数変換回路９ａを介して周
波数変換してＰＬＬシンセサイザ５ａに加え、ＰＬＬシ
ンセサイザ５ａからデジタル信号搬送用の搬送波を出力
すれば、デジタル変調波の周波数ｆ_RFはデータ伝送速度
が変化しても変化しない。

【００１８】本実施形態例は以上のように構成されてお
り、本実施形態例でも上記第１実施形態例とほぼ同様の
動作により同様の効果を奏することができる。

【００１９】また、本実施形態例によれば、デジタル変
調器１側に周波数変調回路９ａを設け、入力データのク
ロック信号を周波数変換してＰＬＬシンセサイザ５ａに
加える構成としたために、ＰＬＬシンセサイザ５ａの基
準周波数を一定にすることが可能となり、前記の如く、
たとえデータ伝送速度が変化した場合にも、送信される
デジタル変調波の周波数ｆ_RFを一定の値とすることがで
きる。そして、本実施形態例では、デジタル復調器６側
においても周波数変換回路９ｂを設けて、クロック再生
回路７で再生したクロック信号を周波数変換してＰＬＬ
シンセサイザ５ｂに加える構成としたために、ｆ_IF2 は
変化せずに復調とすることが可能となり、デジタル復調
器６の復調周波数が狭い場合にも確実に信号の復調を行
う同様の効果を奏することができる。

【００２０】なお、本発明は上記実施形態例に限定され
ることはなく、様々な実施の態様を採り得る。例えば、
上記実施形態例では、いずれもデジタル復調器６側に遅
延回路８を設けたが、遅延回路８は省略することもでき
る。ただし、遅延回路８を設けて、クロック再生回路７
がクロック再生に要する時間とＰＬＬシンセサイザ５ｂ
がクロック信号に同期するまでの時間の合計時間以上の
遅延時間だけデジタル信号復調タイミングを遅らせるこ
とにより、周波数が確実に安定してからデジタル復調器
６による復調を行い、データの欠落を確実に防止するこ
とができるために、遅延回路８を設けることが好まし
い。

【００２１】また、上記実施形態例では、デジタル変調
器１側に１つのＰＬＬシンセサイザ５ａを設け、デジタ
ル復調器６側にも１つのＰＬＬシンセサイザ５ｂを設け
てデジタル通信システムを構成したが、変調器および復
調器側に設けられるＰＬＬシンセサイザは必ずしも１個
ずつとは限らず、変調器と復調器のいずれか一方側に２
個以上のＰＬＬシンセサイザを設けてデジタル通信シス
テムを構成してもよいし、変調器側と復調器側の両方に
２個以上のＰＬＬシンセサイザを設けてデジタル通信シ
ステムを構成してもよい。

【００２２】

【発明の効果】本発明によれば、変調器側に設けた位相
同期回路の基準周波数と復調器側に設けた位相同期回路
の基準周波数とを同じ信号源から得る構成としたため
に、変調器側と復調器側の精度のばらつきや温度差、経
年変化の差が大きくても基準周波数に対応して出力され
る各位相同期回路のローカル周波数を等しくすることが
できる。そのため、このローカル周波数の搬送波によっ
て周波数変換したときの周波数変化をなくすことが可能
となり、システムに用いられる復調器側の復調周波数範
囲が狭い場合にも、復調器によってデジタル信号を確実
に復調して取り出すことができる。

【００２３】また、前記信号源は入力データのクロック
信号と成し、変調器側では該クロック信号を位相同期回
路に入力し、復調器側では該クロック信号を再生するク
ロック再生回路を介してクロック信号を位相同期回路に
入力する構成とし、これらの位相同期回路の基準周波数
をクロック信号の整数倍又は整数分の一とした本発明に
よれば、入力データのクロック信号を利用して、容易
に、かつ、確実に変調器側の位相同期回路の基準周波数
と復調器側の位相同期回路の基準周波数を一致させて上
記効果を奏することができる。

【００２４】さらに、前記復調器側にはクロック再生回
路がクロック再生に要する時間と位相同期回路がクロッ
ク信号に同期するまでの合計時間以上の遅延時間だけデ
ジタル信号復調タイミングを遅らせる遅延回路が設けら
れている本発明によれば、受信信号の周波数が確実に安
定してから復調器側でのデジタル信号復調を行うことが
可能となり、データの欠落等を確実に防止することがで
きる。

【００２５】さらに、前記変調器側には入力データのク
ロック信号を周波数変換して位相同期回路に加える周波
数変換回路が設けられ、変調器側にはクロック再生回路
で再生したクロック信号を周波数変換して位相同期回路
に加える周波数変換回路が設けられている本発明によれ
ば、たとえデータ伝送速度が変化してクロック信号の周
波数が変化したとしても、変調器側の位相同期回路に加
える基準周波数を一定とすることができるし、復調器側
でも同様に基準周波数を一定の同一周波数とすることが
できるために、データ伝送速度が異なるシステムにおい
ても、デジタル変調信号の周波数が変化せず、そのまま
適用することが可能である。

【図面の簡単な説明】

【図１】本発明に係るデジタル通信システムの第１実施
形態例を示す要部構成図である。

【図２】本発明に係るデジタル通信システムの第２実施
形態例を示す要部構成図である。

【図３】従来のデジタル通信システムの一例を示す説明
図である。

【符号の説明】

１ デジタル変調器 ２ａ，２ｂ ミキサー ５ａ，５ｂ ＰＬＬシンセサイザ ６ デジタル復調器 ７ クロック再生回路 ８ 遅延回路 ９ａ，９ｂ 周波数変換回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力データを変調器側でデジタル変調し
   たデジタル信号を送信し、該デジタル信号を復調器側で
   受信し復調して取り出すデジタル通信システムにおい
   て、変調器側に設けられてデジタル信号搬送用の搬送波
   を出力する１個以上の位相同期回路の基準周波数と復調
   器側に設けられて受信信号搬送用の搬送波を出力する１
   個以上の位相同期回路の基準周波数とを同じ信号源から
   得る構成としたことを特徴とするデジタル通信システ
   ム。
2. 【請求項２】 信号源は入力データのクロック信号と成
   し、変調器側では該クロック信号を位相同期回路に入力
   し、復調器側では該クロック信号を再生するクロック再
   生回路を介してクロック信号を位相同期回路に入力する
   構成とし、これらの位相同期回路の基準周波数をクロッ
   ク信号の整数倍又は整数分の一としたことを特徴とする
   請求項１記載のデジタル通信システム。
3. 【請求項３】 復調器側には、クロック再生回路がクロ
   ック再生に要する時間と位相同期回路がクロック信号に
   同期するまでの合計時間以上の遅延時間だけデジタル信
   号復調タイミングを遅らせる遅延回路が設けられている
   ことを特徴とする請求項２記載のデジタル通信システ
   ム。
4. 【請求項４】 変調器側には入力データのクロック信号
   を周波数変換して位相同期回路に加える周波数変換回路
   が設けられ、復調器側にはクロック再生回路で再生した
   クロック信号を周波数変換して位相同期回路に加える周
   波数変換回路が設けられていることを特徴とする請求項
   ２又は請求項３記載のデジタル通信システム。