JPH09326672A

JPH09326672A - 多段くし形フィルタ

Info

Publication number: JPH09326672A
Application number: JP8347063A
Authority: JP
Inventors: Esu Toreegaa Deibitsudo; デイビッド．エス．トレーガー
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1995-12-27
Filing date: 1996-12-26
Publication date: 1997-12-16
Anticipated expiration: 2016-12-26
Also published as: JP4018765B2; US5835390A

Abstract

(57)【要約】【課題】ろ波しようとする信号のエイリアスまたはイ
メージ・バンドの実質的減衰を実現すること。【解決手段】デジタル・フィルタはくし形フィルタ技
術を用い、くし形フィルタ１００は用途によってデシメ
ーションまたは補間を実行できる。くし形フィルタは多
段素子で、１つ以上の段を有し、ワード長Ｗ_L 全体が最
適に減少される。累積段の組内部での項の総数も最適に
減少される。したがってくし形デシメーションまたは補
間フィルタ・アーキテクチャは、ハードウェアで使用し
た場合に最小限の大きさとなり、ソフトウェアで使用し
た場合に最小限の演算を用いる。くし形デシメーション
または補間フィルタ内のフィルタ素子はｚ変換Ｃ_K
（ｚ）項９９を含む。フィルタ素子は注目する段がデシ
メート・バイ・ツーまたはインタポレート・バイ・ツー
・レート変換スイッチを含む場合に単純なｚ変換（１＋
ｚ^-1）項に減少できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル・フィルタ
に関し、さらに詳しくは組み合せ多段くし形フィルタと
して実施されるマルチ・レート・デジタル・フィルタに
関する。多段くし形フィルタは、入力信号のエイリアス
またはイメージ周波数帯域の実質的な減衰を行なうため
に必要な最小限の演算項数およびワード長を有するよう
に設計される。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／５８０，２７２号（１
９９５年１２月２７日出願）の明細書の記載に基づくも
のであって、当該米国特許出願の番号を参照することに
よって当該米国特許出願の明細書の記載内容が本明細書
の一部分を構成するものとする。

【０００３】

【従来の技術】マルチ・レート・デジタル・フィルタは
一般に周知である。例えば、マルチ・レート・デジタル
・フィルタは、オーバー・サンプリング形のアナログ−
デジタル変換器で量子化雑音を除去したり、サンプリン
グ・レート減少中にスプリアス信号のエイリアシングを
減少させるために広汎に使用されている。マルチ・レー
ト・デジタル・フィルタは、オーバー・サンプリング形
のデジタル−アナログ変換器で入力信号の補間を実行す
るためにも使用される。つまりマルチ・レート・デジタ
ル・フィルタは、サンプル・レート低減用にはアンチ・
エイリアス・フィルタ（anti-alias filter ）として、
また、サンプル・レート倍増用にはアンチ・イメージン
グ・フィルタ（anti-imaging filter ）として使用する
ことができる。

【０００４】マルチ・レート・フィルタはフィルタ素子
（filtering component ）以外にも、フィルタ内部でサ
ンプリング・レートを変換するためのメカニズムも使用
する。このレート変換メカニズムはレート変換スイッチ
と呼ばれることが多く、フィルタ素子の前または後のど
ちらかで使用される。マルチ・レート・フィルタは、フ
ィルタとレート変換メカニズムの双方を有しており、
（ｉ）信号のエイリアシングまたはイメージング・バン
ド内での雑音の抑圧または減衰、（ii）マルチ・レート
・フィルタの入出力端子間でのデータ・レートの減少
（または増大）、を行なう。サンプリング・レートを減
少する場合、フィルタは「デシメーション（decimatio
n）」フィルタと呼ばれる。サンプリング・レートを増
大する場合、フィルタは「補間（interpolation ）」フ
ィルタと呼ばれる。

【０００５】デシメーション・フィルタの動作は、入力
信号のサンプリング・レートを大きな値ＫＦ_s から小さ
な値Ｆ_s へ減少することからなり、ここでＫは１．０よ
り大きな値のサンプリング・レート変換比である。逆
に、補間フィルタは信号のサンプリング・レートを小さ
い値Ｆ_s から大きい値ＫＦ_s へ増大させる。つまり、Ｋ
の大きさは一般にデシメーションまたは補間の比を表現
するものである。有限インパルス応答（ＦＩＲ）または
無限インパルス応答（ＩＩＲ）技術を用いるデシメーシ
ョンおよび補間フィルタについては、フランカらの「電
気通信および信号処理用アナログ−デジタルＶＬＳＩ回
路の設計」（Franca et al., Design of Analog-Digita
l VLSI Circuits for Telecommunications and Signal
Processing, （2nd Ed., Prentice Hall）, pp.251 - 2
89）を参照すると（本明細書で参照に含めてある）さら
に説明される。

【０００６】くし形フィルタに対向する従来のＦＩＲお
よびＩＩＲフィルタのデメリットは、ＦＩＲまたはＩＩ
Ｒ構造に付随する複数のタップのそれぞれに係数乗算器
を必要とすることである。したがって、ＩＩＲまたはＦ
ＩＲ構造内の各タップは複雑な乗算器機能を必要とし、
各乗算器はそれ自身に固有の重み付け係数（weighting
factor）を有する。特定のタップに別個の乗算比を実現
するには、複雑な乗算の組み合せを必要とする。そのた
め、乗算器の演算を用いる代わりに、加算器と遅延素子
だけで乗算が実行されるようなより簡単なアルゴリズム
を使用するフィルタ技術が望ましい。後者の複雑さの少
ないアプローチは、くし形のデシメーションまたは補間
フィルタで一般的に使用されている。簡単な加算および
遅延演算を使用する従来のくし形フィルタの説明は、ホ
ゲンナウアーの「デシメーションおよび補間用の経済的
デジタル・フィルタ・クラス」（Hogenauer, "An Econo
mical Class of Digital Filters for Decimation and
Interpolation", IEEE Trans. on Acoustics, Speech a
nd Signal Processing, Vol. ASSP-29, No. 2, April,
1981）（本明細書で参照に含めてある）、および、チュ
ウらの「くし形フィルタを用いたマルチ・レート・フィ
ルタの設計」（Chu, et al., "Multirate Filter Desig
ns Using Comb Filters", IEEE Trans. on Circuits an
d Systems, vol. CAS-31, pp. 913-924, November 198
4）（本明細書で参照に含めてある）を参照すると提供
される。

【０００７】くし形フィルタは、一般に、「演算項」と
呼ばれる基本ブロックから構成することができる。演算
項は、ハードウェア要素またはソフトウェア命令（soft
wareinstruction）として実現される演算を表す。ハー
ドウェアで実現するのに適当な演算は、互いにフィード
・フォワードまたはフィード・バック構成で接続された
一つの加算要素と遅延要素からなる。負の加算によるフ
ィード・フォワードで加算端子に接続した場合、演算項
は微分器を表わす。正の加算によるフィード・バックで
加算端子に接続された場合、演算項は積分器を表わす。
積分器と微分器は、サンプリング・レート変換スイッチ
によってそれぞれ分離される。

【０００８】図１は複素ｚ平面でプロットされたくし形
フィルタ関数の零点を図示している。図１は幾つかの零
点を示しており、その第１のものは点１０ａ、第２のも
のが１０ｂ、等となっている。典型的には、くし形フィ
ルタの長さをサンプリング・レート変換比Ｋと等しくな
るように設定する。この場合、各零点はエイリアス・バ
ンドまたはイメージ・バンドの各々の中央に位置する。
図１に示した例では、Ｋは８に等しく、また７個（すな
わちＫ−１）の零点があり、その周囲にエイリアス・バ
ンドまたはイメージ・バンドが形成されている。本明細
書中の以下で定義するようなくし形フィルタの次数Ｎ
は、各零点における零の数を意味する。

【０００９】図２を参照すると、典型的なくし形フィル
タの周波数応答の一部が図示してある。さらに詳しく
は、図２では図１を参照して説明した最初の３つの零点
１０ａ、１０ｂ、１０ｃが図示してある。零点１０ａ〜
１０ｃは（Ｋ−１）個の零点のうちの３つを表してお
り、ここでＫはすでに定義したようにサンプリング・レ
ート変換比である。パスバンド（passband；通過域）は
０からＦ_P まで広がる周波数帯域として示され、エイリ
アス・バンドまたはイメージ・バンドは、零点１０ａ〜
１０ｃを中心とする幅Ｆ_A の周波数帯域として表され
る。一般的に言うと、くし形フィルタがデシメーション
または補間を多く実行する程、相対的なパスバンドの幅
Ｆ_P が増大する。パスバンドが増大すると、エイリアス
・バンドまたはイメージ・バンドＦ_A もＦ_P の２倍に比
例して増大する。

【００１０】くし形フィルタは、複雑さが少ない特性に
加えて、優れたロールオフ特性を実現している。本質的
に、高い周波数ほど大きな減衰を受ける。このロールオ
フ特性の利点は、くし形フィルタをローパス・フィルタ
として用いてオーバー・サンプリング型アナログ・デジ
タル変換器の高周波領域の量子化雑音を除去する場合に
特に好ましい。低い周波数域ではくし形フィルタの減衰
が小さいので、エイリアスまたはイメージ・エラーが第
１の（すなわち、最も低い）エイリアス・バンドまたは
イメージ・バンドの低い周波数エッジＦ_B で最も発生し
易くなる。

【００１１】デシメーションまたは補間くし形フィルタ
の主要機能は、サンプリング・レートを各々減少または
増大させ、パスバンドのエイリアスまたはイメージ・エ
ラーを所定範囲内に抑えることである。例えば、設計ス
ペックで任意のレート変換比ＫについてＸ₁ ｄＢの阻止
域減衰量を指定した場合、設計スペックに適合するため
にくし形フィルタには次数Ｎ₁ が必要である。しかし、
減衰量は点Ｆ_B においてＸ₁ ｄＢからＸ₂ ｄＢまで増大
すれば、くし形フィルタは図２でＮ₂ と表記してある追
加の次数を用いる必要がある。

【００１２】減衰量がさらに増大すると、くし形フィル
タの次数を増やす必要があることは明らかである。本明
細書中で定義しているように、「次数（order ）」はフ
ィルタの必要とする演算項の総数を表す。レート変換ス
イッチによって分離されたＮ次の微分器とＮ次の積分器
は合計２Ｎ項を必要とする。即ち、積分器についてＮ
項、また微分器についてＮ項を必要とする。Ｎ次微分器
とレート変換スイッチとＮ次積分器の組合わせは、以下
本明細書中で単一段くし形フィルタと称する。後に議論
するように、くし形フィルタは一段よりも多くの段を有
するように設計できる。

【００１３】

【発明が解決しようとする課題】図２はいっそう厳密な
エイリアス・バンドまたはイメージ・バンド減衰を実現
するため追加次数を導入する必要性を表している。残念
ながら、次数の増加によって、くし形フィルタ設計はハ
ードウェアとソフトウェアの両面で複雑化する。次数の
増加は一般に、デシメーション・フィルタの第１の積分
器または補間フィルタの最後の積分器のワード長Ｗ_L を
増大させ、そのうえに演算項の数を２だけ増加する必要
がある。

【００１４】次数Ｎは、特にレート変換比Ｋならびに阻
止域減衰量の関数として決定される。Ｎの総数を増加さ
せて必要とされる減衰またはデータ・レート変換比を満
たす場合、くし形フィルタ全体の複雑さも増加する。く
し形フィルタの複雑さ（すなわち演算項の総数とＷ_L ）
をが増すと、集積回路では大量のシリコン面積をハード
ウェア実現に浪費する。ソフトウェアとして考えた場
合、複雑なくし形フィルタは大量のソフトウェア命令を
必要とする。したがって、高次のくし形フィルタの設計
では、必要とされる演算項とＷ_L 両方の数を最小限にで
きるような設計手法を用いることが肝要になる。好適な
設計手法は数段の単一段くし形フィルタを用いた場合で
も、各段は最小の演算項数を有する必要がある。

【００１５】

【課題を解決するための手段】上記で概説した問題は、
大部分がくし形構造の複雑さを減少するための新手法を
用いた多段くし形フィルタによって解決される。このく
し形フィルタの各段は、演算項の総数が最小になるよう
に一対のフィルタ要素を含む。このくし形フィルタは、
デシメーション・フィルタまたは補間フィルタとして構
成でき、これらのフィルタの少なくとも低周波段は最小
の演算項数となるように実施されるフィルタ要素を含
む。一実施の形態によれば、多次のくし形フィルタはレ
ート変更スイッチによって分離された積分項および微分
項として、または直接高いサンプリング・レートで動作
するくし形フィルタとして実現される。高いサンプリン
グ・レートで動作するくし形フィルタとして実現された
場合は、次式によって記述することができる。

【００１６】

【数１】

【００１７】ここで、Ｋはその段のレート変換比であ
る。レート変換スイッチによって分離した積分項および
微分項として実現した場合は、隣接段からの微分項を積
分項（integer terms ）でキャンセルすることができ
る。この結果、全体で最小限の演算項数を有する最適な
構造が得られる。

【００１８】大まかに言えば、本発明は多段のくし形フ
ィルタに関する。このくし形フィルタは多数のくし形フ
ィルタ段を含み、その一つが第１のフィルタ素子を含
み、これがレート変換スイッチによって第１のフィルタ
素子より低いサンプリグ・レートで動作する第２のフィ
ルタ素子に接続される。多段くし形フィルタは、第１の
フィルタ素子にＣ_K （ｚ）項を含む伝達関数を分割して
挿入することで最小限の項数を実現できる。本明細書中
で記載しているように、高周波フィルタ素子（higher f
requency filter element ）は、より低いサンプリング
・レートで動作する低周波フィルタ素子（lower freque
ncy filter element）よりも高いサンプリング・レート
で動作するｚ伝達関数を有する素子である。低周波およ
び高周波フィルタ素子は、多段くし形フィルタの単一段
内に構成される。低周波フィルタ素子はしたがってデシ
メーション・フィルタではサンプリング・レート変換ス
イッチに後続するように構成され、このスイッチの反対
側は高周波フィルタ素子となる。逆に、補間フィルタで
は低周波フィルタ素子はサンプリング・レート変換スイ
ッチ先行するように構成され、このスイッチの反対側は
高周波フィルタ素子となる。

【００１９】一実施の形態によれば、レート変換スイッ
チは、第１のフィルタ素子を通って伝達される信号を、
その信号のサンプリング・レートよりも低いレートでサ
ンプルする。例えば１／２の周波数でサンプルされる。

【００２０】別の実施の形態によれば、レート変換スイ
ッチは、第１のフィルタ素子を通って伝達される信号
を、その信号のサンプリグ・レートより高いレートでサ
ンプルする。例えば２倍でサンプルされる。

【００２１】さらに別の実施の形態によれば、第１のフ
ィルタ素子の伝達関数に付随する項Ｃ_K （ｚ）はハード
ウェアで実施した場合には加算回路と遅延回路を含み、
または命令を実行するＣＰＵで行なうソフトウェアで実
施した演算を含む。

【００２２】本発明は種々の変更ならびに別の形態を許
容できるが、これの特定の実施の形態が図面に例として
図示してあり、これを本明細書中で詳細に説明する。し
かし、図面ならびにこれについての詳細な説明は、本発
明を開示した特定の態様に本発明を制限する意図のもの
ではなく、むしろその逆に、その意図は、添付の特許請
求の範囲で規定されたような本発明の精神および範囲内
にある全ての変更例、等価のものおよび代替例を含むこ
とにあることを理解すべきである。

【００２３】

【発明の実施の形態】ここで図面に戻ると、図３はくし
形デシメーションフィルタ（decimation comb filter）
１２（以下、デシメータ１２とも記す）およびくし形補
間フィルタ（interpolation comb filter ）１４（以
下、インタポレータ１４とも記す）内で実施したくし形
フィルタの伝達関数Ｈ（ｚ）を示す。デシメータ１２
は、ＫＦ_Sのサンプリング・レートを入力してからより
低いサンプリング・レートＦ_S を発生する。逆に、イン
タポレータ（interpolator）１４はサンプリング・レー
トＦ_S を入力してより高いサンプリング・レートＫＦ_S
を発生する。サンプリング・レートの変換は、レート変
換スイッチ１６および１８の係数Ｋに対応する。

【００２４】デシメータ１２とインタポレータ１４内の
伝達関数Ｈ（ｚ）は、次式で表現できる。

【００２５】

【数２】Ｈ（ｚ）＝［Ｃ_K （ｚ）］^N （２）ここで、式（１）において定義されたＣ_K （ｚ）はくし
形フィルタを表す。これはさらに次式で表現できる。

【００２６】

【数３】

【００２７】したがって、Ｃ_K （ｚ）は次のように記述
できる。

【００２８】

【数４】Ｃ_K （ｚ）＝Ｆ（ｚ）Ｇ（ｚ^K ）（４）ここで、Ｆ（ｚ）は１／（１−ｚ^-1）、また、Ｇ（ｚ
^K ）は１−ｚ^-Kである。

【００２９】Ｃ_K （ｚ）のｚ伝達関数１／（１−ｚ^-1）
成分はディスクリート時間積分器で実現され、図４では
２０で表してある。Ｃ_K （ｚ）のｚ伝達関数（１−
ｚ^-K）成分は、レート変換スイッチを通って移動すると
（１−ｚ^-1）となりディスクリート時間微分器で実現さ
れ、これを図４において２２で図示してある。積分器
（integrator）２０は、遅延素子（delay element ）２
４を経由してフィード・バックされたデータと入力デー
タとを加算器２６で加算したものと構造的に等価であ
る。微分器（differetiator ）２２は、入力データと遅
延素子２８を経由した入力データのフィード・フォワー
ドとを加算器３０で加算したものと等価である。

【００３０】図５においては、レート変換スイッチの反
対側に移動し、等価で複雑さの少ない構造を得る。例え
ば、ｚ^-K遅延素子２７は、加算器３０に沿ってデシメー
ション・スイッチ（decimation switch ）３８の反対側
へ移動することによりｚ^-1遅延素子２８に変更される。
多数の遅延素子２７をこれにより単一の遅延素子２８に
変換でき、デシメーション・スイッチ３８に後続する微
分器２２で表現できる。さらに図５では、ｚ^-K遅延素子
２９と加算器３０を補間スイッチ（interpolation swit
ch）４６の反対側へ移動して、単一の遅延素子３１を有
する微分器を作成することも図示してある。デシメーシ
ョン・スイッチまたは補間スイッチの反対側へ素子を移
動させることは、設計の複雑さを減少させる上で有用で
ある。この原理については、本明細書中で以下さらに説
明する。

【００３１】図６を参照すると、２Ｎ項を有する単一段
くし形デシメーション・フィルタ５２（以下、くし形デ
シメータ５２とも記す）を図示してある。この単一段く
し形デシメーション・フィルタは、第１のフィルタ素子
（すなわち積分器５４）と、デシメーション・スイッチ
５６の反対側に配置してある第２のフィルタ素子（すな
わち微分器５８）とを含む。くし形フィルタ関数のｎ個
の（１−ｚ^-K）項は、通常はデシメーション・スイッチ
５６に先行するが、図６に図示した簡略化では、ｎ個の
（１−ｚ^-K）項をデシメーション・スイッチ５６の後ろ
に移動し微分器５８として示すことができる。微分器５
８はｎ個の項を含み、その各々が単一の遅延要素を有す
る。つまり、くし形デシメータ５２は複雑さを減少で
き、図示したように実施できる。図６ではさらに、２
（Ｎ−１）個の微分項および積分項を有する単一段くし
形補間フィルタ６０（以下、インタポレータ６０とも記
す）を図示してある。この単一段くし形補間フィルタ
は、第１のフィルタ素子（すなわち積分器６４）と補間
スイッチ６６の反対側に配置してある第２の遅延素子
（すなわち微分器６２）を含む。くし形インタポレータ
６０の複雑さはｎ個の（１−ｚ^-K）項を補間スイッチ６
６に後続する通常の位置からスイッチ６６に先行する位
置へ移動し、これによって微分器６２を簡略化すること
により減少される。したがって、くし形デシメータ５２
と同様に、くし形インタポレータ６０は最も効率的かつ
最も複雑さの少ない形態で図示してある。くし形インタ
ポレータ６０の積分器６４と微分器６２の一つの項がサ
ンプル・ホールド回路（sample and hold circuit ）６
８としてシンボル化してあり、これにより積分器６４の
演算項の総数を（Ｎ−１）に、そして微分器６２の演算
項の総数を（Ｎ−１）に減少していることが理解され
る。

【００３２】図７は、くし形デシメータ５２とくし形イ
ンタポレータ７０の構造を図示している。くし形デシメ
ータ５２は、総数２Ｎの加算器７２（および７３）と総
数２Ｎの遅延素子７４を含む。第１のｎ個の加算器７２
と遅延素子７４はフィルタ素子、すなわち積分器５４を
表し、第２のｎ個の加算器７３と遅延素子７４はフィル
タ素子、すなわち微分器５８を表す。両方の素子は、デ
シメーション・スイッチ５６によって分離される。加算
器７２と遅延素子７４は直列接続してあり、１ビット・
スライス（上部）、またはワード長Ｗ_L を有する並列構
造の複数のビット・スライス（下部）として図示してあ
る。図７ではさらに、くし形インタポレータ７０の構造
も図示してある。インタポレータ７０は、２（Ｎ−１）
個の加算器７５と２（Ｎ−１）個の遅延素子８０とを含
む。くし形インタポレータ７０は、（Ｎ−１）個の微分
項を第１のフィルタ素子中に、そして（Ｎ−１）個の積
分項を第２のフィルタ素子中に含む。

【００３３】ワード長Ｗ_L は、各フィルタ素子における
演算項Ｎの総数、ならびにデシメーションまたは補間レ
ート変換比Ｋに依存する。くし形デシメーション・フィ
ルタ５２のワード長Ｗ_L は、次のように定義される。

【００３４】

【数５】Ｗ_L （ビット）＝Ｎ×ｌｏｇ₂ （Ｋ）＋Ｂ_IN （５）図８に図示したように、Ｂ_INはくし形デシメータ５２へ
のデータ・ビット入力数を表す。くし形デシメータ５２
はモジュロ演算（modulo arithmetic ）に依存し、デー
タを表現するために例えば２の補数等を必要とする。付
加ビットＢ_MAX＝Ｗ_L −Ｂ_INは、くし形デシメーション
・フィルタの正確な動作を確実にするために必要であ
る。各積分器および微分器の後でビットの数を切り捨
て、後続の素子のワード長を減少させることが可能であ
る。この他に、デシメータ内部での切り捨てを、第１の
素子の最後の積分器と第２の素子の最初の微分器の間だ
けで実行することができる。しかし、切り捨てにも関わ
らず、最大のＷ_L は式（４）から計算されるビットの数
に依存する。したがって、実装の複雑さを減少させるた
めにはＷ_L を減少させることが必須である。

【００３５】くし形インタポレータのワード長Ｗ_L は、
次のように定義される。

【００３６】

【数６】Ｗ_L （ビット）＝ｌｏｇ₂ ［（Ｋ）^N-1 ］＋Ｂ_IN （６）くし形インタポレータ７０の演算はモジュロ演算に依存
できないので、オーバー・フローは許されない。くし形
インタポレータ７０内の各レジスタは拡張され、オーバ
フローしないようにする必要があり、最後の積分器はＢ
_MAX ＝Ｗ_L −Ｂ_INの付加ビットを有する。くし形インタ
ポレータ内で切り捨てることは不可能であるが、先行す
る積分器および微分器は、後続の要素に比べてワード長
の拡張は少なくてすむ。この他に、図８に図示したよう
に、全ての微分器が共通のワード長を有し、全ての積分
器が最大長を有することもある。Ｗ_L を減少して実装の
複雑性を減少することが必須である。

【００３７】図９は８項の単一段くし形デシメーション
・フィルタ９０（以下、くし形フィルタ９０または構造
９０とも記す）の例を示す。例示してあるくし形フィル
タ９０を用いて、Ｗ_L と演算項の数を減少する設計の実
施を示す。この例では、スペック上、１６のデシメーシ
ョン比、６０ｄＢの阻止域減衰量、およびＦ_P ＝０．１
１３７５＊Ｆ_S （出力サンプリング・レート）のパスバ
ンドが要求される。くし形フィルタ９０は、比Ｋ＝１６
の例示してある単一のデシメーション・スイッチを有す
るように図示してある。Ｗ_L は式（５）より求められ
る。くし形デシメーション・フィルタ９０のＷ_L のビッ
ト数は（１６＋Ｂ_IN）である。Ｗ_L のビット数を減少さ
せる効果的な方法は、単一段構造のくし形フィルタを、
９２で示す多段構造に変更することである。

【００３８】図９の多段くし形デシメーションフィルタ
９２の例は、１６Ｆ_S のレートの入力データとＦ_S のレ
ートの出力データとの間に直列接続された３段構造を含
む。くし形フィルタ９２は要求されるスペックを満たす
ために、独立したくし形デシメータを使用して異なるエ
イリアス・バンドを減衰させる。最低周波数帯域は最終
のくし形デシメータで減衰し、したがってこれが最も高
い次数を必要とする。

【００３９】くし形フィルタ９２は、３個の単一段くし
形フィルタを構造９４のようにまとめる(merge) ことで
簡略化できる。以下の説明では、これを「統合多段くし
形フィルタ（merged multi-stage comb filter）」と称
する。図９は互いに隣接して（レート変換スイッチの同
じ側に）配置した積分器および微分器フィルタ素子を示
す。このように配置したフィルタ素子を互いに組み合せ
てさらに簡単な形態を得ることができ、微分器はスイッ
チの同じ側に配置してある積分器と組み合されこれをキ
ャンセルする。図示した例では、２または３項の微分器
が各々３ないし４項の積分器の２または３項をキャンセ
ルしており、両方の場合に単一の積分項を残すのみであ
る。

【００４０】統合多段構造９４は、単一段くし形デシメ
ーション・フィルタ９０より少ないＷ_L ビットでフィル
タ動作を実行する。式（５）を用いると、構造９４のＷ
_L ビットは、２×ｌｏｇ₂ （４）＋３×ｌｏｇ₂ （２）
＋４×ｌｏｇ₂ （２）＋Ｂ_INに等しい。ここから、多段
構造９４は、（１６＋Ｂ_IN）ビットＷ_L に代わって（１
１＋Ｂ_IN）ビットＷ_L で等価のフィルタ動作を実行す
る。したがって多段構造９４は、単一段構造９０に比
べ、集積回路上で少ないハードウェア・コンポーネント
を用いて小さい面積で構成できる。さらに、多段構造９
４は単一段構造９０より少ないソフトウェア演算しか必
要としない。

【００４１】構造９４は、構造９０と同様に４次の積分
項と４次の微分項がまだ必要である。つまり、単一段構
造の代わりに多段構造を用いてＷ_L が減少しているが、
演算項の数は同じままである。

【００４２】図１０の上段を参照すると、多段くし形デ
シメーション・フィルタ１００における単一段くし形フ
ィルタと他の単一段の一部分が図示してある。この単一
段くし形フィルタは、第１のフィルタ素子９６ａとデシ
メーション・スイッチ１０２の反対側に接続してある第
２のフィルタ素子９８ａを含む。レート変換比Ｋ１は、
９６ａのサンプリング・レートが９８ａのサンプリング
・レートのＫ１倍速いことを意味している。

【００４３】図１０の中段ではさらに、上段の多段くし
形デシメーション・フィルタ１００と等価のフィルタを
別の表現（構成）で図示している。この図では、単一段
くし形フィルタの微分項と積分項は各々次数がＮ１にな
っている。残りの次数は、（Ｎ２−Ｎ１）次のくし形フ
ィルタ関数Ｃ_K1 ^(N2-N1) で置き換えられている。Ｃ_K1
^(N2-N1) のｚ伝達関数Ｃ_K1 ^(N2-N1)(ｚ）は式（３）より
次式で与えられる。

【００４４】

【数７】 C_K1 ^(N2-N1)(z) ＝{C_K1(z)}^(N2-N1) ＝{(1/(1-z^-1)(1-z^-K1)}^(N2-N1) （７）この構成をとると、図１０下段のようにＮ１次の微分項
９７とＮ１次の積分項９６ｂは統合されることによりキ
ャンセルされる。この結果、Ｎ１次の微分項９８ｂと
（Ｎ２−Ｎ１）次のくし形フィルタ関数の項Ｃ_K1
^(N2-N1) のみが残るので、上段の図の場合に比べて演算
項数の削減が得られる。

【００４５】このように、単一段くし形フィルタにおい
て、レート変換スイッチの両側にある微分項と積分項
で、微分項が積分項に比べて次数が多くまたはサンプリ
ング・レートが低い場合に、微分項の次数を積分項の次
数と等しくし、積分項側に微分項と積分項の次数の差と
同じ次数のくし形フィルタ関数を挿入すれば等価の伝達
関数を得ることができる。

【００４６】単一段くし形フィルタが複数接続される多
段くし形フィルタにおいて、１つ以上の単一段で上記の
ような構成の変更を行えば、単一段間で次数の等しい微
分項と積分項が統合され、低次のくし形フィルタ関数の
みが残る。また、最も低いサンプリング・レートで動作
する微分項の次数も減らすことができる。この結果、多
段くし形フィルタ全体の演算項数を削減することができ
る。

【００４７】本発明の考え方は、くし形デシメーション
フィルタだけでなく、後述するようにくし形補間フィル
タにも適用可能である。

【００４８】図１１を参照すると、多段くし形補間フィ
ルタ１０８の単一段部分と他の段の部分の一部が図示し
てある。この単一段部分は、第１のフィルタ素子１０５
ａとサンプル・ホールド回路１１０の反対側に接続した
第２のフィルタ素子１０６ａを含む。サンプル・ホール
ド回路１１０により、フィルタ素子１０６ａのサンプリ
ング・レートがフィルタ素子１０５ａのサンプリング・
レートより低くなる。図１１は、サンプル・ホールド回
路１１１の一方の側に接続したフィルタ素子１０７ａも
図示している。

【００４９】この他にも、図１１では多段くし形補間フ
ィルタ１０８の単一段部分と別の段部分の一部について
の等価な表現を図示してある。この図において、単一段
部分の次数Ｎ₁ は、サンプル・ホールド回路１１０によ
って分離されたＮ₁ 次積分項１０５ｂおよびＮ₁ 次微分
項１０６ｂとして実施される。単一段部分の残りの次数
（Ｎ₂ −Ｎ₁ ）は、Ｃ_K1（ｚ）項１０３として実施され
る。Ｎ₁ 次微分器１０７ｂとＮ₁ 次積分器１０５ｂを統
合することによりキャンセルされ、（Ｎ₂ −Ｎ₁ ）次の
Ｃ_K1（ｚ）項１０３とＮ₁ 次微分項１０６ｂだけを残す
ことで項数の減少が得られる。ここでも、図１１はフィ
ルタ素子１０６ｂおよび１０３で結果的に同じ伝達関数
を生じるような考え得る多くの方法の一つを図示してい
ることに注意すべきである。

【００５０】図１０および図１１は、第２のフィルタ素
子９８および１０６で、低周波数におけるＮ₂ 次からＮ
₁ 次への演算項の減少（ここで、Ｎ₂ はＮ₁ よりも大き
いとする）を表している。第１のフィルタ素子内の項の
総数は一般に同じままか、または、増加が発生する場合
には、この増加は第２のフィルタ素子の演算項の総数の
減少よりも小さい。したがって、演算項の総数は全体と
して、くし形デシメーションまたは補間フィルタ１００
および１０８それぞれの場合に減少する。図１０および
図１１中のＫ１が２に等しい場合には、Ｃ_K1（ｚ）項の
単純な実施が得られる。この場合、Ｃ_K1（ｚ）は（１＋
ｚ^-1）に簡略化される。図１２は（１＋ｚ^-1）項の回路
を示す。（１＋ｚ^-1）項は、遅延要素１１６の加算器１
１８とのフィード・フォワード構成を用いて得られる。
加算器１１８は、フィード・フォワード遅延信号と入力
データとの正の加算を提供する。つまり、ｚ伝達関数
（１＋ｚ^-1）は、微分器に近い形態で表すことができ
る。微分器に見られるような負の加算を実行するのでは
なく、正の加算で（１＋ｚ^-1）を実行する。この新技術
の利点について、例を用いてさらに図示する。

【００５１】図１３を参照すると、図９の構造９２と数
学的に等価で、同一のデシメーション・フィルタ機能を
実行する８項の多段構造くし形デシメーションフィルタ
１１９の例が図示してある。構造１１９は新技術を用い
て実施される。くし形フィルタの段の幾つかの次数がデ
シメーション・スイッチによって分離された積分項およ
び微分項として、または微分項１２６に比べて高いサン
プリング・レートで動作する（１＋ｚ^-1）項として最適
に実現される。隣接する積分項と微分項は矢印１２０ａ
および１２２ａで示したように統合され、１２４で示し
たような最適な形態を得る。最大ワード長Ｗ_L はここで
も（１１＋Ｂ_IN）ビットだが、演算項の総数は、図９お
よび図１３では８項から７項へ減少している。つまり、
図９の構造に比較して最大のＷ_L と演算項の総数を減少
することができる。

【００５２】本発明はデジタルくし形フィルタのあらゆ
るタイプに応用することができることが、本開示の利点
を享受できる当業者には理解されよう。さらに、図示ま
た記述された本発明は、現時点での好適実施の形態を成
すものとみなすべきことも理解されるべきである。例え
ば、図示した本発明の形態は特定の段数、または特定の
デシメーション比または補間比に限定されるべきではな
い。本発明のくし形フィルタは、２段以上のくし形フィ
ルタで好ましくは最低周波数の段内の最低周波数のフィ
ルタ素子に隣接する少なくとも一つのフィルタ内部で、
独特(unique)の伝達関数Ｃ_K （ｚ）を有するものであ
る。本開示の利点を享受できる当業者には明らかなよう
に、演算項の総数を最適化するように設計構造に種々の
修正および変更を行なうことができる。したがって、本
明細書ならびに図面は限定的意味合いではなく、一つの
例示としてみなすべきものである。

【図面の簡単な説明】

【図１】８のレート変換比Ｋを有するくし形フィルタに
ついて複素ｚ平面の単位円に沿った零点を示す図であ
る。

【図２】Ｎ₁ 次およびＮ₂ 次の一段くし形フィルタの振
幅−周波数応答を示す図である。

【図３】デシメーション・レート変換スイッチに先行し
補間レート変換スイッチに後続するくし形フィルタの伝
達関数Ｈ（ｚ）のシンボル表現を示す図である。

【図４】等価なシンボルおよび構造形状で図示した積分
項および微分項を示す図である。

【図５】レート変換スイッチを移動して機能的に等価か
つ複雑さの少ない構造を導く演算を説明する説明図であ
る。

【図６】２Ｎ項を有する単一段くし形デシメーション・
フィルタと２（Ｎ−１）項を有するくし形補間フィルタ
のシンボル表現を示す図である。

【図７】図６のデシメータとインタポレータの構造要素
を示す図である。

【図８】図６のデシメータとインタポレータのワード長
要件を説明する説明図である。

【図９】実質的に同等の性能特性を有する典型的な単一
段デシメータと典型的な多段デシメータのシンボル表現
を示す図である。

【図１０】多段フィルタ素子を有し、一つの段が２つの
フィルタ素子を含み、また高周波フィルタ素子の伝達関
数内の少なくとも一つの項がＣ_K （ｚ）項を含むくし形
デシメーション・フィルタを示す図である。

【図１１】多段フィルタ素子を有し、一つの段が２つの
フィルタ素子を含み、また高周波フィルタ素子の伝達関
数内の少なくとも一つの項がＣ_K （ｚ）項を含むくし形
補間フィルタを示す図である。

【図１２】Ｋ１が２に等しいときに高周波フィルタ素子
または図１０および図１１の要素のｚ伝達関数に見られ
るような正のフィード・フォワード構成で組み合せた加
算ならびに遅延素子を示す図である。

【図１３】図９の典型的な多段くし形デシメータのシン
ボル表現で、演算項の総数を減少した等価な表現として
示す図である。

【符号の説明】

１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１
０ｇ零点１２，５２くし形デシメーション・フィルタ（くし形
デシメータ）１４，６０くし形補間フィルタ（インタポレータ）１６，１８レート変換スイッチ２０，５４，６４積分器２２，４０，５８，６２，１０７ｂ微分器２４，２７，２８，２９，３１，７４，８０，１１６
遅延素子２６，３０，７２，７３，７５，７８，１１８加算器３８，５６デシメーション・スイッチ４６補間スイッチ６８，１１０，１１１サンプル・ホールド回路７０くし形インタポレータ９０くし形デシメーション・フィルタ（くし形フィル
タまたは構造）９２，１１９くし形デシメーション・フィルタ（構
造）９４構造９６ａ，９８ａ，１０５ａ，１０７ａフィルタ素子９６ｂ積分項９７，９８ｂ，１２６微分項９９，１０３フィルタ素子（Ｃ_K1（ｚ）項）１００くし形デシメーション・フィルタ１０２デシメーション・レート変更スイッチ１０５ｂ積分器（積分項）１０６ｂフィルタ素子（微分項）１０８くし形補間フィルタ

Claims

【特許請求の範囲】

【請求項１】第１のフィルタ素子よりも低いサンプリ
ング・レートで動作する第２のフィルタ素子にレート変
換スイッチによって接続された第１のフィルタ素子を備
え、前記第１のフィルタ素子の伝達関数がくし形フィルタ関
数の項Ｃ_K （ｚ）項を含むことを特徴とする多段くし形
フィルタ。
【請求項２】第１のフィルタ素子よりも低いサンプリ
ング・レートで動作する第２のフィルタ素子にレート変
換スイッチによって接続された第１のフィルタ素子を備
え、前記第１のフィルタ素子の伝達関数が（１＋ｚ^-1）項を
含むことを特徴とする多段くし形フィルタ。
【請求項３】前記第２のフィルタ素子が前記第１のフ
ィルタ素子の１／２のサンプリング・レートで動作する
ことを特徴とする請求項１または２に記載の多段くし形
フィルタ。
【請求項４】前記第２のフィルタ素子の伝達関数が微
分項を含むことを特徴とする請求項１または２に記載の
多段くし形フィルタ。
【請求項５】前記項（１＋ｚ^-1）が、加算器と遅延素
子で構成されることを特徴とする請求項１または２に記
載の多段くし形フィルタ。