JPH09330269A - アクセス方式 - Google Patents
アクセス方式Info
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- JPH09330269A JPH09330269A JP14894596A JP14894596A JPH09330269A JP H09330269 A JPH09330269 A JP H09330269A JP 14894596 A JP14894596 A JP 14894596A JP 14894596 A JP14894596 A JP 14894596A JP H09330269 A JPH09330269 A JP H09330269A
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Abstract
(57)【要約】
【課題】 プロセッサの実行効率を低下させることな
く、共有メモリ内のデータを複数のプロセッサ間で同一
値として共有できるようにする。 【解決手段】 共有メモリ１と、この共有メモリ１に対
してアクセス可能ないわゆるビッグエンディアン型のプ
ロセッサＰ１とリトルエンディアン型のプロセッサＰ２
とを有するシステムにおいて、いずれか一方の型式の前
記プロセッサと共有メモリ１とを接続するアドレスバス
ＡＢ上に出力されたアドレス信号の所定ビットを論理反
転する論理反転回路２を設けて、共有メモリに対するア
クセスアドレスを変更し、単位アクセス当たりのアクセ
スデータの配列を他方の型式のプロセッサによりアクセ
スされたデータの配列と同一にする。
く、共有メモリ内のデータを複数のプロセッサ間で同一
値として共有できるようにする。 【解決手段】 共有メモリ１と、この共有メモリ１に対
してアクセス可能ないわゆるビッグエンディアン型のプ
ロセッサＰ１とリトルエンディアン型のプロセッサＰ２
とを有するシステムにおいて、いずれか一方の型式の前
記プロセッサと共有メモリ１とを接続するアドレスバス
ＡＢ上に出力されたアドレス信号の所定ビットを論理反
転する論理反転回路２を設けて、共有メモリに対するア
クセスアドレスを変更し、単位アクセス当たりのアクセ
スデータの配列を他方の型式のプロセッサによりアクセ
スされたデータの配列と同一にする。
Description
【０００１】
【発明の属する技術分野】本発明は、共有メモリに対し
て１つのデータを複数番地に亘ってアクセスする際のア
クセス方式が異なる複数のプロセッサ間で行うアクセス
方式に関する。
て１つのデータを複数番地に亘ってアクセスする際のア
クセス方式が異なる複数のプロセッサ間で行うアクセス
方式に関する。
【０００２】
【従来の技術】プロセッサがメモリ内のデータをアクセ
スする際には、メモリ内のどの位置のデータにアクセス
するかを示すためのアドレス信号を出力するが、Ｗビッ
トのデータバスを持つメモリに対してｎ×Ｗビットのデ
ータをアクセスする場合は、Ｗビットデータのアクセス
をｎ回行う必要がある。このｎ回のうち、ｎ×Ｗビット
のデータの最上位のＷビットデータをアクセスする際に
最も高位のアドレスを出力し、最下位のＷビットデータ
をアクセスする際に最も低位のアドレスを出力する、い
ゆわるリトルエンディアン型のプロセッサと、ｎ×Ｗビ
ットのデータの最上位のＷビットデータをアクセスする
際に最も低位のアドレスを出力し、最下位のＷビットデ
ータをアクセスする際に最も高位のアドレスを出力す
る、いゆわるビッグエンディアン型のプロセッサとが知
られている。
スする際には、メモリ内のどの位置のデータにアクセス
するかを示すためのアドレス信号を出力するが、Ｗビッ
トのデータバスを持つメモリに対してｎ×Ｗビットのデ
ータをアクセスする場合は、Ｗビットデータのアクセス
をｎ回行う必要がある。このｎ回のうち、ｎ×Ｗビット
のデータの最上位のＷビットデータをアクセスする際に
最も高位のアドレスを出力し、最下位のＷビットデータ
をアクセスする際に最も低位のアドレスを出力する、い
ゆわるリトルエンディアン型のプロセッサと、ｎ×Ｗビ
ットのデータの最上位のＷビットデータをアクセスする
際に最も低位のアドレスを出力し、最下位のＷビットデ
ータをアクセスする際に最も高位のアドレスを出力す
る、いゆわるビッグエンディアン型のプロセッサとが知
られている。
【０００３】このようにアクセス方式の異なる２個のプ
ロセッサと、それら双方からアクセス可能な共有メモリ
からなるシステムを構成して、ｎ×Ｗビットの１つのデ
ータを共有メモリのｎ個の番にＷビットずつ振り分けて
格納し、双方のプロセッサからアクセスした場合、一方
のプロセッサが認識したデータと、他方のプロセッサが
認識したデータとでは、図６に示したように、Ｗビット
単位での並び方が逆転したものとなり、両プロセッサ間
でデータを同一値として共有することができなくなる。
そこで、従来は、いずれか一方のプロセッサが、データ
アクセス時にＷビット単位の並びを逆転する処理をプロ
グラムに従って行っていた。
ロセッサと、それら双方からアクセス可能な共有メモリ
からなるシステムを構成して、ｎ×Ｗビットの１つのデ
ータを共有メモリのｎ個の番にＷビットずつ振り分けて
格納し、双方のプロセッサからアクセスした場合、一方
のプロセッサが認識したデータと、他方のプロセッサが
認識したデータとでは、図６に示したように、Ｗビット
単位での並び方が逆転したものとなり、両プロセッサ間
でデータを同一値として共有することができなくなる。
そこで、従来は、いずれか一方のプロセッサが、データ
アクセス時にＷビット単位の並びを逆転する処理をプロ
グラムに従って行っていた。
【０００４】
【発明が解決しようとする課題】しかし、この方式は、
プログラムが複雑化すると共に、プロセッサの実行効率
が低下するという問題があった。本発明は、このような
背景の下になされたもので、その目的は、プロセッサの
実行効率を低下させることなく、共有メモリ内のデータ
を複数のプロセッサ間で同一値として共有できるように
することにある。
プログラムが複雑化すると共に、プロセッサの実行効率
が低下するという問題があった。本発明は、このような
背景の下になされたもので、その目的は、プロセッサの
実行効率を低下させることなく、共有メモリ内のデータ
を複数のプロセッサ間で同一値として共有できるように
することにある。
【０００５】
【課題を解決するための手段】本発明は、Ｗビットのデ
ータバスを持つ共有メモリと、この共有メモリに対して
ｎ×Ｗビットのデータをアクセスする場合に、Ｗビット
データのアクセスをｎ回行うに当たって、ｎ×Ｗビット
のデータの最上位のＷビットデータをアクセスする際に
は最も低位のアドレスを出力し、最下位のＷビットデー
タをアクセスする際には最も高位のアドレスを出力する
型式のプロセッサと、ｎ×Ｗビットのデータの最上位の
Ｗビットデータをアクセスする際には最も高位のアドレ
スを出力し、最下位のＷビットデータをアクセスする際
には最も低位のアドレスを出力する型式のプロセッサと
を有するシステムにおいて、前記ｎの値が２のｍ乗の場
合に、いずれか一方の型式の前記プロセッサと前記共有
メモリとを接続するアドレスバス上に出力されたアドレ
ス信号のうち最下位のｍビットを論理反転する論理反転
回路を設けている。
ータバスを持つ共有メモリと、この共有メモリに対して
ｎ×Ｗビットのデータをアクセスする場合に、Ｗビット
データのアクセスをｎ回行うに当たって、ｎ×Ｗビット
のデータの最上位のＷビットデータをアクセスする際に
は最も低位のアドレスを出力し、最下位のＷビットデー
タをアクセスする際には最も高位のアドレスを出力する
型式のプロセッサと、ｎ×Ｗビットのデータの最上位の
Ｗビットデータをアクセスする際には最も高位のアドレ
スを出力し、最下位のＷビットデータをアクセスする際
には最も低位のアドレスを出力する型式のプロセッサと
を有するシステムにおいて、前記ｎの値が２のｍ乗の場
合に、いずれか一方の型式の前記プロセッサと前記共有
メモリとを接続するアドレスバス上に出力されたアドレ
ス信号のうち最下位のｍビットを論理反転する論理反転
回路を設けている。
【０００６】また、本発明は、Ｗビットのデータバスを
持つ共有メモリと、この共有メモリに対してｎ×Ｗビッ
トのデータをアクセスする場合に、Ｗビットデータのア
クセスをｎ回行うに当たって、ｎ×Ｗビットのデータの
最上位のＷビットデータをアクセスする際には最も低位
のアドレスを出力し、最下位のＷビットデータをアクセ
スする際には最も高位のアドレスを出力する型式のプロ
セッサと、ｎ×Ｗビットのデータの最上位のＷビットデ
ータをアクセスする際には最も高位のアドレスを出力
し、最下位のＷビットデータをアクセスする際には最も
低位のアドレスを出力する型式のプロセッサとを有する
システムにおいて、いずれか一方の型式の前記プロセッ
サと前記共有メモリとを接続するアドレスバス上に出力
されたアドレス信号の全てのビットを論理反転する論理
反転回路を設けている。
持つ共有メモリと、この共有メモリに対してｎ×Ｗビッ
トのデータをアクセスする場合に、Ｗビットデータのア
クセスをｎ回行うに当たって、ｎ×Ｗビットのデータの
最上位のＷビットデータをアクセスする際には最も低位
のアドレスを出力し、最下位のＷビットデータをアクセ
スする際には最も高位のアドレスを出力する型式のプロ
セッサと、ｎ×Ｗビットのデータの最上位のＷビットデ
ータをアクセスする際には最も高位のアドレスを出力
し、最下位のＷビットデータをアクセスする際には最も
低位のアドレスを出力する型式のプロセッサとを有する
システムにおいて、いずれか一方の型式の前記プロセッ
サと前記共有メモリとを接続するアドレスバス上に出力
されたアドレス信号の全てのビットを論理反転する論理
反転回路を設けている。
【０００７】本発明によれば、前記論理反転回路により
共有メモリに対するアクセスアドレスを変更し、単位ア
クセス当たりのアクセスデータの配列を他方の型式のプ
ロセッサによりアクセスされたデータの配列と同一にす
るので、共有メモリ上の複数アドレス位置に分納された
データを同一の値として共有させるために、単位アクセ
ス当たりのアクセスデータの配列を変更するためのプロ
グラムを用いる必要がなくなって、プログラムが複雑化
するのを回避でき、プロセッサの実行効率が低下するの
を防止することができる。
共有メモリに対するアクセスアドレスを変更し、単位ア
クセス当たりのアクセスデータの配列を他方の型式のプ
ロセッサによりアクセスされたデータの配列と同一にす
るので、共有メモリ上の複数アドレス位置に分納された
データを同一の値として共有させるために、単位アクセ
ス当たりのアクセスデータの配列を変更するためのプロ
グラムを用いる必要がなくなって、プログラムが複雑化
するのを回避でき、プロセッサの実行効率が低下するの
を防止することができる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態例を図
面に基づいて説明する。図１は、本発明の実施の形態例
によるアクセス方式の構成を示す構成図である。本アク
セス方式は、図１に示したように、Ｗビットのデータバ
スＤＢを持つ共有メモリ１と、この共有メモリ１に対し
てｎ×Ｗビットのデータをアクセスする場合に、Ｗビッ
トデータのアクセスをｎ回行うに当たって、ｎ×Ｗビッ
トのデータの最上位のＷビットデータをアクセスする際
には最も低位のアドレスを出力し、最下位のＷビットデ
ータをアクセスする際には最も高位のアドレスを出力す
る、いゆわるビッグエンディアン型のプロセッサ（以
下、第１プロセッサという）Ｐ１と、ｎ×Ｗビットのデ
ータの最上位のＷビットデータをアクセスする際に最も
高位のアドレスを出力し、最下位のＷビットデータをア
クセスする際には最も低位のアドレスを出力する、いゆ
わるリトルエンディアン型のプロセッサ（以下、第２プ
ロセッサという）Ｐ２とを有するシステムに適用される
ものであり、第２プロセッサＰ２と共有メモリ１とを接
続するアドレスバスＡＢ上には、論理反転回路２が配設
されている。なお、この論理反転回路２は、第１プロセ
ッサＰ１と共有メモリ１とを接続するアドレスバスＡＢ
上に配設してもよい。
面に基づいて説明する。図１は、本発明の実施の形態例
によるアクセス方式の構成を示す構成図である。本アク
セス方式は、図１に示したように、Ｗビットのデータバ
スＤＢを持つ共有メモリ１と、この共有メモリ１に対し
てｎ×Ｗビットのデータをアクセスする場合に、Ｗビッ
トデータのアクセスをｎ回行うに当たって、ｎ×Ｗビッ
トのデータの最上位のＷビットデータをアクセスする際
には最も低位のアドレスを出力し、最下位のＷビットデ
ータをアクセスする際には最も高位のアドレスを出力す
る、いゆわるビッグエンディアン型のプロセッサ（以
下、第１プロセッサという）Ｐ１と、ｎ×Ｗビットのデ
ータの最上位のＷビットデータをアクセスする際に最も
高位のアドレスを出力し、最下位のＷビットデータをア
クセスする際には最も低位のアドレスを出力する、いゆ
わるリトルエンディアン型のプロセッサ（以下、第２プ
ロセッサという）Ｐ２とを有するシステムに適用される
ものであり、第２プロセッサＰ２と共有メモリ１とを接
続するアドレスバスＡＢ上には、論理反転回路２が配設
されている。なお、この論理反転回路２は、第１プロセ
ッサＰ１と共有メモリ１とを接続するアドレスバスＡＢ
上に配設してもよい。
【０００９】［第１の形態例］第１の形態例に係るアク
セス方式は、ｎの値、すなわち１つのデータに対するア
クセス回数が２のｍ乗の場合に適用される例であり、こ
の場合は、論理反転回路２は、いずれか一方のプロセッ
サから共有メモリ１に接続されるアドレス信号のうち、
最下位のｍビットの論理を反転する。この反転処理によ
り、図２に示したように、共有メモリ１上のアクセスさ
れる位置が変更されて、図３に示したように、単位アク
セス当たりのアクセスデータの配列が他方の型式のプロ
セッサによりアクセスされたデータの配列と同一になる
ので、ｎ×Ｗビットのデータを双方のプロセッサ間で同
一の値としてアクセスすることが可能となる。このアク
セス方式の欠点は、ｎの値が２のｍ乗の場合に限定され
る結果、固定されてしまうことである。しかし、全ての
データをｎ（２のｍ乗）×Ｗビットの固定長に定義でき
る場合には、何ら問題なく使用することができる。
セス方式は、ｎの値、すなわち１つのデータに対するア
クセス回数が２のｍ乗の場合に適用される例であり、こ
の場合は、論理反転回路２は、いずれか一方のプロセッ
サから共有メモリ１に接続されるアドレス信号のうち、
最下位のｍビットの論理を反転する。この反転処理によ
り、図２に示したように、共有メモリ１上のアクセスさ
れる位置が変更されて、図３に示したように、単位アク
セス当たりのアクセスデータの配列が他方の型式のプロ
セッサによりアクセスされたデータの配列と同一になる
ので、ｎ×Ｗビットのデータを双方のプロセッサ間で同
一の値としてアクセスすることが可能となる。このアク
セス方式の欠点は、ｎの値が２のｍ乗の場合に限定され
る結果、固定されてしまうことである。しかし、全ての
データをｎ（２のｍ乗）×Ｗビットの固定長に定義でき
る場合には、何ら問題なく使用することができる。
【００１０】［第２の形態例］第２の形態例に係るアク
セス方式では、論理反転回路２は、いずれか一方のプロ
セッサから共有メモリ１に接続されるアドレス信号の全
てビットの論理を反転する。この反転処理により、図１
のように論理反転回路２を第２プロセッサＰ２側に配設
した場合には、図４に示したように、２第２プロセッサ
Ｐ２から出力されるアドレスが高位であるほど、共有メ
モリ１内の低位のアドレスにアクセスすることになり、
第１プロセッサＰ１によるアクセスの場合と全く同様の
アクセス順序となって、図３に示したように、単位アク
セス当たりのアクセスデータの配列が他方の型式のプロ
セッサによりアクセスされたデータの配列と同一になる
ので、ｎ×Ｗビットのデータを双方のプロセッサ間で同
一の値としてアクセスすることが可能となる。この第２
の形態例に係るアクセス方式では、ビット長の異なるデ
ータが混在していたとしても、必ず双方のプロセッサで
データを同一値として共有することができるが、アクセ
ス方法の欠点は、共有メモリ１内の同一のデータをアク
セスするためのアドレスが、双方のプロセッサで異なる
ことである。しかし、そのアドレスの対応は単純な関係
で表せるため、共有メモリ１内で共有するデータ構造と
配置が固定される場合においては、プログラム作成時に
それらのアドレスを簡単に決定することができるので、
プログラム実行時の負担にはならず、プロセッサの実行
効率が低下することはない。
セス方式では、論理反転回路２は、いずれか一方のプロ
セッサから共有メモリ１に接続されるアドレス信号の全
てビットの論理を反転する。この反転処理により、図１
のように論理反転回路２を第２プロセッサＰ２側に配設
した場合には、図４に示したように、２第２プロセッサ
Ｐ２から出力されるアドレスが高位であるほど、共有メ
モリ１内の低位のアドレスにアクセスすることになり、
第１プロセッサＰ１によるアクセスの場合と全く同様の
アクセス順序となって、図３に示したように、単位アク
セス当たりのアクセスデータの配列が他方の型式のプロ
セッサによりアクセスされたデータの配列と同一になる
ので、ｎ×Ｗビットのデータを双方のプロセッサ間で同
一の値としてアクセスすることが可能となる。この第２
の形態例に係るアクセス方式では、ビット長の異なるデ
ータが混在していたとしても、必ず双方のプロセッサで
データを同一値として共有することができるが、アクセ
ス方法の欠点は、共有メモリ１内の同一のデータをアク
セスするためのアドレスが、双方のプロセッサで異なる
ことである。しかし、そのアドレスの対応は単純な関係
で表せるため、共有メモリ１内で共有するデータ構造と
配置が固定される場合においては、プログラム作成時に
それらのアドレスを簡単に決定することができるので、
プログラム実行時の負担にはならず、プロセッサの実行
効率が低下することはない。
【００１１】［適用例］上記のような共有メモリに対す
るアクセス方式は、例えば、ファクトリ・オートメーシ
ョンシステム、産業用ロボット等におけるモーションコ
ントロール・ユニットに適用することができる。この種
のモーションコントロール・ユニットは、一般に、図５
に示したように、複数のサーボモータ１０の制御を行う
サーボコントローラ部１１と、周辺装置１２の制御や外
部装置１３との通信制御を含むユニット全体の統括制御
を行うシステムコントローラ部１４を有している。ま
た、サーボコントローラ部１１、システムコントローラ
部１４には互いに異なるタイプのプロセッサ、すなわ
ち、ビッグエンディアン型、或いはリトルエンディアン
型のプロセッサＰ１，またはＰ２が搭載されている。そ
して、ユニット内には、これら両プロセッサ間で共有さ
れる共有メモリ１も搭載されており、この共有メモリ１
といずれか一方のプロセッサＰ１，またはＰ２とを接続
するアドレスバスＡＢ上には、第２の形態例の論理反転
回路、すなわちアドレス信号の全ビットを反転する論理
反転回路２が配設されている。
るアクセス方式は、例えば、ファクトリ・オートメーシ
ョンシステム、産業用ロボット等におけるモーションコ
ントロール・ユニットに適用することができる。この種
のモーションコントロール・ユニットは、一般に、図５
に示したように、複数のサーボモータ１０の制御を行う
サーボコントローラ部１１と、周辺装置１２の制御や外
部装置１３との通信制御を含むユニット全体の統括制御
を行うシステムコントローラ部１４を有している。ま
た、サーボコントローラ部１１、システムコントローラ
部１４には互いに異なるタイプのプロセッサ、すなわ
ち、ビッグエンディアン型、或いはリトルエンディアン
型のプロセッサＰ１，またはＰ２が搭載されている。そ
して、ユニット内には、これら両プロセッサ間で共有さ
れる共有メモリ１も搭載されており、この共有メモリ１
といずれか一方のプロセッサＰ１，またはＰ２とを接続
するアドレスバスＡＢ上には、第２の形態例の論理反転
回路、すなわちアドレス信号の全ビットを反転する論理
反転回路２が配設されている。
【００１２】このモーションコントロール・ユニットで
は、システムコントローラ部１４のプロセッサがシステ
ム制御プログラムを実行している際に、そのシステム制
御プログラム中にサーボモータ１０を制御するコマンド
があると、サーボコントローラ部１１のプロセッサに制
御要求コマンドを出力する。すると、サーボコントロー
ラ部１１のプロセッサは、制御要求コマンドに従ってサ
ーボモータ１０を制御し、制御が終了した場合や異常事
態が発生した場合は、それら状態を示すデータをシステ
ムコントローラ部１４に通知する。これらのシステムコ
ントローラ部１４とサーボコントローラ部１１との間で
行われるデータの伝達は、全て共有メモリ１を介して行
う。このデータの種類と内容は多岐に亘っているが、そ
れらデータの共有メモリ１上での構造と格納位置、すな
わち絶対アドレスは固定されているので、システムコン
トローラ部１４とサーボコントローラ部１１の両プロセ
ッサが実際にアクセスする際のプログラム上のアドレス
は、上述したように、予め簡単に決定することができ
る。
は、システムコントローラ部１４のプロセッサがシステ
ム制御プログラムを実行している際に、そのシステム制
御プログラム中にサーボモータ１０を制御するコマンド
があると、サーボコントローラ部１１のプロセッサに制
御要求コマンドを出力する。すると、サーボコントロー
ラ部１１のプロセッサは、制御要求コマンドに従ってサ
ーボモータ１０を制御し、制御が終了した場合や異常事
態が発生した場合は、それら状態を示すデータをシステ
ムコントローラ部１４に通知する。これらのシステムコ
ントローラ部１４とサーボコントローラ部１１との間で
行われるデータの伝達は、全て共有メモリ１を介して行
う。このデータの種類と内容は多岐に亘っているが、そ
れらデータの共有メモリ１上での構造と格納位置、すな
わち絶対アドレスは固定されているので、システムコン
トローラ部１４とサーボコントローラ部１１の両プロセ
ッサが実際にアクセスする際のプログラム上のアドレス
は、上述したように、予め簡単に決定することができ
る。
【００１３】このように、いずれか一方のプロセッサと
共有メモリとを接続するアドレスバス上に単に論理反転
回路を設けて共有メモリ上に対するアクセスアドレスを
変更し、単位アクセス当たりのアクセスデータの配列を
他方の型式によりアクセスされたデータの配列と同一に
するという簡単な構成で、複数回のアクセスによりアク
セスされるべき１単位のデータを、双方のプロセッサ間
で同一の値として共有し得るようにしているので、上記
データを同一の値として共有させるために、単位アクセ
ス当たりのアクセスデータの配列を変更するためのプロ
グラムを用いる必要がなくなって、プログラムが複雑化
するのを回避でき、プロセッサの実行効率が低下するの
を防止することができる。
共有メモリとを接続するアドレスバス上に単に論理反転
回路を設けて共有メモリ上に対するアクセスアドレスを
変更し、単位アクセス当たりのアクセスデータの配列を
他方の型式によりアクセスされたデータの配列と同一に
するという簡単な構成で、複数回のアクセスによりアク
セスされるべき１単位のデータを、双方のプロセッサ間
で同一の値として共有し得るようにしているので、上記
データを同一の値として共有させるために、単位アクセ
ス当たりのアクセスデータの配列を変更するためのプロ
グラムを用いる必要がなくなって、プログラムが複雑化
するのを回避でき、プロセッサの実行効率が低下するの
を防止することができる。
【００１４】
【発明の効果】以上説明したように、本発明によれば、
Ｗビットのデータバスを持つ共有メモリと、この共有メ
モリに対してアクセス可能ないわゆるビッグエンディア
ン型のプロセッサとリトルエンディアン型のプロセッサ
とを有するシステムにおいて、いずれか一方の型式の前
記プロセッサと前記共有メモリとを接続するアドレスバ
ス上に出力されたアドレス信号の所定ビット（全てのビ
ットか、或いは１つのデータ当たりのアクセス回数ｎが
２のｍ乗の場合は、最下位のｍビット）を論理反転する
論理反転回路を設け、この論理反転回路により共有メモ
リに対するアクセスアドレスを変更し、単位アクセス当
たりのアクセスデータの配列を他方の型式によりアクセ
スされたデータの配列と同一にするので、共有メモリ上
の複数アドレス位置に分納されたデータを同一の値とし
て共有させるために、単位アクセス当たりのアクセスデ
ータの配列を変更するためのプログラムを用いる必要が
なくなって、プログラムが複雑化するのを回避でき、プ
ロセッサの実行効率が低下するのを防止することができ
る。
Ｗビットのデータバスを持つ共有メモリと、この共有メ
モリに対してアクセス可能ないわゆるビッグエンディア
ン型のプロセッサとリトルエンディアン型のプロセッサ
とを有するシステムにおいて、いずれか一方の型式の前
記プロセッサと前記共有メモリとを接続するアドレスバ
ス上に出力されたアドレス信号の所定ビット（全てのビ
ットか、或いは１つのデータ当たりのアクセス回数ｎが
２のｍ乗の場合は、最下位のｍビット）を論理反転する
論理反転回路を設け、この論理反転回路により共有メモ
リに対するアクセスアドレスを変更し、単位アクセス当
たりのアクセスデータの配列を他方の型式によりアクセ
スされたデータの配列と同一にするので、共有メモリ上
の複数アドレス位置に分納されたデータを同一の値とし
て共有させるために、単位アクセス当たりのアクセスデ
ータの配列を変更するためのプログラムを用いる必要が
なくなって、プログラムが複雑化するのを回避でき、プ
ロセッサの実行効率が低下するのを防止することができ
る。
【図１】本発明の実施の形態例によるアクセス方式の構
成を示す構成図である。
成を示す構成図である。
【図２】第１の形態例において、アドレス信号の最下位
のｍビットを論理反転した状態を示した図である。
のｍビットを論理反転した状態を示した図である。
【図３】反転されたアドレスにより双方のプロセッサに
よる単位アクセス当たりのアクセスデータの配列が同一
になった状態を示した図である。
よる単位アクセス当たりのアクセスデータの配列が同一
になった状態を示した図である。
【図４】第２の形態例において、アドレス信号の全ての
ビットを論理反転した状態を示した図である。
ビットを論理反転した状態を示した図である。
【図５】本発明の適用例に係るモーションコントロール
・ユニットの概略構成を示す構成図である。
・ユニットの概略構成を示す構成図である。
【図６】従来の問題点を示した図である。
１……共有メモリ、２……論理反転回路、Ｐ１……ビッ
グエンディアン型のプロセッサ、Ｐ２……リトルエンデ
ィアン型のプロセッサ、ＤＢ……データバス、ＡＢ……
アドレスバス。
グエンディアン型のプロセッサ、Ｐ２……リトルエンデ
ィアン型のプロセッサ、ＤＢ……データバス、ＡＢ……
アドレスバス。
Claims (2)
- 【請求項１】 Ｗビットのデータバスを持つ共有メモリ
と、この共有メモリに対してｎ×Ｗビットのデータをア
クセスする場合に、Ｗビットデータのアクセスをｎ回行
うに当たって、ｎ×Ｗビットのデータの最上位のＷビッ
トデータをアクセスする際には最も低位のアドレスを出
力し、最下位のＷビットデータをアクセスする際には最
も高位のアドレスを出力する型式のプロセッサと、ｎ×
Ｗビットのデータの最上位のＷビットデータをアクセス
する際には最も高位のアドレスを出力し、最下位のＷビ
ットデータをアクセスする際には最も低位のアドレスを
出力する型式のプロセッサとを有するシステムにおい
て、 前記ｎの値が２のｍ乗の場合に、いずれか一方の型式の
前記プロセッサと前記共有メモリとを接続するアドレス
バス上に出力されたアドレス信号のうち最下位のｍビッ
トを論理反転する論理反転回路を設けた、 ことを特徴とするアクセス方式。 - 【請求項２】 Ｗビットのデータバスを持つ共有メモリ
と、この共有メモリに対してｎ×Ｗビットのデータをア
クセスする場合に、Ｗビットデータのアクセスをｎ回行
うに当たって、ｎ×Ｗビットのデータの最上位のＷビッ
トデータをアクセスする際には最も低位のアドレスを出
力し、最下位のＷビットデータをアクセスする際には最
も高位のアドレスを出力する型式のプロセッサと、ｎ×
Ｗビットのデータの最上位のＷビットデータをアクセス
する際には最も高位のアドレスを出力し、最下位のＷビ
ットデータをアクセスする際には最も低位のアドレスを
出力する型式のプロセッサとを有するシステムにおい
て、 いずれか一方の型式の前記プロセッサと前記共有メモリ
とを接続するアドレスバス上に出力されたアドレス信号
の全てのビットを論理反転する論理反転回路を設けた、 ことを特徴とするアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14894596A JPH09330269A (ja) | 1996-06-11 | 1996-06-11 | アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14894596A JPH09330269A (ja) | 1996-06-11 | 1996-06-11 | アクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330269A true JPH09330269A (ja) | 1997-12-22 |
Family
ID=15464178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14894596A Pending JPH09330269A (ja) | 1996-06-11 | 1996-06-11 | アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330269A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030050462A (ko) * | 2001-12-18 | 2003-06-25 | 삼성전기주식회사 | 어드레싱 방식이 다른 두 중앙처리장치간 데이터 전송 방법 |
| US7587557B2 (en) | 2003-03-19 | 2009-09-08 | Panasonic Corporation | Data sharing apparatus and processor for sharing data between processors of different endianness |
-
1996
- 1996-06-11 JP JP14894596A patent/JPH09330269A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030050462A (ko) * | 2001-12-18 | 2003-06-25 | 삼성전기주식회사 | 어드레싱 방식이 다른 두 중앙처리장치간 데이터 전송 방법 |
| US7587557B2 (en) | 2003-03-19 | 2009-09-08 | Panasonic Corporation | Data sharing apparatus and processor for sharing data between processors of different endianness |
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