JPS63196984A - 画像デ−タ転送回路 - Google Patents
画像デ−タ転送回路Info
- Publication number
- JPS63196984A JPS63196984A JP2806387A JP2806387A JPS63196984A JP S63196984 A JPS63196984 A JP S63196984A JP 2806387 A JP2806387 A JP 2806387A JP 2806387 A JP2806387 A JP 2806387A JP S63196984 A JPS63196984 A JP S63196984A
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- JP
- Japan
- Prior art keywords
- bus
- decoder
- image data
- image
- data
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- Granted
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- 230000015654 memory Effects 0.000 claims abstract description 31
- 238000010586 diagram Methods 0.000 description 7
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- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、複数のバスを介して複数の画像メモリに選択
的に画像データを転送する画像データ転送日路に関する
。
的に画像データを転送する画像データ転送日路に関する
。
（従来の技術）
従来、複数のバスに接続された画像メモリに選択的に画
像データを転送する場合、ＣＰＵ （中央処理装置）か
らのバスセレクトデータによりバスを制御することがし
ばしば行われている。第５図はこのような場合に用いら
れる画像データ転送回路を示すものである。ＣＰＵＩか
らのバスセレクトデータＢＳは、バス選択回路となるデ
コーダ回路２に与えられる。デコーダ回路２は、バスセ
レクトデータＢＳをデコードしていずれか一つのバスを
使用可能状態にするためのバスイネーブル信号Ａ、Ｂ、
Ｃ，Ｄを出力する。そして、このバスイネーブル信号Ａ
−Ｄによって、画像データをセレクタ３及び選択された
バスを介して画像メモリ４，５．・・・に選択的に転送
するものとなっている。
像データを転送する場合、ＣＰＵ （中央処理装置）か
らのバスセレクトデータによりバスを制御することがし
ばしば行われている。第５図はこのような場合に用いら
れる画像データ転送回路を示すものである。ＣＰＵＩか
らのバスセレクトデータＢＳは、バス選択回路となるデ
コーダ回路２に与えられる。デコーダ回路２は、バスセ
レクトデータＢＳをデコードしていずれか一つのバスを
使用可能状態にするためのバスイネーブル信号Ａ、Ｂ、
Ｃ，Ｄを出力する。そして、このバスイネーブル信号Ａ
−Ｄによって、画像データをセレクタ３及び選択された
バスを介して画像メモリ４，５．・・・に選択的に転送
するものとなっている。
ところで、このようなシステムにおいて、従来、画像デ
ー、夕として１水平走査ラインのデータを１まとめにし
て転送する場合、１回のデータ転送で転送できるデータ
数ｎは、画像メモリの水平画素数をｍとすると、ｍ≧ｎ
の関係が成立つ範囲で設定する必要があった。これは、
転送画像データ数ｎが画像メモリの水平画素数ｍを超え
ると、画像メモリの水平画素数ｍを超えた転送データ分
について、画像メモリの次の水平ラインに格納しなけれ
ばならなくなり、画像読出し時のアドレスが複雑化する
からである。したがって、従来は、上記のような画像デ
ータ転送数の制約が、画像処理の適用範囲を限定してし
まう問題があった。
ー、夕として１水平走査ラインのデータを１まとめにし
て転送する場合、１回のデータ転送で転送できるデータ
数ｎは、画像メモリの水平画素数をｍとすると、ｍ≧ｎ
の関係が成立つ範囲で設定する必要があった。これは、
転送画像データ数ｎが画像メモリの水平画素数ｍを超え
ると、画像メモリの水平画素数ｍを超えた転送データ分
について、画像メモリの次の水平ラインに格納しなけれ
ばならなくなり、画像読出し時のアドレスが複雑化する
からである。したがって、従来は、上記のような画像デ
ータ転送数の制約が、画像処理の適用範囲を限定してし
まう問題があった。
（発明が解決しようとする問題点）
このように、従来の画像データ転送回路において゛は、
１回の転送データ数が画像メモリの１水平画素数との関
係において制約されてしまい、画像処理の適用範囲を限
定してしまうという問題があった。
１回の転送データ数が画像メモリの１水平画素数との関
係において制約されてしまい、画像処理の適用範囲を限
定してしまうという問題があった。
本発明は、このような問題を解決するためのもので、デ
ータ転送長が画像メモリのサイズに影響されない画像デ
ータ転送回路を提供することを目的とする。
ータ転送長が画像メモリのサイズに影響されない画像デ
ータ転送回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は、バスセレクトデータに基づいて複数のバスの
一つを選択的に使用可能状態とするバス選択回路と、前
記複数のバスにそれぞれ接続された画像メモリとを備え
、前記バス選択回路で選択されたバスを介して該バスに
接続された画像メモリに選択的に画像データを転送する
画像データ転送回路において、前記バス選択回路に、複
数の前記バスセレクトデータをそれぞれデコードする複
数のデコーダと、１画像データ転送中にこれらデコーダ
をバスコントロール信号に基づいて順次動作可能状態に
するデコーダ選択回路とを備えたことを特徴としている
。
一つを選択的に使用可能状態とするバス選択回路と、前
記複数のバスにそれぞれ接続された画像メモリとを備え
、前記バス選択回路で選択されたバスを介して該バスに
接続された画像メモリに選択的に画像データを転送する
画像データ転送回路において、前記バス選択回路に、複
数の前記バスセレクトデータをそれぞれデコードする複
数のデコーダと、１画像データ転送中にこれらデコーダ
をバスコントロール信号に基づいて順次動作可能状態に
するデコーダ選択回路とを備えたことを特徴としている
。
（作用）
複数のバスセレクトデータをそれぞれデコードする複数
のデコーダは、バスコントロール信号に基づいて１回の
データ転送時に順次イネーブル状態にされ、それぞれが
異なるバスを順次選択する。従って、１回のデータ転送
時に、画像データはこれらバスに接続された複数の画像
メモリに順次格納される。したがうて、転送データ数が
画像メモリの水平画素数を超える場合でも、超えた分に
ついては異なる画像メモリに格納することができるので
、転送データ長が特定の長さに制約されることがない。
のデコーダは、バスコントロール信号に基づいて１回の
データ転送時に順次イネーブル状態にされ、それぞれが
異なるバスを順次選択する。従って、１回のデータ転送
時に、画像データはこれらバスに接続された複数の画像
メモリに順次格納される。したがうて、転送データ数が
画像メモリの水平画素数を超える場合でも、超えた分に
ついては異なる画像メモリに格納することができるので
、転送データ長が特定の長さに制約されることがない。
（実施例）
以下図面に基づいて本発明の一実施例について説明する
。
。
第１図は本実施例に係る画像データ転送回路の構成を示
す図である。
す図である。
ＣＰＵＩＩは、バス選択回路１２に対し２つのバスセレ
クトデータＢＳＩ、ＢＳ２と、バスコントロール信号Ｂ
Ｃとを出力する。バス選択回路１２は、上記バスセレク
トデータＢＳＩ、゛ＢＳ２と、バスコントロール信号Ｂ
Ｃとに基づいて、１回の画像転送サイクルに２つの異な
るバスイネーブル信号Ａ、Ｂ、Ｃ，Ｄをセレクタ１３に
出力する。セレクタ１３は、入力されたバスイネーブル
信号Ａ−Ｄに基づいて画像データを転送するバスＢａ、
Ｂｂ、Ｂｃ、Ｂｄを選択する。画像データは、選択され
たバスＢａ−Ｂｄを介して画像メモリ１４．１５．・・
・に選択的に格納される。
クトデータＢＳＩ、ＢＳ２と、バスコントロール信号Ｂ
Ｃとを出力する。バス選択回路１２は、上記バスセレク
トデータＢＳＩ、゛ＢＳ２と、バスコントロール信号Ｂ
Ｃとに基づいて、１回の画像転送サイクルに２つの異な
るバスイネーブル信号Ａ、Ｂ、Ｃ，Ｄをセレクタ１３に
出力する。セレクタ１３は、入力されたバスイネーブル
信号Ａ−Ｄに基づいて画像データを転送するバスＢａ、
Ｂｂ、Ｂｃ、Ｂｄを選択する。画像データは、選択され
たバスＢａ−Ｂｄを介して画像メモリ１４．１５．・・
・に選択的に格納される。
第２図はバス選択回路１２をさらに詳細に示した図であ
る。ＣＰＵＩＩからの第１のバスセレクトデータＢＳＩ
は、第１のデコーダ２１に入力され、同じく第２のバス
セレクトデータＢＳ２は、第２のデコーダ２２に入力さ
れている。また、バスコントロール信号ＢＣは、デコー
ダ選択回路２３に入力されている。デコーダ選択回路Ｂ
Ｃは、バスコントロール信号ＢＣに基づいて、デコーダ
２１．２２を順次選択するためのデコーダイネーブル信
号ＤＥ１．ＤＥ２を出力する。２つのデコーダ２１．２
２は、入力された例えば２ビツトのバスセレクトデータ
ＢＳＩ、ＢＳ２に基づいて４つの出力のうちの一つから
デコーダ出力信号Ｄ １１゜Ｄ１２． Ｄ１３．
Ｄ１４． Ｄ２１． Ｄ２２． Ｄ２Ｂ、 Ｄ
２４を出力する。デコーダ出力信号Ｄ１１． Ｄ２１は
バスＢａを選択するための信号で、ＮＡＮＤ回路２４に
人力されてバスイネーブル信号Ａとして出力されている
。デコーダ出力信号Ｄ １２． Ｄ ２２ハ／＜ Ｘ
Ｂ ｂ ヲ選択するための（２号で、ＮＡＮＤ回路２５
に入力されてバスイネーブル信号Ｂとして出力されてい
る。デコーダ出力信号Ｄ１３． Ｄ２３はバスＢｃを選
択するための信号で、ＮＡＮＤ回路２６に入力されてバ
スイネーブル信号Ｃとして出力されている。
る。ＣＰＵＩＩからの第１のバスセレクトデータＢＳＩ
は、第１のデコーダ２１に入力され、同じく第２のバス
セレクトデータＢＳ２は、第２のデコーダ２２に入力さ
れている。また、バスコントロール信号ＢＣは、デコー
ダ選択回路２３に入力されている。デコーダ選択回路Ｂ
Ｃは、バスコントロール信号ＢＣに基づいて、デコーダ
２１．２２を順次選択するためのデコーダイネーブル信
号ＤＥ１．ＤＥ２を出力する。２つのデコーダ２１．２
２は、入力された例えば２ビツトのバスセレクトデータ
ＢＳＩ、ＢＳ２に基づいて４つの出力のうちの一つから
デコーダ出力信号Ｄ １１゜Ｄ１２． Ｄ１３．
Ｄ１４． Ｄ２１． Ｄ２２． Ｄ２Ｂ、 Ｄ
２４を出力する。デコーダ出力信号Ｄ１１． Ｄ２１は
バスＢａを選択するための信号で、ＮＡＮＤ回路２４に
人力されてバスイネーブル信号Ａとして出力されている
。デコーダ出力信号Ｄ １２． Ｄ ２２ハ／＜ Ｘ
Ｂ ｂ ヲ選択するための（２号で、ＮＡＮＤ回路２５
に入力されてバスイネーブル信号Ｂとして出力されてい
る。デコーダ出力信号Ｄ１３． Ｄ２３はバスＢｃを選
択するための信号で、ＮＡＮＤ回路２６に入力されてバ
スイネーブル信号Ｃとして出力されている。
また、デコーダ出力信号Ｄ１４． Ｄ２４はバスＢｄを
選択するための信号で、ＮＡＮＤ回路２７に人力されて
バスイネーブル信号りとして出力されている。
選択するための信号で、ＮＡＮＤ回路２７に人力されて
バスイネーブル信号りとして出力されている。
以上のように構成された画像データ転送回路において、
いま、画像メモリ１４．１５の水平方向の画素数がｍで
あるとし、画像データの１水平方向画索数ｎがｍ＜ｎの
関係にある場合、次のような制御が行われる。ＣＰＵＩ
Ｉは、例えばバスセレクトデータＢＳＩとして“３″を
、また、バスセレクトデータＢＳ２として″どをデコー
ダ２１．２２にそれぞれ与える。また、ＣＰＵＩＩから
デコーダ選択回路２３には、第３図に示すように当初は
“Ｌ°レベルのバスコントロール信号ＢＣが与えられる
。これによって、デコーダ選択回路２３は、デコーダイ
ネーブル信号ＤＥＩをデコーダ２１に出力し、デコーダ
２１をイネーブル状態にする。デコーダ２１は、バスセ
レクトデータＢＳＩの“３”をデコードしてデコーダ出
力Ｄ１４を“Ｈ”レベルから１Ｌ”レベルに変化させる
。この結果、ＮＡＮＤ回路２７からバスイネーブル信号
りが出力され、バスＢｄがイネーブル状態となる。した
がって、画像データはセレクタ１３、バスＢｄを介して
画像メモリ１４に入力さ尊る。
いま、画像メモリ１４．１５の水平方向の画素数がｍで
あるとし、画像データの１水平方向画索数ｎがｍ＜ｎの
関係にある場合、次のような制御が行われる。ＣＰＵＩ
Ｉは、例えばバスセレクトデータＢＳＩとして“３″を
、また、バスセレクトデータＢＳ２として″どをデコー
ダ２１．２２にそれぞれ与える。また、ＣＰＵＩＩから
デコーダ選択回路２３には、第３図に示すように当初は
“Ｌ°レベルのバスコントロール信号ＢＣが与えられる
。これによって、デコーダ選択回路２３は、デコーダイ
ネーブル信号ＤＥＩをデコーダ２１に出力し、デコーダ
２１をイネーブル状態にする。デコーダ２１は、バスセ
レクトデータＢＳＩの“３”をデコードしてデコーダ出
力Ｄ１４を“Ｈ”レベルから１Ｌ”レベルに変化させる
。この結果、ＮＡＮＤ回路２７からバスイネーブル信号
りが出力され、バスＢｄがイネーブル状態となる。した
がって、画像データはセレクタ１３、バスＢｄを介して
画像メモリ１４に入力さ尊る。
一方、ＣＰＵＩＩは画像データ転送開始から転送データ
数を計数し、転送データ数がｍに達したら、バスコント
ロール信号ＢＣを、第３図に示すように“Ｌ”レベルか
ら”Ｈ”レベルに変化させる。この結果、デコーダ選択
回路２３からデコーダイネーブル信号ＤＥ２が出力され
、デコーダ２１に代えてデコーダ２２が選択される。デ
コーダ２２は、バスセレクトデータＢＳ２のｍ２”をデ
コードしてデコード出力Ｄ２３を出力する。このデコー
ダ出力Ｄ２（はＮＡＮＤ回路２６を介してバスイネーブ
ル信号Ｃとして出力される。この結果、画像メモリ１５
が選択され、画像データのｍ＋１番目からｎ番目までの
データは、上記画像メモリ１５に格納されることになる
。
数を計数し、転送データ数がｍに達したら、バスコント
ロール信号ＢＣを、第３図に示すように“Ｌ”レベルか
ら”Ｈ”レベルに変化させる。この結果、デコーダ選択
回路２３からデコーダイネーブル信号ＤＥ２が出力され
、デコーダ２１に代えてデコーダ２２が選択される。デ
コーダ２２は、バスセレクトデータＢＳ２のｍ２”をデ
コードしてデコード出力Ｄ２３を出力する。このデコー
ダ出力Ｄ２（はＮＡＮＤ回路２６を介してバスイネーブ
ル信号Ｃとして出力される。この結果、画像メモリ１５
が選択され、画像データのｍ＋１番目からｎ番目までの
データは、上記画像メモリ１５に格納されることになる
。
なお、このバス選択回路の真理値表は第４図に示される
。
。
このように、本実施例によれば、転送される画像データ
のデータ数ｎが画像メモリの水平画素数ｍを超えた場合
でも、ｎ−ｍに相当するデータの部分については、他の
画像メモリに格納できる。
のデータ数ｎが画像メモリの水平画素数ｍを超えた場合
でも、ｎ−ｍに相当するデータの部分については、他の
画像メモリに格納できる。
このため、従来のように転送画像データ数が画像メモリ
の水平画素数によって制限されることがない。
の水平画素数によって制限されることがない。
［発明の効果］
以上説明したように、本発明によれば、転送画像データ
数が画像メモリとの関係において制約されることがない
ので、適用範囲の広い画像処理に適用可能である。
数が画像メモリとの関係において制約されることがない
ので、適用範囲の広い画像処理に適用可能である。
第１図は本発明の一実施例に係る画像データ転送回路の
構成を示すブロック図、第２図は同画像データ転送回路
におけるバス選択回路の構成を示すブロック図、第３図
は同画像データ転送回路の動作を説明するためのタイミ
ング図、第４図は同真理値の関係を示す図、第５図は従
来の画像データ転送回路の構成を示す図である。 １．１１・・・ＣＰＵ、２・・・デコーダ回路、 ３゜
１３・・・セレクタ、４．５．１４．１５・・・画像メ
モリ、１２・・・バス選択回路、２１．２２・・・デコ
ーダ、２３・・・デコーダ選択回路、２４〜２７・・・
ＮＡＮＤ回路。
構成を示すブロック図、第２図は同画像データ転送回路
におけるバス選択回路の構成を示すブロック図、第３図
は同画像データ転送回路の動作を説明するためのタイミ
ング図、第４図は同真理値の関係を示す図、第５図は従
来の画像データ転送回路の構成を示す図である。 １．１１・・・ＣＰＵ、２・・・デコーダ回路、 ３゜
１３・・・セレクタ、４．５．１４．１５・・・画像メ
モリ、１２・・・バス選択回路、２１．２２・・・デコ
ーダ、２３・・・デコーダ選択回路、２４〜２７・・・
ＮＡＮＤ回路。
Claims (1)
- 【特許請求の範囲】 バスセレクトデータに基づいて複数のバスの一つを選択
的に使用可能状態とするバス選択回路と、前記複数のバ
スにそれぞれ接続された画像メモリとを備え、前記バス
選択回路で選択されたバスを介して該バスに接続された
画像メモリに選択的に画像データを転送する画像データ
転送回路において、 前記バス選択回路は、複数の前記バスセレクトデータを
それぞれデコードする複数のデコーダと、１画像データ
転送中にこれらデコーダをバスコントロール信号に基づ
いて順次動作可能状態にするデコーダ選択回路とを具備
したことを特徴とする画像データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2806387A JPS63196984A (ja) | 1987-02-12 | 1987-02-12 | 画像デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2806387A JPS63196984A (ja) | 1987-02-12 | 1987-02-12 | 画像デ−タ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63196984A true JPS63196984A (ja) | 1988-08-15 |
| JPH0511330B2 JPH0511330B2 (ja) | 1993-02-15 |
Family
ID=12238305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2806387A Granted JPS63196984A (ja) | 1987-02-12 | 1987-02-12 | 画像デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63196984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10455967B2 (en) | 2013-02-14 | 2019-10-29 | Anova Applied Electronics, Inc. | Circulator cooker |
| US11375843B2 (en) | 2019-04-12 | 2022-07-05 | Anova Applied Electronics, Inc. | Sous vide cooker |
-
1987
- 1987-02-12 JP JP2806387A patent/JPS63196984A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10455967B2 (en) | 2013-02-14 | 2019-10-29 | Anova Applied Electronics, Inc. | Circulator cooker |
| US11375843B2 (en) | 2019-04-12 | 2022-07-05 | Anova Applied Electronics, Inc. | Sous vide cooker |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511330B2 (ja) | 1993-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |