JPH09330593A - 半導体集積回路及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路に内蔵された電源回路の出力
電圧の定電圧化と低消費電力化の双方を満足させる。 【解決手段】 第１電源電圧（ＧＮＤ）と第２電源電圧
（ＶＥＥ）との間に配置された回路素子の電流供給能力
に従って定電圧（ＶＥＭ）を形成する電源回路（３０）
と、該電源回路からの定電圧を一方の動作電源として動
作される回路ブロック（１，２）とを備える半導体集積
回路において、前記電源回路で形成される定電圧と参照
電圧（ＶＲＥＦ）との差に応じた制御電圧（ＶＣＮＴ）
を形成する差動増幅回路（３２）と、前記制御電圧に従
って前記電源回路の出力端子（３３）と前記第２の電源
電圧との間に出力端子の電圧を負帰還制御する電流を流
す電流回路（３１）とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から供給され
る電源電圧に基づいて回路ブロックの一方の動作電源を
発生する電源回路を備えた半導体集積回路に係り、例え
ばＳＲＡＭ（Static Radom Access Memory）に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】ＳＲＡＭ等のメモリセルの動作電源の電
圧が変動すると、メモリセルの記憶情報が不所望に反転
若しくは破壊されることがある。このため、そのような
動作電源は一定の電圧にされなければならない。このた
め、ＳＲＡＭ等のメモリセルに動作電源を供給する電源
回路は、比較的大きな電流供給能力を持つようにされ
る。これは、エージングのような加速試験を行うとき、
許容上限の比較的大きな電流を電源回路に流しても、メ
モリセルの動作電源の電圧が変動しないようにするとい
う点も考慮したものである。

【０００３】

【発明が解決しようとする課題】しかしながら、デバイ
ステストの一貫として行われるエージング時の動作マー
ジンを優先して、電流供給能力の大きな電源回路を採用
すると、ユーザによる使用時の電力消費量が無駄に多く
なってしまう。

【０００４】このように、半導体集積回路に内蔵された
電源回路には、それが供給すべき動作電源電圧をデバイ
ステストにおけるエージング時にも定電圧化するために
は電流供給能力を大きくする必要があり、それは完成後
におけるユーザ使用時に電力消費量を無駄に増大させる
という、二律背反の性質がある。

【０００５】本発明の目的は、半導体集積回路に内蔵さ
れた電源回路に対して出力電圧の定電圧化と低消費電力
化の双方を満足させることができる制御技術を提供する
ことにある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、第１の電源電圧（ＧＮＤ）と第
２の電源電圧（ＶＥＥ）との間に配置された回路素子の
電流供給能力に従って出力端子に定電圧（ＶＥＭ）を形
成しようとする電源回路（３０）と、この電源回路で形
成された定電圧を一方の動作電源として動作される回路
ブロック（１，２）とを１個の半導体基板に備えて成る
半導体集積回路において、前記電源回路で形成される定
電圧（ＶＥＭ）と参照電圧（ＶＲＥＦ）との差に応じた
制御電圧（ＶＣＮＴ）を形成する差動増幅回路（３２）
と、前記制御電圧に従って前記電源回路の出力端子（３
３）と前記第２の電源電圧（ＶＥＥ）との間に前記出力
端子の電圧を負帰還制御する電流を流す電流回路（３
１）とを設けるものである。

【０００９】前記電源回路は、第１の電源電圧と第２の
電源電圧との分圧電圧を形成する分圧回路（３０Ａ）
と、前記分圧電圧を初段のベースが受け縦続接続された
複数のエミッタフォロア回路（３０Ｂ，３０Ｃ）とを有
し、終段のエミッタフォロア回路のエミッタを前記出力
端子として構成することができる。

【００１０】前記電流回路は、前記出力端子と第２の電
源電圧との間に第１トランジスタ（Ｑ１６）を配置し、
この第１トランジスタにミラー電流を流す第２トランジ
スタ（Ｑ１７）を設けた電流ミラー回路（３１Ａ）と、
前記第２トランジスタに直列配置され前記制御電圧によ
ってスイッチ制御される第３トランジスタ（Ｑ１８）と
によって構成することができる。

【００１１】上記した手段によれば、定電圧（ＶＥＭ）
が規定の電圧にされているとき、電流回路（３１）は前
記制御電圧（ＶＣＮＴ）に従って負帰還制御による電流
を流さない。前記定電圧（ＶＥＭ）のレベルが規定の電
圧以上にされると、そのレベル上昇に応じて、制御電圧
（ＶＣＮＴ）のレベルが変化され、電流回路における負
帰還制御による電流経路のコンダクタンスを大きくす
る。これによって、電流回路（３１）に電流が流れ、電
源回路（３０）の出力端子（３３）から電源電圧（ＶＥ
Ｅ）に電流を引く。若しくは、その電流経路によって前
記回路ブロックのメモリセル電流（Ｉｍｃ）のような電
流を電源電圧（ＶＥＥ）に引く。この作用により、電源
回路（３０）の電流供給能力を越えるような大きな電流
が電源電圧（ＧＮＤ，ＶＥＥ）の供給端子に供給された
とき、電源回路の出力端子（３３）の定電圧（ＶＥＭ）
が不所望にレベル上昇しようとすると、前記差動増幅回
路と電流回路による負帰還制御によって当該定電圧（Ｖ
ＥＭ）は一定に保たれようとする。

【００１２】エージングのような加速試験に際しては、
許容上限の比較的大きな電流が半導体集積回路に供給さ
れる。この状態でファンクションテストなどのデバイス
テストを行うことを考慮すると、前記回路ブロックに供
給される動作電源としての定電圧（ＶＥＭ）が変動され
るのは好ましくない。上述のように、電源回路の電流供
給能力を越えるような大きな電流が電源電圧の供給端子
に供給されたとき、前記差動増幅回路と電流回路による
負帰還制御によって定電圧（ＶＥＭ）は一定に保たれよ
うとするから、そのような不都合を生ずる虞はない。デ
バイステストの一貫として行われるエージング時の動作
マージンを優先して、電流供給能力の大きな電源回路を
採用すると、ユーザによる使用時の電力消費量が無駄に
多くなってしまうが、前述のように、電源回路に対する
負帰還制御による定電圧化の構成を採用すれば、電源回
路は、通常動作時に必要な電流供給能力を満足できる程
度にその回路の電流供給能力を決定しても、前記負帰還
制御による電流経路形成作用により、エージング時には
大きな電源電流が供給されてもメモリセル電圧を一定に
する事ができるので、デバイステストの一貫として行わ
れるエージング時の動作マージンを優先して電源回路を
構成する事を要しない。したがって、ユーザによる使用
時の電力消費量が無駄に多くなるとい事態の発生も抑制
することができる。

【００１３】前記回路ブロックは、例えば複数個のスタ
ティックメモリセル（ＭＣ）がマトリクス配置されたメ
モリアレイ（１，２）とされる。この場合に、半導体集
積回路に占めるメモリアレイの面積は極めて大きく、そ
のメモリアレイにおけるメモリセルの動作電源として、
前記負帰還制御される電源回路を利用する応用において
は、低消費電力に大きな効果を持つ。

【００１４】この半導体集積回路は、当該半導体集積回
路をアクセスするデータプロセッサと共に、パーソナル
コンピュータのようなデータ処理装置に適用すると、デ
ータ処理装置の低消費電力化に寄与する。

【００１５】

【発明の実施の形態】図３には本発明の一例に係るＳＲ
ＡＭのブロック図が示される。このＳＲＡＭは、特に制
限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）半導体
集積回路製造技術によって、単結晶シリコンのような１
個の半導体基板に形成されている。

【００１６】１は正規メモリアレイ、２は冗長メモリア
レイである。夫々のメモリアレイ１，２はスタティック
メモリセルがマトリクス配置され、夫々のメモリセルの
選択端子は双方のメモリアレイに共通のワード線５に行
毎に接続されている。特に制限されないが、ワード線５
は正規メモリアレイ１のメモリセルと冗長メモリアレイ
２のメモリセルとに共通化されている。ワード線の選択
はロウアドレス信号１５をデコードするロウアドレスデ
コーダ３からのデコード信号によって行われ、そのデコ
ード信号に基づいてワードドライバ４が、選択されるべ
きワード線を選択レベルに駆動する。

【００１７】正規メモリアレイ１に含まれるメモリセル
のデータ入出力端子は相補ビット線６に列毎に結合さ
れ、冗長メモリアレイ２に含まれる冗長メモリセルのデ
ータ入出力端子は冗長用の相補ビット線７に列毎に結合
されている。正規の相補ビット線６はカラムスイッチ回
路８を介して相補共通データ線１０に、また、前記冗長
用の相補ビット線７はカラムスイッチ回路９を介して前
記相補共通データ線１０に接続される。前記正規用のカ
ラムスイッチ回路８はカラムアドレス信号１６をデコー
ドするカラムアドレスデコーダ１１のデコード結果に従
ってスイッチ制御される。冗長用のカラムスイッチ回路
９は冗長プログラム回路１２から出力される選択信号に
よってスイッチ制御される。

【００１８】冗長プログラム回路１２は、救済されるべ
きカラムアドレスをヒューズの切断によってプログラム
可能にするプログラム回路を有し、このプログラム回路
に設定されたカラムアドレスを指定するカラムアドレス
信号１６が供給されると、カラムアドレスデコーダ１１
による選択動作をインヒビット信号１３にて禁止し、そ
れに代えて、所定の冗長用の相補ビット線７を冗長カラ
ムスイッチ回路９を介して相補共通データ線１０に導通
させる。

【００１９】１７は、外部から供給されるアドレス信号
を内部相補アドレス信号としての前記ロウアドレス信号
１５とカラムアドレス信号１６に変換し、これを出力す
るアドレスバッファである。１８は、相補共通データ線
１０に接続されたデータ入出力回路であり、それぞれ図
示しないセンスアンプ、データ出力バッファ及びデータ
入力バッファを有する。

【００２０】１９は、タイミングコントローラであり、
外部アクセス制御信号として、例えば、チップセレクト
信号２０、アウトプットイネーブル信号２１及びライト
イネーブル信号２２が供給され、それら信号レベルの組
み合わせ若しくはそれら信号状態の遷移の態様によって
内部の動作モードを決定し、内部制御信号を生成する。
特に制限されないが、タイミングコントローラ１９は、
アドレス変化検出回路２３を有する。アドレス変化検出
回路２３は、ロウアドレス信号１５の変化を検出する
と、それに応じて一定期間アドレス変化検出パルス２４
を生成する。タイミングコントローラ１９は、そのアド
レス変化検出パルス２４に同期する制御信号２５によっ
て、ビット線のイコライズを行い、その間、ワードドラ
イバ４によるワード線の駆動を抑止する。

【００２１】図３において２６は、正規メモリアレイ１
及び冗長メモリアレイ２に含まれるメモリセルの為の動
作電源としてメモリセル電源電圧ＶＥＭを生成する電源
部である。特に制限されないが、このＳＲＡＭは、外部
電源端子としてＶＥＥ，ＧＮＤを有し、電源端子ＧＮＤ
には接地電圧（例えば０Ｖ）が供給され、電源端子ＶＥ
Ｅには負電圧（例えば−４Ｖ）が供給される。電源端子
ＧＮＤの電圧を単に接地電圧ＧＮＤ、電源端子ＶＥＥの
電圧を電源電圧ＶＥＥとも称する。

【００２２】図２には正規メモリアレイ１及び冗長メモ
リアレイ２に含まれるメモリセルの一例が示される。同
図は、前記相補ビット線６，７に含まれる相補ビット線
ＢＬｔ，ＢＬｂが代表的に示されている。ＭＣはスタテ
ィック型のメモリセル、ＷＬは代表的に示された１本の
ワード線、Ｑ１〜Ｑ４は相補ビット線ＢＬｔ，ＢＬｂの
負荷トランジスタである。負荷トランジスタＱ１〜Ｑ４
はｐチャンネル型ＭＯＳトランジスタによって構成さ
れ、そのソースは、接地電圧ＧＮＤに結合される。負荷
トランジスタＱ１，Ｑ２は制御信号φ１にてスイッチ制
御され、負荷トランジスタＱ３，Ｑ４は制御信号φ１に
よってスイッチ制御される。制御信号φ２は、特に制限
されないが、メモリセルのリード／ライト時にローレベ
ルにされ、制御信号φ２はリード時だけローレベルにさ
れる。

【００２３】メモリセルＭＣは、特に制限されないが、
ｐチャンネル型ＭＯＳトランジスタＱ５及びｎチャンネ
ル型ＭＯＳトランジスタＱ６から成るＣＭＯＳインバー
タと、ｐチャンネル型ＭＯＳトランジスタＱ７及びｎチ
ャンネル型ＭＯＳトランジスタＱ８から成るＣＭＯＳイ
ンバータとを有し、相互に一方の入力端子が他方の出力
端子に交差結合されたＣＭＯＳスタティックラッチを主
体に、ＭＯＳトランジスタＱ５，Ｑ６のコモンドレイン
が選択ＭＯＳトランジスタＱ９を介して一方のビット線
ＢＬｔに、ＭＯＳトランジスタＱ７，Ｑ８のコモンドレ
インが選択ＭＯＳトランジスタＱ１０を介して他方のビ
ット線ＢＬｂに結合される。選択ＭＯＳトランジスタＱ
９，Ｑ１０はｎチャンネル型とされ、夫々のゲートはワ
ード線ＷＬに結合され、ワード線の選択レベルによって
オン状態に制御される。

【００２４】前記メモリセルＭＣにおいてＭＯＳトラン
ジスタＱ５，Ｑ７のコモンソースは接地電圧ＧＮＤに、
ＭＯＳトランジスタＱ６，Ｑ８のコモンソースは前記メ
モリセル電源電圧ＶＥＭに結合される。図２では代表的
に１個のメモリセルを示しているが、前記メモリアレイ
１，２に含まれる全てのメモリセルのためのメモリセル
電源電圧ＶＥＭは共通化されている。したがって、電源
部２７の電流供給能力は比較的大きくなければならな
い。図２においてＩｍｃはメモリセルに流れる電流（メ
モリセル電流と称する）である。

【００２５】前記電源電圧ＶＥＥが−４Ｖのとき、メモ
リセル電源電圧ＶＥＭは例えば−３．１Ｖとされる。メ
モリセルＭＣは、０Ｖのような接地電圧ＧＮＤと−３．
１Ｖのようなメモリセル電源電圧ＶＥＭを動作電源とし
て動作される。このメモリセル電源電圧ＶＥＭは一定に
されることが必要とされ、それが変化されると、相補ビ
ット線ＢＬｔ，ＢＬｂに読出される微小な相補信号レベ
ルが変化し、後段のセンスアンプによる読出し信号の検
出動作に誤りを生ずる虞がある。この点においても、前
記電源部２７が生成するメモリセル電源電圧ＶＥＭは一
定であることが要求される。

【００２６】図１には前記電源部２７の一例回路が示さ
れる。この電源部２７は、接地電圧ＧＮＤと電源電圧Ｖ
ＥＥとの間に配置された回路素子の電流供給能力に従っ
て出力端子３３にメモリセル電源電圧ＶＥＭを形成しよ
うとする電源回路３０と、前記電源回路３０で形成され
るメモリセル電源電圧ＶＥＭと参照電圧ＶＲＥＦとの差
に応じた制御電圧ＶＣＮＴを形成する差動増幅回路３２
と、前記制御電圧ＶＣＮＴに従って前記電源回路３０の
出力端子３３と前記電源電圧ＶＥＥとの間に前記出力端
子３３の電圧ＶＥＭを負帰還制御する電流を流す電流回
路３１とを備えて成る。

【００２７】前記電源回路３０は、−２．４Ｖのような
ゲートバイアス電圧ＶｉＥを受けるｎチャンネル型ＭＯ
ＳトランジスタＱ１１，Ｑ１２，Ｑ１３が電源電圧ＶＥ
Ｅ側に並列配置され、ＭＯＳトランジスタＱ１１には抵
抗Ｒ１が直列接続されて電源電圧ＶＥＥと電源電圧ＧＮ
Ｄとの分圧電圧を形成する分圧回路３０Ａを構成する。
前記夫々のＭＯＳトランジスタＱ１２，Ｑ１３にはｎｐ
ｎ型バイポーラトランジスタＱ１４，Ｑ１５が直列配置
され縦続接続されたエミッタフォロア回路３０Ｂ，３０
Ｃを構成する。すなわち、前記バイポーラトランジスタ
Ｑ１４のベースには前記分圧電圧が、バイポーラトラン
ジスタＱ１５のベースにはトランジスタＱ１４のエミッ
タが結合され、前記バイポーラトランジスタＱ１５のエ
ミッタが前記出力端子３３とされる。

【００２８】前記差動増幅回路３２は、それぞれｎｐｎ
バイポーラトランジスタＱ１９，Ｑ２０から成る差動入
トランジスタを備え、当該トランジスタＱ１９，Ｑ２０
のコモンエミッタはゲートバイアス電圧ＶｉＥを受ける
ｎチャンネル型ＭＯＳトランジスタＱ２３を介して電源
電圧ＶＥＥに接続されている。

【００２９】前記バイポーラトランジスタ２０のベース
には参照電圧ＶＲＥＦが供給される。この参照電圧ＶＲ
ＥＦは、ゲートバイアス電圧ＶｉＥを受けるｎチャンネ
ル型ＭＯＳトランジスタＱ２４、ダイオード接続された
ｎｐｎ型バイポーラトランジスタＱ２１，Ｑ２２及び抵
抗Ｒ５の直列回路を介して生成される分圧電圧とされ
る。

【００３０】前記バイポーラトランジスタＱ１９のベー
スには、前記電源電圧ＶＥＭと接地電圧ＧＮＤとの間に
直列配置された抵抗Ｒ２，Ｒ３にて分圧された電圧が供
給される。制御電圧ＶＣＮＴはバイポーラトランジスタ
Ｑ１９のコレクタと抵抗Ｒ４との結合ノードの電圧とさ
れる。

【００３１】前記電流回路３１は、前記出力端子３３と
メモリセル電源電圧ＶＥＥとの間に配置されたｎチャン
ネル型ＭＯＳトランジスタＱ１６と、このＭＯＳランジ
スタＱ１６にミラー電流を流すｎチャンネル型ＭＯＳト
ランジスタＱ１７を備えた電流ミラー回路３１Ａと、前
記ＭＯＳトランジスタＱ１７と接地電圧ＧＮＤとの間に
配置され前記制御電圧ＶＣＮＴによってスイッチ制御さ
れるｐチャンネル型ＭＯＳトランジスタＱ１８とを備え
て構成される。

【００３２】ここで、前記参照電圧ＶＲＥＦは、メモリ
セル電源電圧ＶＥＭが規定の電圧にされているとき、ト
ランジスタＱ１９のベースに印加される電圧とほぼ同じ
レベルにされる。この状態において、制御電圧ＶＣＮＴ
はハイレベルにされ、ＭＯＳトランジスタＱ１８をカッ
トオフ状態に制御する。電源電圧ＶＥＭのレベルが規定
の電圧以上にされると、そのレベル上昇に応じて、制御
電圧ＶＣＮＴのレベルが下がり、ＭＯＳトランジスタＱ
１８のコンダクタンスを大きくする。これによって、Ｍ
ＯＳトランジスタＱ１８，Ｑ１７の直列経路に電流が流
れ、その電流がＭＯＳトランジスタＱ１６のドレイン・
ソース電流に鏡映され、前記電源回路３０の出力端子３
３から電源電圧ＶＥＥに電流を引く。若しくは、トラン
ジスタＱ１６を介する電流経路によってもメモリセル電
流Ｉｍｃを電源電圧ＶＥＥに引く。この作用により、電
源回路３０の電流供給能力を越えるような大きな電流が
電源端子ＧＮＤ，ＶＥＥに供給されたとき、出力端子３
３の電位ＶＥＭが不所望にレベル上昇しようとすると、
前記差動増幅回路３２と電流回路３１による負帰還制御
によってメモリセル電源電圧ＶＥＭは一定に保たれよう
とする。

【００３３】エージングのような加速試験に際しては、
許容上限の比較的大きな電流をＳＲＡＭに供給する。こ
の状態でファンクションテストなどのデバイステストを
行うことを考慮すると、メモリセルＭＣの動作電源電圧
ＧＮＤ，ＶＥＭが変動されるのは好ましくない。上述の
ように、電源回路３０の電流供給能力を越えるような大
きな電流が電源端子ＧＮＤ，ＶＥＥに供給されたとき、
前記差動増幅回路３２と電流回路３１による負帰還制御
によってメモリセル電源電圧ＶＥＭは一定に保たれよう
とするから、そのような不都合を生ずる虞はない。デバ
イステストの一貫として行われるエージング時の動作マ
ージンを優先して、電流供給能力の大きな電源回路を採
用すると、ユーザによる使用時の電力消費量が無駄に多
くなってしまうが、前述のように、電源回路３０に対す
る負帰還制御による定電圧化の構成を採用すれば、電源
回路３０は、通常動作時に必要な電流供給能力を満足で
きる程度にその回路の電流供給能力を決定しても、前記
負帰還制御によるＭＯＳトランジスタＱ１６を介する電
流経路形成作用により、エージング時には大きな電源電
流が供給されてもメモリセル電圧を一定にする事ができ
るので、デバイステストの一貫として行われるエージン
グ時の動作マージンを優先して電源回路を構成する事を
要しない。したがって、ユーザによる使用時の電力消費
量が無駄に多くなるとい事態の発生も抑制することがで
きる。

【００３４】これにより、ＳＲＡＭのような半導体集積
回路に内蔵された電源回路には、それが供給すべき動作
電源電圧をデバイステストにおけるエージング時にも定
電圧化するために電流供給能力を大きくする必要があ
り、それは完成後におけるユーザ使用時には電力消費量
を無駄に増大させるという、二律背反の問題点を解消す
ることができる。

【００３５】図４は前記ＳＲＡＭを適用したパーソナル
コンピュータ等のデータ処理装置の一例を示すブロック
図である。

【００３６】同図において４０はデータプロセッサの一
例であるマイクロコンピュータ、４１はダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）、４２はＤＲ
ＡＭ４１に対するアドレスマルチプレクス制御やリフレ
ッシュ制御を行うＤＲＡＭ制御部、４３は図４に示され
るＳＲＡＭである。ＳＲＡＭ４３はマイクロコンピュー
タ４０の作業領域やデータの一時記憶領域などに利用さ
れる。４４はマイクロコンピュータ４０の動作プログラ
ムなどを保有するＲＯＭである。４５は周辺装置制御部
であり、代表的に示された外部記憶装置４６及びキーボ
ード４７が接続されている。４８はフレームバッファ４
９や図示しない描画及び表示制御論理回路を備えた表示
コントローラであり、ディスプレイ５０に対する描画制
御と表示制御を行う。５１は電源回路、５２は代表的に
示されたバスである。前記ＳＲＡＭ４３を適用したデー
タ処理装置においては、ＳＲＡＭ４３の低消費電力化に
より、システムの低消費電力に寄与することができる。

【００３７】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。

【００３８】例えば、メモリセルは高抵抗負荷型であっ
てもよい。また、負荷トランジスタの構成は図２に限定
されず適宜変更可能である。各種電源の電圧は上記の例
にげんていされない。また、回路の電源は負電源に制限
されず、正電源であっても全く同じである。電源回路で
生成される電圧を一方の動作電源とする回路ブロック
は、ＳＲＡＭのメモリセルに限定されず、動作電源の定
電圧化を要するその他種々の回路に適用することができ
る。

【００３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、シンクロナスＳＲＡＭ、ＳＲ
ＡＭ等を搭載したマイクロコンピュータのような論理Ｌ
ＳＩ等にも広くて適用することができる。

【００４０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００４１】すなわち、半導体集積回路に内蔵された電
源回路に対して出力電圧の定電圧化と低消費電力化の双
方を満足させることができる。

【図面の簡単な説明】

【図１】電源部の一例回路図である。

【図２】正規メモリアレイ及び冗長メモリアレイに含ま
れるメモリセルの一例を示す回路図である。

【図３】図１に示される電源部と図２に示されるメモリ
セルを有するＳＲＡＭの一例ブロック図である。

【図４】図３のＳＲＡＭを適用したパーソナルコンピュ
ータ等のデータ処理装置の一例ブロック図である。

【符号の説明】

１ 正規メモリアレイ ２ 冗長メモリアレイ ２７ 電源部 ＭＣ メモリセル ＢＬｔ，ＢＬｂ 相補ビット線 ＧＮＤ 接地電圧（第１の電源電圧） ＶＥＥ 電源電圧（第２の電源電圧） ３０ 電源回路 ３０Ａ 分圧回路 ３０Ｂ，３０Ｃ エミッタフォロア回路 ３３ 出力端子 ＶＥＭ メモリセル電源電圧（定電圧） Ｑ１４，Ｑ１５ バイポーラトランジスタ ３１ 電流回路 ３１Ａ 電流ミラー回路 Ｑ１６，Ｑ１７，Ｑ１８ ＭＯＳトランジスタ ３２ 差動増幅回路 ＶＲＥＦ 参照電圧 ＶＣＮＴ 制御電圧 Ｑ１９，Ｑ２０ 差動入力トランジスタ ３３ 出力端子

Claims (5)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧と第２の電源電圧との間
   に配置された回路素子の電流供給能力に従って出力端子
   に定電圧を形成しようとする電源回路と、この電源回路
   で形成された定電圧を一方の動作電源として動作される
   回路ブロックとを１個の半導体基板に備えて成る半導体
   集積回路において、前記電源回路で形成される定電圧と
   参照電圧との差に応じた制御電圧を形成する差動増幅回
   路と、前記制御電圧に従って前記電源回路の出力端子と
   前記第２の電源電圧との間に前記出力端子の電圧を負帰
   還制御する電流を流す電流回路とを設けて成るものであ
   ることを特徴とする半導体集積回路。
2. 【請求項２】 前記電源回路は、第１の電源電圧と第２
   の電源電圧との分圧電圧を形成する分圧回路と、前記分
   圧電圧を初段のベースが受け縦続接続された複数のエミ
   ッタフォロア回路とからなり、終段のエミッタフォロア
   回路のエミッタが前記出力端子とされて成るものである
   ことを特徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 前記電流回路は、前記出力端子と第２の
   電源電圧との間に第１トランジスタが配置され、この第
   １トランジスタにミラー電流を流す第２トランジスタを
   備えた電流ミラー回路と、前記第２トランジスタと第１
   電源電圧との間に配置され前記制御電圧によってスイッ
   チ制御される第３トランジスタとを備えて成るものであ
   ることを特徴とする請求項１又は２記載の半導体集積回
   路。
4. 【請求項４】 前記回路ブロックは、複数個のスタティ
   ックメモリセルがマトリクス配置されたメモリアレイで
   あり、各メモリセルの一方の動作電源が前記電源回路の
   出力電圧として共通化されて成るものであることを特徴
   とする請求項１乃至３の何れか１項記載の半導体集積回
   路。
5. 【請求項５】 請求項４記載の半導体集積回路と、この
   半導体集積回路をアクセスするデータプロセッサとを含
   んで成るものであることを特徴とするデータ処理装置。