JPH09330930A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09330930A JPH09330930A JP16841996A JP16841996A JPH09330930A JP H09330930 A JPH09330930 A JP H09330930A JP 16841996 A JP16841996 A JP 16841996A JP 16841996 A JP16841996 A JP 16841996A JP H09330930 A JPH09330930 A JP H09330930A
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Abstract
(57)【要約】
【課題】 安定した閾値電圧特性を持つゲート電極を素
子形成領域に、低配線抵抗特性を持つゲート電極配線を
素子分離領域にそれぞれ形成できるようにする。 【解決手段】 半導体基板１０１上に素子分離絶縁膜１
０２を形成する工程と、素子形成領域１１０上にゲート
酸化膜１０３を形成する工程と、半導体基板１０１上に
多結晶シリコン膜１０４を形成する工程と、多結晶シリ
コン膜１０４上にシリサイド防止膜１０７を形成する工
程と、素子形成領域１１０に形成されたシリサイド防止
膜１０７を除去する工程と、高融点金属膜１０５を全面
に形成する工程と、多結晶シリコン膜１０４、シリサイ
ド防止膜１０７及び高融点金属膜１０５を加工してゲー
ト電極１１１ａ、１１１ｂを形成する工程と、多結晶シ
リコン膜１０４と高融点金属膜１０５とを反応させてシ
リサイド層１０９を形成する工程とを有する。
子形成領域に、低配線抵抗特性を持つゲート電極配線を
素子分離領域にそれぞれ形成できるようにする。 【解決手段】 半導体基板１０１上に素子分離絶縁膜１
０２を形成する工程と、素子形成領域１１０上にゲート
酸化膜１０３を形成する工程と、半導体基板１０１上に
多結晶シリコン膜１０４を形成する工程と、多結晶シリ
コン膜１０４上にシリサイド防止膜１０７を形成する工
程と、素子形成領域１１０に形成されたシリサイド防止
膜１０７を除去する工程と、高融点金属膜１０５を全面
に形成する工程と、多結晶シリコン膜１０４、シリサイ
ド防止膜１０７及び高融点金属膜１０５を加工してゲー
ト電極１１１ａ、１１１ｂを形成する工程と、多結晶シ
リコン膜１０４と高融点金属膜１０５とを反応させてシ
リサイド層１０９を形成する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ゲート電極配線の形成方法に関するも
のである。
法に関し、特に、ゲート電極配線の形成方法に関するも
のである。
【０００２】
【従来の技術】近年、ＬＳＩの微細化が進んで配線幅が
縮小されるのに伴い、ゲート電極配線の低抵抗化が一つ
の課題になっている。前記課題を解決するために、従来
は、多結晶シリコン膜によるゲート電極が用いられてき
た。しかし、最近ではＷ、Ｔi、Ｍo などの高融点金属
のシリサイドと多結晶シリコン膜との積層構造によるポ
リサイド構造が広く用いられている。
縮小されるのに伴い、ゲート電極配線の低抵抗化が一つ
の課題になっている。前記課題を解決するために、従来
は、多結晶シリコン膜によるゲート電極が用いられてき
た。しかし、最近ではＷ、Ｔi、Ｍo などの高融点金属
のシリサイドと多結晶シリコン膜との積層構造によるポ
リサイド構造が広く用いられている。
【０００３】典型的なポリサイド構造では、比抵抗が約
１００μΩｃｍであり、多結晶シリコン膜に比べて比抵
抗を約１桁以上低くすることができる。この構造を用い
た従来の技術を、図３の半導体装置の製造方法を示す断
面図を用いて説明する。
１００μΩｃｍであり、多結晶シリコン膜に比べて比抵
抗を約１桁以上低くすることができる。この構造を用い
た従来の技術を、図３の半導体装置の製造方法を示す断
面図を用いて説明する。
【０００４】まず図３（ａ）に示すように、第１の導電
型の半導体基板２０１の素子形成領域の周囲のフィール
ド領域にフィールド酸化膜２０２を形成する。次いで、
図３（ｂ）に示すように、熱酸化によりゲート酸化膜２
０３を素子形成領域２１０に形成し、その後、ポリシリ
コン膜２０４を全面に形成する。
型の半導体基板２０１の素子形成領域の周囲のフィール
ド領域にフィールド酸化膜２０２を形成する。次いで、
図３（ｂ）に示すように、熱酸化によりゲート酸化膜２
０３を素子形成領域２１０に形成し、その後、ポリシリ
コン膜２０４を全面に形成する。
【０００５】さらに、図３（ｃ）示すように、ポリシリ
コン膜２０４に、図示しないｎ型、あるいはｐ型の不純
物を導入し、その後高融点金属膜２０５を形成する。次
いで、図３（ｄ）に示すように、フォトリソグラフィー
法及びエッチング技術を用いて、ゲート電極配線２０６
ａ、２０６ｂを形成する。次に、図３（ｅ）に示すよう
にポリシリコン膜２０４と高融点金属膜２０５とを反応
させ、シリサイド膜２０７を形成する。
コン膜２０４に、図示しないｎ型、あるいはｐ型の不純
物を導入し、その後高融点金属膜２０５を形成する。次
いで、図３（ｄ）に示すように、フォトリソグラフィー
法及びエッチング技術を用いて、ゲート電極配線２０６
ａ、２０６ｂを形成する。次に、図３（ｅ）に示すよう
にポリシリコン膜２０４と高融点金属膜２０５とを反応
させ、シリサイド膜２０７を形成する。
【０００６】
【発明が解決しようとする課題】従来の高融点シリサイ
ド膜と多結晶シリコン膜との積層構造のゲート電極配線
では、配線膜厚３００ｎｍ程度における配線抵抗値は１
〜１０Ω□程度と比較的大きく、ハーフミクロンプロセ
ス以降では配線幅の縮小に伴う信号遅延の問題が顕在化
してくる。
ド膜と多結晶シリコン膜との積層構造のゲート電極配線
では、配線膜厚３００ｎｍ程度における配線抵抗値は１
〜１０Ω□程度と比較的大きく、ハーフミクロンプロセ
ス以降では配線幅の縮小に伴う信号遅延の問題が顕在化
してくる。
【０００７】そこで、配線抵抗の低抵抗化が必要である
が、前述の半導体装置の製造方法においては、素子分離
絶縁膜２０２上に形成されたゲート電極２０６ｂ、素子
形成領域２１０に形成されたゲート電極２０６ａともに
シリサイド層２０７を含んでいるため配線抵抗が非常に
高い。
が、前述の半導体装置の製造方法においては、素子分離
絶縁膜２０２上に形成されたゲート電極２０６ｂ、素子
形成領域２１０に形成されたゲート電極２０６ａともに
シリサイド層２０７を含んでいるため配線抵抗が非常に
高い。
【０００８】この問題に対して、例えばタングステンの
ように、その比抵抗がおよそ１０μΩｃｍであり、タン
グステンシリサイド膜の比抵抗値の半分以下である、比
抵抗値の低い高融点金属膜２０５と多結晶シリコン膜２
０４との積層膜により前記ゲート電極２０６ａ、２０６
ｂを形成するポリメタル構造（図３（ｄ）の状態）が検
討されている。
ように、その比抵抗がおよそ１０μΩｃｍであり、タン
グステンシリサイド膜の比抵抗値の半分以下である、比
抵抗値の低い高融点金属膜２０５と多結晶シリコン膜２
０４との積層膜により前記ゲート電極２０６ａ、２０６
ｂを形成するポリメタル構造（図３（ｄ）の状態）が検
討されている。
【０００９】この場合、素子形成領域２１０においてゲ
ート電極２０６ａの閾値電圧制御が困難であるという問
題があり、また、その後の工程で６００℃以上の熱処理
を行うと、多結晶シリコン膜２０４と高融点金属膜２０
５との間でシリサイド反応が生じる。このため、結局は
図３（ｅ）に示す構造になってしまい、配線抵抗の増大
が生じてしまう問題があった。
ート電極２０６ａの閾値電圧制御が困難であるという問
題があり、また、その後の工程で６００℃以上の熱処理
を行うと、多結晶シリコン膜２０４と高融点金属膜２０
５との間でシリサイド反応が生じる。このため、結局は
図３（ｅ）に示す構造になってしまい、配線抵抗の増大
が生じてしまう問題があった。
【００１０】また、通常の半導体装置の製造において
は、ゲート電極２０６ａ及び２０６ｂを形成した後、ボ
ロン・リン・シリケートガラス（ＢＰＳＧ）膜のリフロ
ーのために、８００℃以上の熱処理工程が行われる。し
たがって、従来の半導体装置の製造方法の場合には、ポ
リメタル構造でのシリサイド化の抑止を行うのは困難で
あった。
は、ゲート電極２０６ａ及び２０６ｂを形成した後、ボ
ロン・リン・シリケートガラス（ＢＰＳＧ）膜のリフロ
ーのために、８００℃以上の熱処理工程が行われる。し
たがって、従来の半導体装置の製造方法の場合には、ポ
リメタル構造でのシリサイド化の抑止を行うのは困難で
あった。
【００１１】そこで本発明は、安定した閾値電圧特性を
持つゲート電極を素子形成領域に形成することが可能で
あるとともに、低配線抵抗特性を有するゲート電極配線
を素子分離領域に形成することが可能な半導体装置の製
造方法を提供できるようにすることを目的とする。
持つゲート電極を素子形成領域に形成することが可能で
あるとともに、低配線抵抗特性を有するゲート電極配線
を素子分離領域に形成することが可能な半導体装置の製
造方法を提供できるようにすることを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に素子分離絶縁膜を形成する第
１の工程と、前記素子分離絶縁膜により規定された前記
半導体基板の素子形成領域上にゲート酸化膜を形成する
第２の工程と、前記第２の工程後、前記半導体基板上に
多結晶シリコン膜を形成する第３の工程と、前記多結晶
シリコン膜上にシリサイド防止膜を形成する第４の工程
と、前記素子形成領域上に形成されたシリサイド防止膜
を除去する第５の工程と、前記第５の工程後、前記半導
体基板上に高融点金属膜を形成する第６の工程と、前記
素子分離絶縁膜上に形成された多結晶シリコン膜、シリ
サイド防止膜及び高融点金属膜と、前記素子形成領域上
に形成された多結晶シリコン膜及び高融点金属膜とをゲ
ート電極形状に加工する第７の工程と、前記多結晶シリ
コン膜と前記高融点金属膜とを反応させてシリサイド層
を形成する第８の工程とを有することを特徴としてい
る。
造方法は、半導体基板上に素子分離絶縁膜を形成する第
１の工程と、前記素子分離絶縁膜により規定された前記
半導体基板の素子形成領域上にゲート酸化膜を形成する
第２の工程と、前記第２の工程後、前記半導体基板上に
多結晶シリコン膜を形成する第３の工程と、前記多結晶
シリコン膜上にシリサイド防止膜を形成する第４の工程
と、前記素子形成領域上に形成されたシリサイド防止膜
を除去する第５の工程と、前記第５の工程後、前記半導
体基板上に高融点金属膜を形成する第６の工程と、前記
素子分離絶縁膜上に形成された多結晶シリコン膜、シリ
サイド防止膜及び高融点金属膜と、前記素子形成領域上
に形成された多結晶シリコン膜及び高融点金属膜とをゲ
ート電極形状に加工する第７の工程と、前記多結晶シリ
コン膜と前記高融点金属膜とを反応させてシリサイド層
を形成する第８の工程とを有することを特徴としてい
る。
【００１３】また、本発明の他の特徴とするところは、
前記シリサイド防止膜がシリコン窒化膜、シリコン炭化
膜、あるいはシリコン窒化膜とシリコン炭化膜との積層
膜であることを特徴としている。
前記シリサイド防止膜がシリコン窒化膜、シリコン炭化
膜、あるいはシリコン窒化膜とシリコン炭化膜との積層
膜であることを特徴としている。
【００１４】本発明は上記技術手段よりなるので、素子
形成領域以外の領域に形成されるゲート電極は、多結晶
シリコン膜と高融点金属膜との間にシリサイド防止膜が
設けられてシリサイド反応が防止され、これにより、高
融点金属の低抵抗性が確保される。一方、素子形成領域
においてはゲート電極配線がポリサイド構造となるの
で、閾値電圧を安定させることが可能となり、かつゲー
ト酸化膜との密着性も良好に保つことができるようにな
る。
形成領域以外の領域に形成されるゲート電極は、多結晶
シリコン膜と高融点金属膜との間にシリサイド防止膜が
設けられてシリサイド反応が防止され、これにより、高
融点金属の低抵抗性が確保される。一方、素子形成領域
においてはゲート電極配線がポリサイド構造となるの
で、閾値電圧を安定させることが可能となり、かつゲー
ト酸化膜との密着性も良好に保つことができるようにな
る。
【００１５】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の実施の形態を、図１及び図２を用いて説明する。
図１（ａ）に示すように、窒化シリコン膜などの耐酸化
膜１０６をマスクにして酸化するいわゆる選択酸化法に
よって、導電型がｐ型の半導体基板１０１の素子形成領
域１１０の周囲の素子分離領域に、例えば５００ｎｍ程
度の厚さで素子分離絶縁膜１０２を形成する。
方法の実施の形態を、図１及び図２を用いて説明する。
図１（ａ）に示すように、窒化シリコン膜などの耐酸化
膜１０６をマスクにして酸化するいわゆる選択酸化法に
よって、導電型がｐ型の半導体基板１０１の素子形成領
域１１０の周囲の素子分離領域に、例えば５００ｎｍ程
度の厚さで素子分離絶縁膜１０２を形成する。
【００１６】次に、図１（ｂ）に示すように、素子形成
領域１１０に形成された耐酸化膜１０６を熱リン酸によ
り除去し、かつ弗化水素酸溶液にて素子形成領域１１０
表面の酸化膜（不図示）を除去する。
領域１１０に形成された耐酸化膜１０６を熱リン酸によ
り除去し、かつ弗化水素酸溶液にて素子形成領域１１０
表面の酸化膜（不図示）を除去する。
【００１７】次いで、図１（ｃ）に示すように、酸素と
窒素の混合気体中で酸化処理を行い、厚さが２０ｎｍ程
度の二酸化シリコン膜からなるゲート酸化膜１０３を形
成する。
窒素の混合気体中で酸化処理を行い、厚さが２０ｎｍ程
度の二酸化シリコン膜からなるゲート酸化膜１０３を形
成する。
【００１８】次に、図１（ｄ）に示すように、モノシラ
ンを反応ガスとする化学気相成長法（ＣＶＤ法）によっ
て、多結晶シリコン膜１０４を１５０ｎｍ程度の厚さで
半導体基板１０１全面に形成する。
ンを反応ガスとする化学気相成長法（ＣＶＤ法）によっ
て、多結晶シリコン膜１０４を１５０ｎｍ程度の厚さで
半導体基板１０１全面に形成する。
【００１９】その後、ｎ型の不純物であるリンを、オキ
シ塩化リンを用いた固相拡散法により多結晶シリコン膜
１０４中に導入する。その後、ジクロルシランとアンモ
ニアを反応ガスとするＣＶＤ法によって、シリコン窒化
膜１０７を膜厚２０ｎｍ程度に形成する。
シ塩化リンを用いた固相拡散法により多結晶シリコン膜
１０４中に導入する。その後、ジクロルシランとアンモ
ニアを反応ガスとするＣＶＤ法によって、シリコン窒化
膜１０７を膜厚２０ｎｍ程度に形成する。
【００２０】次に、図１（ｅ）に示すように、公知のフ
ォトリソグラフィー法を用いて、素子分離絶縁膜１０２
上にフォトレジスト１０８を形成する。その後、図２
（ａ）に示すように、ドライエッチング工程にて素子形
成領域１１０上のシリコン窒化膜１０７を除去する。
ォトリソグラフィー法を用いて、素子分離絶縁膜１０２
上にフォトレジスト１０８を形成する。その後、図２
（ａ）に示すように、ドライエッチング工程にて素子形
成領域１１０上のシリコン窒化膜１０７を除去する。
【００２１】その後、素子分離絶縁膜１０２上のフォト
レジスト１０８をアッシングにより除去し、図２（ｂ）
に示すように、高融点金属であるＷ膜１０５を公知のス
パッタ法にて厚さ１５０ｎｍ程度形成する。
レジスト１０８をアッシングにより除去し、図２（ｂ）
に示すように、高融点金属であるＷ膜１０５を公知のス
パッタ法にて厚さ１５０ｎｍ程度形成する。
【００２２】その後、フォトリソグラフィー工程にて、
フォトレジスト１０８をゲート電極１１１ａ、１１１ｂ
形状になるように形成し（不図示）、図２（ｃ）に示す
ように、ドライエッチング工程にてＷ膜１０５、シリコ
ン窒化膜１０７、および多結晶シリコン膜１０４をエッ
チング除去する。
フォトレジスト１０８をゲート電極１１１ａ、１１１ｂ
形状になるように形成し（不図示）、図２（ｃ）に示す
ように、ドライエッチング工程にてＷ膜１０５、シリコ
ン窒化膜１０７、および多結晶シリコン膜１０４をエッ
チング除去する。
【００２３】最後に、図２（ｄ）に示すように、８００
℃の熱処理を行い、素子形成領域１１０のゲート電極１
１１ａのＷ膜１０５をシリサイド化してシリサイド層１
０９を形成する。この熱処理を行っても、素子分離絶縁
膜１０２上のゲート電極１１１ｂのＷ膜１０５と多結晶
シリコン膜１０４とは、それらの間に介在するシリコン
窒化膜１０７がシリサイド防止膜として機能することに
よりシリサイド化しないので、配線抵抗の増大が生じな
い。
℃の熱処理を行い、素子形成領域１１０のゲート電極１
１１ａのＷ膜１０５をシリサイド化してシリサイド層１
０９を形成する。この熱処理を行っても、素子分離絶縁
膜１０２上のゲート電極１１１ｂのＷ膜１０５と多結晶
シリコン膜１０４とは、それらの間に介在するシリコン
窒化膜１０７がシリサイド防止膜として機能することに
よりシリサイド化しないので、配線抵抗の増大が生じな
い。
【００２４】なお、本実施の形態においては、シリサイ
ド防止膜としてシリコン窒化膜１０７を用いたが、シリ
コン炭化膜、あるいはシリコン窒化膜とシリコン炭化膜
の積層膜をシリサイド防止膜として用いてもよい。
ド防止膜としてシリコン窒化膜１０７を用いたが、シリ
コン炭化膜、あるいはシリコン窒化膜とシリコン炭化膜
の積層膜をシリサイド防止膜として用いてもよい。
【００２５】
【発明の効果】本発明は前述したように、本発明の半導
体装置の製造方法においては、素子分離領域ではゲート
電極をポリメタルゲート構造とすることにより、ポリサ
イドゲート電極構造で課題となっていた配線抵抗の低減
化を実現することができる。また、素子形成領域ではゲ
ート電極をポリサイドゲート電極構造とすることによ
り、高融点金属ゲート及びポリメタルゲート構造で課題
となっていた閾値電圧の安定化を実現することができる
ので、高性能な半導体装置を製造することができる。
体装置の製造方法においては、素子分離領域ではゲート
電極をポリメタルゲート構造とすることにより、ポリサ
イドゲート電極構造で課題となっていた配線抵抗の低減
化を実現することができる。また、素子形成領域ではゲ
ート電極をポリサイドゲート電極構造とすることによ
り、高融点金属ゲート及びポリメタルゲート構造で課題
となっていた閾値電圧の安定化を実現することができる
ので、高性能な半導体装置を製造することができる。
【図１】本発明による半導体装置の製造方法の実施の形
態を説明するための半導体装置の工程順断面図である。
態を説明するための半導体装置の工程順断面図である。
【図２】本発明による半導体装置の製造方法の実施の形
態を説明するための半導体装置の工程順断面図である。
態を説明するための半導体装置の工程順断面図である。
【図３】従来の半導体製造装置の製造方法を説明するた
めの半導体装置の工程順断面図である。
めの半導体装置の工程順断面図である。
１０１ 半導体基板 １０２ 素子分離絶縁膜 １０３ ゲート酸化膜 １０４ 多結晶シリコン膜 １０５ 高融点金属膜 １０７ シリコン窒化膜 １０９ シリサイド層 １１０ 素子形成領域 １１１ａ、１１１ｂ ゲート電極
Claims (2)
- 【請求項１】 半導体基板上に素子分離絶縁膜を形成す
る第１の工程と、 前記素子分離絶縁膜により規定された前記半導体基板の
素子形成領域上にゲート酸化膜を形成する第２の工程
と、 前記第２の工程後、前記半導体基板上に多結晶シリコン
膜を形成する第３の工程と、 前記多結晶シリコン膜上にシリサイド防止膜を形成する
第４の工程と、 前記素子形成領域上に形成されたシリサイド防止膜を除
去する第５の工程と、 前記第５の工程後、前記半導体基板上に高融点金属膜を
形成する第６の工程と、 前記素子分離絶縁膜上に形成された多結晶シリコン膜、
シリサイド防止膜及び高融点金属膜と、前記素子形成領
域上に形成された多結晶シリコン膜及び高融点金属膜と
をゲート電極形状に加工する第７の工程と、 前記多結晶シリコン膜と前記高融点金属膜とを反応させ
てシリサイド層を形成する第８の工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、前記シリサイド防止膜がシリコン窒化膜、シ
リコン炭化膜、あるいはシリコン窒化膜とシリコン炭化
膜との積層膜であることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16841996A JPH09330930A (ja) | 1996-06-07 | 1996-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16841996A JPH09330930A (ja) | 1996-06-07 | 1996-06-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330930A true JPH09330930A (ja) | 1997-12-22 |
Family
ID=15867783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16841996A Withdrawn JPH09330930A (ja) | 1996-06-07 | 1996-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520142B1 (ko) * | 1999-12-24 | 2005-10-10 | 주식회사 하이닉스반도체 | 높은 문턱전압 트랜지스터 |
-
1996
- 1996-06-07 JP JP16841996A patent/JPH09330930A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520142B1 (ko) * | 1999-12-24 | 2005-10-10 | 주식회사 하이닉스반도체 | 높은 문턱전압 트랜지스터 |
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| A300 | Withdrawal of application because of no request for examination |
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