JPH09331218A - 増幅回路およびフィルタ回路 - Google Patents
増幅回路およびフィルタ回路Info
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- JPH09331218A JPH09331218A JP8149293A JP14929396A JPH09331218A JP H09331218 A JPH09331218 A JP H09331218A JP 8149293 A JP8149293 A JP 8149293A JP 14929396 A JP14929396 A JP 14929396A JP H09331218 A JPH09331218 A JP H09331218A
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Abstract
(57)【要約】
【課題】 低電圧で動作でき、かつ回路の入力および出
力ダイナミックレンジを容易に広げられる増幅回路を実
現する。 【解決手段】 入力信号電圧ｖinに応じてトランジスタ
Ｑ1 とＱ2 のエミッタ間に接続されている抵抗素子Ｒ1
に差電流Δｉ1 を発生し、これを電流／電圧変換部２０
を構成しているトランジスタＱD1，ＱD3のベースとコレ
クタとの接続点に入力し、入力信号電圧ｖinに応じた電
圧信号を発生し、出力部３０を構成しているトランジス
タＱ3 ，Ｑ4 のベースにそれぞれ入力し、出力部３０で
増幅して出力するので、低電圧で動作でき、かつ回路の
相互コンダクタンスｇm に影響を与えずに、電流／電圧
変換部２０の抵抗素子Ｒ2 の抵抗値ｒ2 およびそれに流
れる電流２ｉ2 により直流バイアスを任意に設定でき、
回路の入力および出力ダイナミックレンジを広げること
ができる。
力ダイナミックレンジを容易に広げられる増幅回路を実
現する。 【解決手段】 入力信号電圧ｖinに応じてトランジスタ
Ｑ1 とＱ2 のエミッタ間に接続されている抵抗素子Ｒ1
に差電流Δｉ1 を発生し、これを電流／電圧変換部２０
を構成しているトランジスタＱD1，ＱD3のベースとコレ
クタとの接続点に入力し、入力信号電圧ｖinに応じた電
圧信号を発生し、出力部３０を構成しているトランジス
タＱ3 ，Ｑ4 のベースにそれぞれ入力し、出力部３０で
増幅して出力するので、低電圧で動作でき、かつ回路の
相互コンダクタンスｇm に影響を与えずに、電流／電圧
変換部２０の抵抗素子Ｒ2 の抵抗値ｒ2 およびそれに流
れる電流２ｉ2 により直流バイアスを任意に設定でき、
回路の入力および出力ダイナミックレンジを広げること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ビデオ信
号等を増幅する増幅回路およびフィルタ回路に関するも
のである。
号等を増幅する増幅回路およびフィルタ回路に関するも
のである。
【０００２】
【従来の技術】図４は従来一般的に使われているビデオ
信号増幅回路の構成を示す回路図である。図示のよう
に、従来の増幅回路は電圧源Ｖ1 ，Ｖ2 、電流源Ｉ1 ，
Ｉ2 ，Ｉ3、ｎｐｎ型トランジスタＱ1 ，Ｑ2 ，Ｑ3 ，
Ｑ4 ，Ｑ5 ，Ｑ6 、抵抗素子Ｒ1 ，Ｒ2 により構成され
ている。なお、電圧源Ｖ1 およびＶ2 の電圧値はともに
ｖ0 であり、電流源Ｉ1 の電流値は２ｉ1 、電流源Ｉ2
の電流値は２ｉ2 、電流源Ｉ3 の電流値はｉ2 であり、
抵抗素子Ｒ1 ，Ｒ2 の抵抗値はともにｒE である。
信号増幅回路の構成を示す回路図である。図示のよう
に、従来の増幅回路は電圧源Ｖ1 ，Ｖ2 、電流源Ｉ1 ，
Ｉ2 ，Ｉ3、ｎｐｎ型トランジスタＱ1 ，Ｑ2 ，Ｑ3 ，
Ｑ4 ，Ｑ5 ，Ｑ6 、抵抗素子Ｒ1 ，Ｒ2 により構成され
ている。なお、電圧源Ｖ1 およびＶ2 の電圧値はともに
ｖ0 であり、電流源Ｉ1 の電流値は２ｉ1 、電流源Ｉ2
の電流値は２ｉ2 、電流源Ｉ3 の電流値はｉ2 であり、
抵抗素子Ｒ1 ，Ｒ2 の抵抗値はともにｒE である。
【０００３】トランジスタＱ1 のコレクタが電源電圧Ｖ
CCの供給線１に接続され、ベースと接地線２との間に信
号源ＶIN、電圧源Ｖ1 が直列に接続されている。トラン
ジスタＱ1 のエミッタが抵抗素子Ｒ1 を介してトランジ
スタＱ2 のベースに接続されている。
CCの供給線１に接続され、ベースと接地線２との間に信
号源ＶIN、電圧源Ｖ1 が直列に接続されている。トラン
ジスタＱ1 のエミッタが抵抗素子Ｒ1 を介してトランジ
スタＱ2 のベースに接続されている。
【０００４】トランジスタＱ2 のベースとコレクタが共
通に接続され、即ち、トランジスタＱ2 がダイオード接
続されている。トランジスタＱ2 のコレクタおよびベー
スがトランジスタＱ3 のベースに接続され、エミッタが
トランジスタＱ5 のエミッタと共通に接続され、これら
の接続点が電流源Ｉ1 に接続されている。
通に接続され、即ち、トランジスタＱ2 がダイオード接
続されている。トランジスタＱ2 のコレクタおよびベー
スがトランジスタＱ3 のベースに接続され、エミッタが
トランジスタＱ5 のエミッタと共通に接続され、これら
の接続点が電流源Ｉ1 に接続されている。
【０００５】トランジスタＱ3 のコレクタが電源電圧Ｖ
CCの供給線１に接続され、エミッタがトランジスタＱ4
のエミッタと共通に接続され、これらの接続点が電流源
Ｉ2に接続されている。トランジスタＱ4 のコレクタが
電流源Ｉ3 に接続され、これらの接続点が出力端子Ｔ
OUT に接続されている。
CCの供給線１に接続され、エミッタがトランジスタＱ4
のエミッタと共通に接続され、これらの接続点が電流源
Ｉ2に接続されている。トランジスタＱ4 のコレクタが
電流源Ｉ3 に接続され、これらの接続点が出力端子Ｔ
OUT に接続されている。
【０００６】トランジスタＱ5 はトランジスタＱ2 と同
様にダイオード接続され、コレクタとベースがトランジ
スタＱ4 のベースに共通に接続され、さらに抵抗素子Ｒ
2 を介してトランジスタＱ6 のエミッタに接続されてい
る。トランジスタＱ6 のコレクタが電源電圧ＶCCの供給
線１に接続され、ベースと接地線２との間に電圧源Ｖ2
が接続されている。
様にダイオード接続され、コレクタとベースがトランジ
スタＱ4 のベースに共通に接続され、さらに抵抗素子Ｒ
2 を介してトランジスタＱ6 のエミッタに接続されてい
る。トランジスタＱ6 のコレクタが電源電圧ＶCCの供給
線１に接続され、ベースと接地線２との間に電圧源Ｖ2
が接続されている。
【０００７】上述した増幅回路においては、例えば、信
号源ＶINから信号電圧ｖinが入力されていないとき、ト
ランジスタＱ1 およびトランジスタＱ6 のベースが電圧
源Ｖ 1 ，Ｖ2 により電圧ｖ0 にバイアスされる。また、
ダイオード接続されたトランジスタＱ2 ，Ｑ5 が同様の
特性を持つように形成された場合には、抵抗素子Ｒ1 ，
Ｒ2 には同じ電流ｉ1 が発生される。
号源ＶINから信号電圧ｖinが入力されていないとき、ト
ランジスタＱ1 およびトランジスタＱ6 のベースが電圧
源Ｖ 1 ，Ｖ2 により電圧ｖ0 にバイアスされる。また、
ダイオード接続されたトランジスタＱ2 ，Ｑ5 が同様の
特性を持つように形成された場合には、抵抗素子Ｒ1 ，
Ｒ2 には同じ電流ｉ1 が発生される。
【０００８】トランジスタＱ1 のベースに信号源ＶINに
より信号電圧ｖinが入力されたとき、信号電圧ｖinに応
じた変化電流Δｉ1 が抵抗素子Ｒ1 からダイオード接続
されたトランジスタＱ2 に流れる。また、図４に示すよ
うに、これとは逆の方向で、抵抗素子Ｒ2 およびダイオ
ード接続されたトランジスタＱ5 に同じ変化電流Δｉ 1
が流れる。これらの変化電流がダイオード接続されたト
ランジスタＱ2 およびＱ5 により差動電圧に変換され、
トランジスタＱ3 ，Ｑ4 のベースに入力される。
より信号電圧ｖinが入力されたとき、信号電圧ｖinに応
じた変化電流Δｉ1 が抵抗素子Ｒ1 からダイオード接続
されたトランジスタＱ2 に流れる。また、図４に示すよ
うに、これとは逆の方向で、抵抗素子Ｒ2 およびダイオ
ード接続されたトランジスタＱ5 に同じ変化電流Δｉ 1
が流れる。これらの変化電流がダイオード接続されたト
ランジスタＱ2 およびＱ5 により差動電圧に変換され、
トランジスタＱ3 ，Ｑ4 のベースに入力される。
【０００９】トランジスタＱ3 ，Ｑ4 で構成された差動
増幅回路により、トランジスタＱ3，Ｑ4 のベースに入
力された差動電圧が増幅され、出力端子ＴOUT に出力さ
れる。
増幅回路により、トランジスタＱ3，Ｑ4 のベースに入
力された差動電圧が増幅され、出力端子ＴOUT に出力さ
れる。
【００１０】また、上述した増幅回路の相互コンダクタ
ンスｇm は次式により与えられる。
ンスｇm は次式により与えられる。
【数１】 ｇm ＝ ｉ2 ／（ｒE ・ｉ1 ） …（１）
【００１１】
【発明が解決しようとする課題】ところで、上述した従
来の増幅回路では入力ダイナミックレンジを広くとるこ
とができないという問題がある。図４に示す回路におい
ては、入力のダイナミックレンジを広くするには、抵抗
素子Ｒ1 の抵抗値ｒE または電流源Ｉ1 の電流値ｉ1 を
大きく設定することが必要である。しかし、これらの値
を大きく設定することにより、抵抗素子Ｒ1 における電
圧降下が大きくなり、低電圧で動作する回路ではダイナ
ミックレンジを広くとることが困難である。
来の増幅回路では入力ダイナミックレンジを広くとるこ
とができないという問題がある。図４に示す回路におい
ては、入力のダイナミックレンジを広くするには、抵抗
素子Ｒ1 の抵抗値ｒE または電流源Ｉ1 の電流値ｉ1 を
大きく設定することが必要である。しかし、これらの値
を大きく設定することにより、抵抗素子Ｒ1 における電
圧降下が大きくなり、低電圧で動作する回路ではダイナ
ミックレンジを広くとることが困難である。
【００１２】また、出力ダイナミックレンジおよび入力
バイアスは抵抗素子Ｒ1 の抵抗値ｒ E 、電流源Ｉ1 の電
流値ｉ1 に各々関連し、相互コンダクタンスｇm を変え
ずに、バイアス状態を任意に変更することは難しく、ダ
イナミックレンジを広げるための設計変更が回路の相互
コンダクタンスｇm およびバイアス状態の変化を招く。
即ち、従来の増幅回路では入力ダイナミックレンジを広
げることが困難であり、その結果、出力ダイナミックレ
ンジの増加もほぼ不可能である。
バイアスは抵抗素子Ｒ1 の抵抗値ｒ E 、電流源Ｉ1 の電
流値ｉ1 に各々関連し、相互コンダクタンスｇm を変え
ずに、バイアス状態を任意に変更することは難しく、ダ
イナミックレンジを広げるための設計変更が回路の相互
コンダクタンスｇm およびバイアス状態の変化を招く。
即ち、従来の増幅回路では入力ダイナミックレンジを広
げることが困難であり、その結果、出力ダイナミックレ
ンジの増加もほぼ不可能である。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、低電圧で動作でき、かつ回路の
相互コンダクタンスｇm を変化させずに、バイアスを任
意に設定できることはもとより、回路の入力および出力
ダイナミックレンジを容易に広げることができる増幅回
路およびフィルタ回路を提供することにある。
のであり、その目的は、低電圧で動作でき、かつ回路の
相互コンダクタンスｇm を変化させずに、バイアスを任
意に設定できることはもとより、回路の入力および出力
ダイナミックレンジを容易に広げることができる増幅回
路およびフィルタ回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、コレクタが第１の電流源に接続され、ベ
ースが第１の電圧源に接続されている第１のトランジス
タと、コレクタが第２の電流源に接続され、ベースが第
２の電圧源に接続されている第２のトランジスタと、上
記第１および第２のトランジスタのエミッタ間に接続さ
れている第１の抵抗素子とからなる入力部と、上記第１
のトランジスタのコレクタと接続ノードとの間に、当該
コレクタから上記接続ノードに向かって順方向となるよ
うに直列に接続されている第１および第２のダイオード
と、上記第２のトランジスタのコレクタと上記接続ノー
ドとの間に、当該コレクタから上記接続ノードに向かっ
て順方向となるように直列に接続されている第３および
第４のダイオードと、上記接続ノードと基準電位との間
に接続されている第２の抵抗素子とからなる変換部と、
コレクタが電源に接続され、ベースが上記第１のダイオ
ードと第２のダイオードとの接続点に接続され、エミッ
タが第３の電流源に接続されている第３のトランジスタ
と、コレクタが第４の電流源に接続され、ベースが上記
第３のダイオードと第４のダイオードとの接続点に接続
され、エミッタが上記第３のトランジスタのエミッタと
共通に上記第３の電流源に接続されている第４のトラン
ジスタとからなる出力部とを有する。
め、本発明は、コレクタが第１の電流源に接続され、ベ
ースが第１の電圧源に接続されている第１のトランジス
タと、コレクタが第２の電流源に接続され、ベースが第
２の電圧源に接続されている第２のトランジスタと、上
記第１および第２のトランジスタのエミッタ間に接続さ
れている第１の抵抗素子とからなる入力部と、上記第１
のトランジスタのコレクタと接続ノードとの間に、当該
コレクタから上記接続ノードに向かって順方向となるよ
うに直列に接続されている第１および第２のダイオード
と、上記第２のトランジスタのコレクタと上記接続ノー
ドとの間に、当該コレクタから上記接続ノードに向かっ
て順方向となるように直列に接続されている第３および
第４のダイオードと、上記接続ノードと基準電位との間
に接続されている第２の抵抗素子とからなる変換部と、
コレクタが電源に接続され、ベースが上記第１のダイオ
ードと第２のダイオードとの接続点に接続され、エミッ
タが第３の電流源に接続されている第３のトランジスタ
と、コレクタが第４の電流源に接続され、ベースが上記
第３のダイオードと第４のダイオードとの接続点に接続
され、エミッタが上記第３のトランジスタのエミッタと
共通に上記第３の電流源に接続されている第４のトラン
ジスタとからなる出力部とを有する。
【００１５】また、本発明では、好適には上記第４の電
流源は上記第３の電流源の半分の電流を供給する。
流源は上記第３の電流源の半分の電流を供給する。
【００１６】さらに、本発明では、コレクタが第１の電
流源に接続され、ベースが第１の電圧源に接続されてい
る第１のトランジスタと、コレクタが第２の電流源に接
続されている第２のトランジスタと、上記第１および第
２のトランジスタのエミッタ間に接続されている第１の
抵抗素子とからなる入力部と、上記第１のトランジスタ
のコレクタと接続ノードとの間に、当該コレクタから上
記接続ノードに向かって順方向となるように直列に接続
されている第１および第２のダイオードと、上記第２の
トランジスタのコレクタと上記接続ノードとの間に、当
該コレクタから上記接続ノードに向かって順方向となる
ように直列に接続されている第３および第４のダイオー
ドと、上記接続ノードと基準電位との間に接続されてい
る第２の抵抗素子とからなる変換部と、コレクタが電源
に接続され、ベースが上記第１のダイオードと第２のダ
イオードとの接続点に接続され、エミッタが第３の電流
源に接続されている第３のトランジスタと、コレクタが
第４の電流源および上記入力部の第２のトランジスタの
ベースに接続され、ベースが上記第３のダイオードと第
４のダイオードとの接続点に接続され、エミッタが上記
第３のトランジスタのエミッタと共通に上記第３の電流
源に接続されている第４のトランジスタと、上記第４の
トランジスタのコレクタと基準電位間に接続されている
容量素子とからなる出力部とを有する。
流源に接続され、ベースが第１の電圧源に接続されてい
る第１のトランジスタと、コレクタが第２の電流源に接
続されている第２のトランジスタと、上記第１および第
２のトランジスタのエミッタ間に接続されている第１の
抵抗素子とからなる入力部と、上記第１のトランジスタ
のコレクタと接続ノードとの間に、当該コレクタから上
記接続ノードに向かって順方向となるように直列に接続
されている第１および第２のダイオードと、上記第２の
トランジスタのコレクタと上記接続ノードとの間に、当
該コレクタから上記接続ノードに向かって順方向となる
ように直列に接続されている第３および第４のダイオー
ドと、上記接続ノードと基準電位との間に接続されてい
る第２の抵抗素子とからなる変換部と、コレクタが電源
に接続され、ベースが上記第１のダイオードと第２のダ
イオードとの接続点に接続され、エミッタが第３の電流
源に接続されている第３のトランジスタと、コレクタが
第４の電流源および上記入力部の第２のトランジスタの
ベースに接続され、ベースが上記第３のダイオードと第
４のダイオードとの接続点に接続され、エミッタが上記
第３のトランジスタのエミッタと共通に上記第３の電流
源に接続されている第４のトランジスタと、上記第４の
トランジスタのコレクタと基準電位間に接続されている
容量素子とからなる出力部とを有する。
【００１７】本発明によれば、増幅回路の入力部に第１
の電圧源により供給された信号電圧が入力され、これに
応じて、例えば差動電流信号が発生され、変換部に入力
される。変換部を構成するダイオードにより、電流／電
圧変換が行われ、変換された電圧信号が出力部により増
幅され、出力される。
の電圧源により供給された信号電圧が入力され、これに
応じて、例えば差動電流信号が発生され、変換部に入力
される。変換部を構成するダイオードにより、電流／電
圧変換が行われ、変換された電圧信号が出力部により増
幅され、出力される。
【００１８】変換部において、接続ノードと基準電位と
の間に接続された第２の抵抗素子の抵抗値およびそれに
流れる電流値により、回路のバイアスが決定されるの
で、回路の相互コンダクタンスｇm に影響を与えること
なくバイアスを調整でき、入力および出力のダイナミッ
クレンジを広げることができる。
の間に接続された第２の抵抗素子の抵抗値およびそれに
流れる電流値により、回路のバイアスが決定されるの
で、回路の相互コンダクタンスｇm に影響を与えること
なくバイアスを調整でき、入力および出力のダイナミッ
クレンジを広げることができる。
【００１９】
【発明の実施の形態】第１実施形態 図１は本発明に係る増幅回路の一の実施形態を示す回路
図である。図１に示すように、本例の増幅回路は電圧源
Ｖ1 ，Ｖ2 、電流源Ｉ1 ，Ｉ2 ，…，Ｉ8 、ｎｐｎ型ト
ランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，ＱD1，ＱD2，
ＱD3，ＱD4、抵抗素子Ｒ1 ，Ｒ2 により構成されてい
る。なお、電圧源Ｖ1 およびＶ2 の電圧値はともにｖ0
であり、電流源Ｉ1 〜Ｉ6の電流値はｉ1 、電流源Ｉ7
の電流値はｉ2 、電流源Ｉ8 の電流値は２ｉ2 であり、
抵抗素子Ｒ1 の抵抗値はｒE 、抵抗素子Ｒ2 の抵抗値は
ｒ2 である。また、図示のように、本例の増幅回路は入
力部１０、電流／電圧変換部２０および出力部３０がカ
スケード接続されて構成されている。
図である。図１に示すように、本例の増幅回路は電圧源
Ｖ1 ，Ｖ2 、電流源Ｉ1 ，Ｉ2 ，…，Ｉ8 、ｎｐｎ型ト
ランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，ＱD1，ＱD2，
ＱD3，ＱD4、抵抗素子Ｒ1 ，Ｒ2 により構成されてい
る。なお、電圧源Ｖ1 およびＶ2 の電圧値はともにｖ0
であり、電流源Ｉ1 〜Ｉ6の電流値はｉ1 、電流源Ｉ7
の電流値はｉ2 、電流源Ｉ8 の電流値は２ｉ2 であり、
抵抗素子Ｒ1 の抵抗値はｒE 、抵抗素子Ｒ2 の抵抗値は
ｒ2 である。また、図示のように、本例の増幅回路は入
力部１０、電流／電圧変換部２０および出力部３０がカ
スケード接続されて構成されている。
【００２０】入力部１０はトランジスタＱ1 ，Ｑ2 、電
流源Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 および抵抗素子Ｒ1 により
構成されている。トランジスタＱ1 ，Ｑ2 のエミッタが
抵抗素子Ｒ1 を介して互いに接続されている。トランジ
スタＱ1 のベースに直列に接続されている信号源ＶINお
よび電圧源Ｖ 1 により、電圧（ｖin＋ｖ0 ）が供給され
る。ここで、ｖinは信号電圧を示している。トランジス
タＱ2 のベースに電圧源Ｖ2 により電圧ｖ0 が供給され
る。
流源Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 および抵抗素子Ｒ1 により
構成されている。トランジスタＱ1 ，Ｑ2 のエミッタが
抵抗素子Ｒ1 を介して互いに接続されている。トランジ
スタＱ1 のベースに直列に接続されている信号源ＶINお
よび電圧源Ｖ 1 により、電圧（ｖin＋ｖ0 ）が供給され
る。ここで、ｖinは信号電圧を示している。トランジス
タＱ2 のベースに電圧源Ｖ2 により電圧ｖ0 が供給され
る。
【００２１】トランジスタＱ1 のコレクタが電流源Ｉ1
に接続され、またエミッタと接地線２との間に電流源Ｉ
2 が接続されている。同様に、トランジスタＱ2 コレク
タが電流源Ｉ3 に接続され、エミッタと接地線２との間
に電流源Ｉ4 が接続されている。
に接続され、またエミッタと接地線２との間に電流源Ｉ
2 が接続されている。同様に、トランジスタＱ2 コレク
タが電流源Ｉ3 に接続され、エミッタと接地線２との間
に電流源Ｉ4 が接続されている。
【００２２】電流／電圧変換部２０はダイオード接続さ
れたトランジスタＱD1，ＱD2，ＱD3，ＱD4および抵抗素
子Ｒ2 により構成されている。図１に示すように、トラ
ンジスタＱD1のベースとコレクタとの接続点がトランジ
スタＱ1 のコレクタに接続され、エミッタがトランジス
タＱD2のベースとコレクタとの接続点に接続され、さら
にトランジスタＱ4 のベースに接続されている。トラン
ジスタＱD2のベースとコレクタとの接続点が接続ノード
ＮＤ1 に接続されている。
れたトランジスタＱD1，ＱD2，ＱD3，ＱD4および抵抗素
子Ｒ2 により構成されている。図１に示すように、トラ
ンジスタＱD1のベースとコレクタとの接続点がトランジ
スタＱ1 のコレクタに接続され、エミッタがトランジス
タＱD2のベースとコレクタとの接続点に接続され、さら
にトランジスタＱ4 のベースに接続されている。トラン
ジスタＱD2のベースとコレクタとの接続点が接続ノード
ＮＤ1 に接続されている。
【００２３】トランジスタＱD3のベースとコレクタとの
接続点がトランジスタＱ2 のコレクタに接続され、エミ
ッタがトランジスタＱD4のベースとコレクタとの接続点
に接続され、さらにトランジスタＱ3 のベースに接続さ
れている。トランジスタＱD4のエミッタがトランジスタ
ＱD2のエミッタと共通にノードＮＤ1 に接続されてい
る。ノードＮＤ1 が抵抗素子Ｒ2 を介して接地線２に接
続されている。また、トランジスタＱD1のベースとコレ
クタとの接続点が電流源Ｉ5 に接続され、電流源Ｉ5 に
より電流ｉ1 が供給される。同様に、トランジスタＱD3
のベースとコレクタとの接続点が電流源Ｉ6 に接続さ
れ、電流源Ｉ6 により電流ｉ1 が供給される。
接続点がトランジスタＱ2 のコレクタに接続され、エミ
ッタがトランジスタＱD4のベースとコレクタとの接続点
に接続され、さらにトランジスタＱ3 のベースに接続さ
れている。トランジスタＱD4のエミッタがトランジスタ
ＱD2のエミッタと共通にノードＮＤ1 に接続されてい
る。ノードＮＤ1 が抵抗素子Ｒ2 を介して接地線２に接
続されている。また、トランジスタＱD1のベースとコレ
クタとの接続点が電流源Ｉ5 に接続され、電流源Ｉ5 に
より電流ｉ1 が供給される。同様に、トランジスタＱD3
のベースとコレクタとの接続点が電流源Ｉ6 に接続さ
れ、電流源Ｉ6 により電流ｉ1 が供給される。
【００２４】出力部３０はトランジスタＱ3 ，Ｑ4 、電
流源Ｉ7 ，Ｉ8 により構成されている。トランジスタＱ
3 のコレクタが電源電圧ＶCCの供給線１に接続され、ベ
ースがトランジスタＱD3のベースとコレクタとの接続点
に接続され、トランジスタＱ4のコレクタが電流源Ｉ7
に接続され、ベースがトランジスタＱD1のベースとコレ
クタとの接続点に接続されている。トランジスタＱ3 ，
Ｑ4 のエミッタが共通に接続され、その接続点と接地線
２との間に、電流源Ｉ8 が接続され、接地線２に向かっ
て電流２ｉ2 が流れる。トランジスタＱ4 のコレクタが
出力端子ＴOUT に接続されている。
流源Ｉ7 ，Ｉ8 により構成されている。トランジスタＱ
3 のコレクタが電源電圧ＶCCの供給線１に接続され、ベ
ースがトランジスタＱD3のベースとコレクタとの接続点
に接続され、トランジスタＱ4のコレクタが電流源Ｉ7
に接続され、ベースがトランジスタＱD1のベースとコレ
クタとの接続点に接続されている。トランジスタＱ3 ，
Ｑ4 のエミッタが共通に接続され、その接続点と接地線
２との間に、電流源Ｉ8 が接続され、接地線２に向かっ
て電流２ｉ2 が流れる。トランジスタＱ4 のコレクタが
出力端子ＴOUT に接続されている。
【００２５】以下、図１に示す増幅回路の動作について
説明する。信号源ＶINによりトランジスタＱ1 のベース
に信号電圧ｖinが供給され、これに応じて、トランジス
タＱ1 ，Ｑ2 の両エミッタ間に接続されている抵抗素子
Ｒ 1 に次式に示す差電流Δｉ1 が発生する。
説明する。信号源ＶINによりトランジスタＱ1 のベース
に信号電圧ｖinが供給され、これに応じて、トランジス
タＱ1 ，Ｑ2 の両エミッタ間に接続されている抵抗素子
Ｒ 1 に次式に示す差電流Δｉ1 が発生する。
【数２】 Δｉ1 ＝ｖin／ｒE …（２）
【００２６】トランジスタＱ1 ，Ｑ2 のコレクタに電流
源Ｉ1 とＩ3 により、電流ｉ1 が供給されるので、図１
に示すように、抵抗素子Ｒ1 に生じた差電流Δｉ1 それ
ぞれ電流／電圧変換部２０を構成しているトランジスタ
ＱD1，ＱD3のベースコレクタとの接続点側に現れる。こ
のため、トランジスタＱD2，ＱD4において、差電流Δｉ
1 に応じた電圧降下が生じる。この電圧降下がそれぞれ
トランジスタＱ3 ，Ｑ 4 のベースに入力され、トランジ
スタＱ3 ，Ｑ4 により増幅される。これにより、トラン
ジスタＱ4 のコレクタ側に差電流Δｉ1 に比例した電流
Δｉ2 が発生し、出力端子ＴOUT から出力される。
源Ｉ1 とＩ3 により、電流ｉ1 が供給されるので、図１
に示すように、抵抗素子Ｒ1 に生じた差電流Δｉ1 それ
ぞれ電流／電圧変換部２０を構成しているトランジスタ
ＱD1，ＱD3のベースコレクタとの接続点側に現れる。こ
のため、トランジスタＱD2，ＱD4において、差電流Δｉ
1 に応じた電圧降下が生じる。この電圧降下がそれぞれ
トランジスタＱ3 ，Ｑ 4 のベースに入力され、トランジ
スタＱ3 ，Ｑ4 により増幅される。これにより、トラン
ジスタＱ4 のコレクタ側に差電流Δｉ1 に比例した電流
Δｉ2 が発生し、出力端子ＴOUT から出力される。
【００２７】図１に示す回路例においては、回路の相互
コンダクタンスｇm は次式により表記できる。
コンダクタンスｇm は次式により表記できる。
【数３】 ｇm ＝ ｉ2 ／（ｒE ・ｉ1 ） …（３） 即ち、本回路の相互コンダクタンスｇm は図４に示す回
路の式（１）に表記した相互コンダクタンスｇm と同様
である。
路の式（１）に表記した相互コンダクタンスｇm と同様
である。
【００２８】しかし、本実施形態においては電流／電圧
変換部２０を構成しているトランジスタＱD2，ＱD4の直
流バイアスは抵抗素子Ｒ2 に生じた電圧降下およびトラ
ンジスタＱD2またはＱD4のベース／コレクタ電圧Ｖbeに
より決定される。 抵抗素子Ｒ2 に電流２ｉ1 が流れるの
で、直流バイアスは（２ｉ1 ・ｒ2 ＋Ｖ be）で決まる。
変換部２０を構成しているトランジスタＱD2，ＱD4の直
流バイアスは抵抗素子Ｒ2 に生じた電圧降下およびトラ
ンジスタＱD2またはＱD4のベース／コレクタ電圧Ｖbeに
より決定される。 抵抗素子Ｒ2 に電流２ｉ1 が流れるの
で、直流バイアスは（２ｉ1 ・ｒ2 ＋Ｖ be）で決まる。
【００２９】ここで、トランジスタＱD2，ＱD4の直流バ
イアスを決める要素である抵抗素子Ｒ2 の抵抗値ｒ2 が
増幅回路の相互コンダクタンスｇm を示す式（３）に含
まれていないため、相互コンダクタンスｇm に影響を与
えることなく、増幅回路の直流バイアスを任意に設定す
ることができる。
イアスを決める要素である抵抗素子Ｒ2 の抵抗値ｒ2 が
増幅回路の相互コンダクタンスｇm を示す式（３）に含
まれていないため、相互コンダクタンスｇm に影響を与
えることなく、増幅回路の直流バイアスを任意に設定す
ることができる。
【００３０】ここで、この増幅回路の入力および出力ダ
イナミックレンジについて考察する。この場合、図１の
電流源Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 ，Ｉ7 ，Ｉ8 はベースに
所定の電圧が印加され、エミッタに抵抗素子が接続され
ているトランジスタにより構成されたものを想定して考
察する。差動増幅回路を構成しているトランジスタ
Ｑ3 ，Ｑ4 のベース電位を抵抗素子Ｒ2 の抵抗値ｒ2 お
よびそれに流れる電流値２ｉ1 により任意に設定でき、
増幅回路の入力部１０を構成しているトランジスタ
Ｑ1 ，Ｑ2 のベース電位も次段を考慮せずに、ほぼ（Ｇ
ＮＤ＋Ｖbe＋ＶCES ）から（ＶCC−ＶCES ）までの間に
任意に設定できるため、増幅回路の入力ダイナミックレ
ンジを広くとることが可能となる。ここで、ＶCES は入
力部１０を構成する電流源Ｉ1 および電流源Ｉ2 の飽和
時の電圧降下を示す。
イナミックレンジについて考察する。この場合、図１の
電流源Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 ，Ｉ7 ，Ｉ8 はベースに
所定の電圧が印加され、エミッタに抵抗素子が接続され
ているトランジスタにより構成されたものを想定して考
察する。差動増幅回路を構成しているトランジスタ
Ｑ3 ，Ｑ4 のベース電位を抵抗素子Ｒ2 の抵抗値ｒ2 お
よびそれに流れる電流値２ｉ1 により任意に設定でき、
増幅回路の入力部１０を構成しているトランジスタ
Ｑ1 ，Ｑ2 のベース電位も次段を考慮せずに、ほぼ（Ｇ
ＮＤ＋Ｖbe＋ＶCES ）から（ＶCC−ＶCES ）までの間に
任意に設定できるため、増幅回路の入力ダイナミックレ
ンジを広くとることが可能となる。ここで、ＶCES は入
力部１０を構成する電流源Ｉ1 および電流源Ｉ2 の飽和
時の電圧降下を示す。
【００３１】また、出力部３０においては、出力端子Ｔ
OUT に負荷抵抗を接続した場合を想定して考察する。ト
ランジスタＱ3 ，Ｑ4 のベース電位は（ＧＮＤ＋２ｉ1
・ｒ2 ＋Ｖbe）から（ＶCC−Ｖbe−ＶCES ）までの間に
任意に設定できるため、増幅回路の出力ダイナミックレ
ンジも広くとることが可能である。ただし、トランジス
タＱ3 ，Ｑ4 のベース電位は電流源が飽和しないように
考慮して設定することが必要であるので、ベース電位は
（ＧＮＤ＋Ｖbe＋ＶCES ）から（ＶCC−Ｖbe−ＶCES ）
までの間で設定する必要がある。なお、ここで、ＶCES
は出力部３０を構成する電流源Ｉ8 の飽和時電圧降下お
よび入力部１０を構成する電流源Ｉ1 ，Ｉ2 の飽和時電
圧降下を示す。よって、本例においては、（２ｉ1 ・ｒ
2 ＞ＶCES ）とする必要がある。
OUT に負荷抵抗を接続した場合を想定して考察する。ト
ランジスタＱ3 ，Ｑ4 のベース電位は（ＧＮＤ＋２ｉ1
・ｒ2 ＋Ｖbe）から（ＶCC−Ｖbe−ＶCES ）までの間に
任意に設定できるため、増幅回路の出力ダイナミックレ
ンジも広くとることが可能である。ただし、トランジス
タＱ3 ，Ｑ4 のベース電位は電流源が飽和しないように
考慮して設定することが必要であるので、ベース電位は
（ＧＮＤ＋Ｖbe＋ＶCES ）から（ＶCC−Ｖbe−ＶCES ）
までの間で設定する必要がある。なお、ここで、ＶCES
は出力部３０を構成する電流源Ｉ8 の飽和時電圧降下お
よび入力部１０を構成する電流源Ｉ1 ，Ｉ2 の飽和時電
圧降下を示す。よって、本例においては、（２ｉ1 ・ｒ
2 ＞ＶCES ）とする必要がある。
【００３２】さらに、出力部３０を構成するトランジス
タＱ4 の飽和時電圧をＶcesat4とすると、図１に示す回
路の出力ダイナミックレンジは（ＧＮＤ＋ＶCES ＋Ｖ
cesat4）から（ＶCC−ＶCES ）までの間に設定できる。
タＱ4 の飽和時電圧をＶcesat4とすると、図１に示す回
路の出力ダイナミックレンジは（ＧＮＤ＋ＶCES ＋Ｖ
cesat4）から（ＶCC−ＶCES ）までの間に設定できる。
【００３３】上述したように、トランジスタＱ1 ，Ｑ2
およびＱ3 ，Ｑ4 の直流バイアスを増幅回路の相互コン
ダクタンスｇm を変えずに設定できるため、増幅回路の
入力ダイナミックレンジのみではなく、出力ダイナミッ
クレンジも広くとることができる。本例においては、入
力ダイナミックレンジは（ＧＮＤ＋Ｖbe＋ＶCES ）から
（ＶCC−ＶCES ）までの間に任意に設定でき、出力ダイ
ナミックレンジは（ＧＮＤ＋ＶCES ＋Ｖcesat4）から
（ＶCC−ＶCES ）までの間に任意に設定できる。
およびＱ3 ，Ｑ4 の直流バイアスを増幅回路の相互コン
ダクタンスｇm を変えずに設定できるため、増幅回路の
入力ダイナミックレンジのみではなく、出力ダイナミッ
クレンジも広くとることができる。本例においては、入
力ダイナミックレンジは（ＧＮＤ＋Ｖbe＋ＶCES ）から
（ＶCC−ＶCES ）までの間に任意に設定でき、出力ダイ
ナミックレンジは（ＧＮＤ＋ＶCES ＋Ｖcesat4）から
（ＶCC−ＶCES ）までの間に任意に設定できる。
【００３４】本例においては、低電圧、例えば３Ｖの電
源電圧ＶCCで動作できる増幅回路が構成できる。また、
図１に示す増幅回路が複数段が直列に接続され、前段の
出力信号が入力信号として後段に供給することがによ
り、さらに利得が大きく得られる増幅回路を構成でき
る。
源電圧ＶCCで動作できる増幅回路が構成できる。また、
図１に示す増幅回路が複数段が直列に接続され、前段の
出力信号が入力信号として後段に供給することがによ
り、さらに利得が大きく得られる増幅回路を構成でき
る。
【００３５】以上説明したように、本実施形態によれ
ば、入力信号電圧ｖinに応じてトランジスタＱ1 ，Ｑ2
のエミッタ間に接続されている抵抗素子Ｒ1 に差電流Δ
ｉ1 を発生し、これを電流／電圧変換部２０を構成して
いるトランジスタＱD1，ＱD3のベースとコレクタとの接
続点に入力し、入力信号電圧ｖinに応じた電圧信号を発
生し、出力部３０を構成しているトランジスタＱ3 ，Ｑ
4 のベースにそれぞれ入力し、出力部３０で増幅して出
力するので、低電圧で動作でき、かつ回路の相互コンダ
クタンスｇm に影響を与えずに、直流バイアスを任意に
設定でき、回路の入力および出力ダイナミックレンジを
広げることができる。
ば、入力信号電圧ｖinに応じてトランジスタＱ1 ，Ｑ2
のエミッタ間に接続されている抵抗素子Ｒ1 に差電流Δ
ｉ1 を発生し、これを電流／電圧変換部２０を構成して
いるトランジスタＱD1，ＱD3のベースとコレクタとの接
続点に入力し、入力信号電圧ｖinに応じた電圧信号を発
生し、出力部３０を構成しているトランジスタＱ3 ，Ｑ
4 のベースにそれぞれ入力し、出力部３０で増幅して出
力するので、低電圧で動作でき、かつ回路の相互コンダ
クタンスｇm に影響を与えずに、直流バイアスを任意に
設定でき、回路の入力および出力ダイナミックレンジを
広げることができる。
【００３６】第２実施形態 図２は本発明に係るフィルタ回路の一実施形態を示す回
路図である。図２に示すように、本例の増幅回路は電圧
源Ｖ1 ，ＶR 、電流源Ｉ1 ’，Ｉ2’、ｎｐｎ型トラン
ジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，ＱD1，ＱD2，ＱD3，Ｑ
D4，ＱI1，ＱI2，ＱI3、抵抗素子Ｒ1 ，Ｒ2 ，ＲI1，Ｒ
I2，ＲI3，ＲI4、ｐｎｐ型トランジスタＰ1 、キャパシ
タＣ1 により構成されている。なお、電圧源Ｖ1 の電圧
値はｖ0 であり、電流源Ｉ1 ’，Ｉ2 ’の電流値は２ｉ
1 、抵抗素子Ｒ1 の抵抗値はｒE 、抵抗素子Ｒ2 の抵抗
値はｒ2 である。
路図である。図２に示すように、本例の増幅回路は電圧
源Ｖ1 ，ＶR 、電流源Ｉ1 ’，Ｉ2’、ｎｐｎ型トラン
ジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，ＱD1，ＱD2，ＱD3，Ｑ
D4，ＱI1，ＱI2，ＱI3、抵抗素子Ｒ1 ，Ｒ2 ，ＲI1，Ｒ
I2，ＲI3，ＲI4、ｐｎｐ型トランジスタＰ1 、キャパシ
タＣ1 により構成されている。なお、電圧源Ｖ1 の電圧
値はｖ0 であり、電流源Ｉ1 ’，Ｉ2 ’の電流値は２ｉ
1 、抵抗素子Ｒ1 の抵抗値はｒE 、抵抗素子Ｒ2 の抵抗
値はｒ2 である。
【００３７】図２に示すように、本第２の実施形態の回
路例は図１に示す第１の実施形態の回路例とほぼ同様で
あり、以下、図２を参照しながら、本例と第１の実施形
態の異なる点を中心に説明する。なお、図２において
は、図１と同様な構成部分を同様な符号で表記する。
路例は図１に示す第１の実施形態の回路例とほぼ同様で
あり、以下、図２を参照しながら、本例と第１の実施形
態の異なる点を中心に説明する。なお、図２において
は、図１と同様な構成部分を同様な符号で表記する。
【００３８】第１の実施形態と同様に、トランジスタＱ
1 ，Ｑ2 、電流源Ｉ1 ’，Ｉ2 ’、電流源を構成するＱ
I1，ＱI2と抵抗素子ＲI1，ＲI2および抵抗素子Ｒ1 によ
り入力部１０ａが構成されているが、本例においては電
流源Ｉ1 ’により、トランジスタＱ1 のコレクタおよび
トランジスタＱD1のコレクタとベースとの接続点に電流
２ｉ1 が供給され、電流源Ｉ2 ’により、トランジスタ
Ｑ2 のコレクタおよびトランジスタＱD2のコレクタとベ
ースとの接続点に電流２ｉ1 が供給される。また、図１
に示す回路を同様に、トランジスタＱ1 ，Ｑ2 のエミッ
タ間に抵抗素子Ｒ1 が接続されている。トランジスタＱ
1 のエミッタがトランジスタＱI1のコレクタに接続さ
れ、トランジスタＱ2 のエミッタがトランジスタＱI2の
コレクタに接続されている。トランジスタＱI1のエミッ
タが抵抗素子ＲI1を介して接地線２に接続され、トラン
ジスタＱI2のエミッタが抵抗素子ＲI2を介して接地線２
に接続されている。また、トランジスタＱI1とＱI2のベ
ースが電圧源ＶR に接続されている。
1 ，Ｑ2 、電流源Ｉ1 ’，Ｉ2 ’、電流源を構成するＱ
I1，ＱI2と抵抗素子ＲI1，ＲI2および抵抗素子Ｒ1 によ
り入力部１０ａが構成されているが、本例においては電
流源Ｉ1 ’により、トランジスタＱ1 のコレクタおよび
トランジスタＱD1のコレクタとベースとの接続点に電流
２ｉ1 が供給され、電流源Ｉ2 ’により、トランジスタ
Ｑ2 のコレクタおよびトランジスタＱD2のコレクタとベ
ースとの接続点に電流２ｉ1 が供給される。また、図１
に示す回路を同様に、トランジスタＱ1 ，Ｑ2 のエミッ
タ間に抵抗素子Ｒ1 が接続されている。トランジスタＱ
1 のエミッタがトランジスタＱI1のコレクタに接続さ
れ、トランジスタＱ2 のエミッタがトランジスタＱI2の
コレクタに接続されている。トランジスタＱI1のエミッ
タが抵抗素子ＲI1を介して接地線２に接続され、トラン
ジスタＱI2のエミッタが抵抗素子ＲI2を介して接地線２
に接続されている。また、トランジスタＱI1とＱI2のベ
ースが電圧源ＶR に接続されている。
【００３９】トランジスタＱD1，ＱD2，ＱD3，ＱD4およ
び抵抗素子Ｒ2 により、電流／電圧変換部２０ａが構成
されている。トランジスタＱD1，ＱD2，ＱD3，ＱD4はと
もにダイオード接続され、トランジスタＱD2，ＱD4のエ
ミッタはノードＮＤ1 に共通に接続され、ノードＮＤ1
は抵抗素子Ｒ2 を介して接地線２に接続されている。ま
た、トランジスタＱD2のベースとコレクタとの接続点が
トランジスタＱ4 のベースに接続され、トランジスタＱ
D4のベースとコレクタとの接続点がトランジスタＱ3 の
ベースに接続されている。
び抵抗素子Ｒ2 により、電流／電圧変換部２０ａが構成
されている。トランジスタＱD1，ＱD2，ＱD3，ＱD4はと
もにダイオード接続され、トランジスタＱD2，ＱD4のエ
ミッタはノードＮＤ1 に共通に接続され、ノードＮＤ1
は抵抗素子Ｒ2 を介して接地線２に接続されている。ま
た、トランジスタＱD2のベースとコレクタとの接続点が
トランジスタＱ4 のベースに接続され、トランジスタＱ
D4のベースとコレクタとの接続点がトランジスタＱ3 の
ベースに接続されている。
【００４０】トランジスタＱ3 ，Ｑ4 、電流源を構成す
るトランジスタＰ1 、抵抗素子ＲI4、トランジスタ
ＱI3、抵抗素子ＲI3により出力部３０ａが構成されてい
る。トランジスタＱ3 ，Ｑ4 のエミッタが共通にトラン
ジスタＱI3のコレクタに接続され、トランジスタＱI3の
エミッタが抵抗素子ＲI3を介して接地線２に接続され、
ベースが電圧源ＶR に接続されている。さらに、トラン
ジスタＱ4 のコレクタがトランジスタＰ1 のコレクタに
接続され、トランジスタＰ1 のエミッタが抵抗素子ＲI4
を介して電源電圧ＶCCの供給線１に接続され、ベースに
制御電圧ｖC が印加されている。トランジスタＱ4 のコ
レクタが出力端子ＴOUT に接続され、さらに出力端子Ｔ
OUT が入力部１０を構成しているトランジスタＱ2 のベ
ースに接続され、帰還ループが形成されている。
るトランジスタＰ1 、抵抗素子ＲI4、トランジスタ
ＱI3、抵抗素子ＲI3により出力部３０ａが構成されてい
る。トランジスタＱ3 ，Ｑ4 のエミッタが共通にトラン
ジスタＱI3のコレクタに接続され、トランジスタＱI3の
エミッタが抵抗素子ＲI3を介して接地線２に接続され、
ベースが電圧源ＶR に接続されている。さらに、トラン
ジスタＱ4 のコレクタがトランジスタＰ1 のコレクタに
接続され、トランジスタＰ1 のエミッタが抵抗素子ＲI4
を介して電源電圧ＶCCの供給線１に接続され、ベースに
制御電圧ｖC が印加されている。トランジスタＱ4 のコ
レクタが出力端子ＴOUT に接続され、さらに出力端子Ｔ
OUT が入力部１０を構成しているトランジスタＱ2 のベ
ースに接続され、帰還ループが形成されている。
【００４１】トランジスタＱI1，ＱI2および抵抗素子Ｒ
I1，ＲI2により電流源が構成されている。トランジスタ
Ｑ1 のベースに信号電圧ｖinが入力されていないとき、
抵抗素子ＲI1，ＲI2の抵抗値および電圧源ＶR の電圧値
により、トランジスタＱI1，ＱI2のコレクタに電流ｉ1
が発生される。また、このとき、電流／電圧変換部２０
ａを構成するトランジスタＱD1，ＱD3に電流ｉ1 がそれ
ぞれ供給される。トランジスタＱ1 のベースに信号電圧
ｖinが入力されたとき、トランジスタＱ 1 ，Ｑ2 のエミ
ッタ間に接続されている抵抗素子Ｒ1 に差電流Δｉ1 が
発生される。
I1，ＲI2により電流源が構成されている。トランジスタ
Ｑ1 のベースに信号電圧ｖinが入力されていないとき、
抵抗素子ＲI1，ＲI2の抵抗値および電圧源ＶR の電圧値
により、トランジスタＱI1，ＱI2のコレクタに電流ｉ1
が発生される。また、このとき、電流／電圧変換部２０
ａを構成するトランジスタＱD1，ＱD3に電流ｉ1 がそれ
ぞれ供給される。トランジスタＱ1 のベースに信号電圧
ｖinが入力されたとき、トランジスタＱ 1 ，Ｑ2 のエミ
ッタ間に接続されている抵抗素子Ｒ1 に差電流Δｉ1 が
発生される。
【００４２】差電流Δｉ1 に応じた電流変化が電流／電
圧変換部２０ａに供給され、それにより、電圧に変換さ
れ、出力部３０ａを構成するトランジスタＱ3 ，Ｑ4 の
ベースに供給される。
圧変換部２０ａに供給され、それにより、電圧に変換さ
れ、出力部３０ａを構成するトランジスタＱ3 ，Ｑ4 の
ベースに供給される。
【００４３】抵抗素子ＲI3の抵抗値および電圧源ＶR の
電圧値によりトランジスタＱI3のコレクタ電流が２ｉ2
に設定されている。また、抵抗素子ＲI4およびトランジ
スタＰ1 のベースに印加されている制御電圧ｖC の電圧
値により、トランジスタＰ1のコレクタに電流ｉ2 が発
生され、トランジスタＱ4 のコレクタに供給される。
電圧値によりトランジスタＱI3のコレクタ電流が２ｉ2
に設定されている。また、抵抗素子ＲI4およびトランジ
スタＰ1 のベースに印加されている制御電圧ｖC の電圧
値により、トランジスタＰ1のコレクタに電流ｉ2 が発
生され、トランジスタＱ4 のコレクタに供給される。
【００４４】トランジスタＱ3 ，Ｑ4 のベースに供給さ
れた電圧差が増幅され、トランジスタＱ4 のコレクタ、
即ち、増幅回路の出力端子ＴOUT に信号電圧ｖout が出
力される。また、出力電圧ｖout が差動増幅回路を構成
するトランジスタＱ2 のベースに帰還され、キャパシタ
Ｃ1 とともに、例えばフィルタ回路が形成される。
れた電圧差が増幅され、トランジスタＱ4 のコレクタ、
即ち、増幅回路の出力端子ＴOUT に信号電圧ｖout が出
力される。また、出力電圧ｖout が差動増幅回路を構成
するトランジスタＱ2 のベースに帰還され、キャパシタ
Ｃ1 とともに、例えばフィルタ回路が形成される。
【００４５】なお、本実施形態におけるフィルタ回路の
入力および出力ダイナミックレンジは図１に示す増幅回
路と同様であり、電流／電圧変換部２０ａの抵抗素子Ｒ
2 の抵抗値および電流源Ｉ1 ’，Ｉ2 ’の電流値を調整
することにより、増幅回路の相互コンダクタンスｇm に
影響を与えることなく、回路の直流バイアスを任意に設
定でき、入力および出力ダイナミックレンジを広げるこ
とができる。以下、図３を参照しながら、図２に示すフ
ィルタ回路の入力および出力ダイナミックレンジについ
て説明する。
入力および出力ダイナミックレンジは図１に示す増幅回
路と同様であり、電流／電圧変換部２０ａの抵抗素子Ｒ
2 の抵抗値および電流源Ｉ1 ’，Ｉ2 ’の電流値を調整
することにより、増幅回路の相互コンダクタンスｇm に
影響を与えることなく、回路の直流バイアスを任意に設
定でき、入力および出力ダイナミックレンジを広げるこ
とができる。以下、図３を参照しながら、図２に示すフ
ィルタ回路の入力および出力ダイナミックレンジについ
て説明する。
【００４６】図３は図２に示すフィルタ回路の波形図で
ある。図３（ａ）は入力信号の波形図であり、図３
（ｂ）は出力信号の波形図である。図３（ａ）に示すよ
うに、信号電圧ｖinがフィルタ回路に入力されていない
とき、電圧源Ｖ1 により、トランジスタＱ1 のベース電
位ＶIN0 が、例えば、１．８Ｖにバイアスされる。
ある。図３（ａ）は入力信号の波形図であり、図３
（ｂ）は出力信号の波形図である。図３（ａ）に示すよ
うに、信号電圧ｖinがフィルタ回路に入力されていない
とき、電圧源Ｖ1 により、トランジスタＱ1 のベース電
位ＶIN0 が、例えば、１．８Ｖにバイアスされる。
【００４７】入力部１０ａにおいて、トランジスタＱ1
のベース／エミッタ電圧はＶbe1 、抵抗素子ＲI1に生じ
た電圧降下はＶr1、トランジスタＱI1の飽和電圧はＶ
cesat1とすると、入力信号の下限レベルＶINL は次式に
より表される。
のベース／エミッタ電圧はＶbe1 、抵抗素子ＲI1に生じ
た電圧降下はＶr1、トランジスタＱI1の飽和電圧はＶ
cesat1とすると、入力信号の下限レベルＶINL は次式に
より表される。
【００４８】
【数４】 ＶINL ＞Ｖr1＋Ｖcesat1＋Ｖbe1 …（４） トランジスタＱ1 のベース／エミッタ電圧Ｖbe1 が０．
７Ｖ、抵抗素子ＲI1に生じた電圧降下Ｖr1が０．２Ｖ、
トランジスタＱI1の飽和電圧Ｖcesat1が０．２Ｖの場
合、式（４）により、入力信号の下限レベルＶINL は
１．１Ｖである。
７Ｖ、抵抗素子ＲI1に生じた電圧降下Ｖr1が０．２Ｖ、
トランジスタＱI1の飽和電圧Ｖcesat1が０．２Ｖの場
合、式（４）により、入力信号の下限レベルＶINL は
１．１Ｖである。
【００４９】入力信号の上限レベルＶINH は電流源
Ｉ1 ’を飽和しないように考慮する必要があるので、次
式により表される。
Ｉ1 ’を飽和しないように考慮する必要があるので、次
式により表される。
【数５】 ＶINH ＜ＶCC−ＶCESI1 …（５） ここで、ＶCESI1 は電流源Ｉ1 ’の飽和時電圧である。
電源電圧ＶCCが、例えば、３Ｖの低電圧で、電流源
Ｉ1 ’の飽和時電圧ＶCESI1 が、例えば０．４Ｖの場合
には、入力信号の上限レベルＶINH は（ＶINH ＜２．６
Ｖ）を満たせばよい。
電源電圧ＶCCが、例えば、３Ｖの低電圧で、電流源
Ｉ1 ’の飽和時電圧ＶCESI1 が、例えば０．４Ｖの場合
には、入力信号の上限レベルＶINH は（ＶINH ＜２．６
Ｖ）を満たせばよい。
【００５０】一方、出力部３０ａにおいては、トランジ
スタＱ4 の飽和電圧はＶcesat4、抵抗素子ＲI3に生じた
電圧降下はＶr3、トランジスタＱI3の飽和電圧はＶ
cesat3とすると、出力信号の下限レベルＶOLは次式によ
り表される。
スタＱ4 の飽和電圧はＶcesat4、抵抗素子ＲI3に生じた
電圧降下はＶr3、トランジスタＱI3の飽和電圧はＶ
cesat3とすると、出力信号の下限レベルＶOLは次式によ
り表される。
【００５１】
【数６】 ＶOL＞Ｖr3＋Ｖcesat3＋Ｖcesat4 …（６） トランジスタＱ4 の飽和電圧はＶcesat4が０．２Ｖ、抵
抗素子ＲI3に生じた電圧降下Ｖr3が０．２Ｖ、トランジ
スタＱI3の飽和電圧Ｖcesat3が０．２Ｖの場合、式
（６）により、出力信号の下限レベルＶOLは０．６Ｖで
ある。
抗素子ＲI3に生じた電圧降下Ｖr3が０．２Ｖ、トランジ
スタＱI3の飽和電圧Ｖcesat3が０．２Ｖの場合、式
（６）により、出力信号の下限レベルＶOLは０．６Ｖで
ある。
【００５２】トランジスタＰ1 の飽和電圧はＶcesatP、
抵抗素子ＲI4に生じた電圧降下はＶ r4とすると、出力信
号の上限レベルＶOHは次式により表される。
抵抗素子ＲI4に生じた電圧降下はＶ r4とすると、出力信
号の上限レベルＶOHは次式により表される。
【数７】 ＶOH＜ＶCC−Ｖr4−ＶcesatP …（７） トランジスタＰ1 の飽和電圧ＶcesatPが０．２Ｖ、抵抗
素子ＲI4に生じた電圧降下Ｖr4が０．２Ｖの場合、式
（７）により、出力信号の上限レベルＶOHは２．６Ｖで
ある。
素子ＲI4に生じた電圧降下Ｖr4が０．２Ｖの場合、式
（７）により、出力信号の上限レベルＶOHは２．６Ｖで
ある。
【００５３】このように、図２のフィルタ回路の入力お
よび出力ダイナミックレンジは十分な状態に保持され
る。
よび出力ダイナミックレンジは十分な状態に保持され
る。
【００５４】電流／電圧変換部２０ａにおいて、入力部
１０ａおよび出力部３０ａ両方のバイアスが最適になる
ように抵抗素子Ｒ2 の抵抗値ｒ2 を設定できる。
１０ａおよび出力部３０ａ両方のバイアスが最適になる
ように抵抗素子Ｒ2 の抵抗値ｒ2 を設定できる。
【００５５】さらに、図２に示すフィルタ回路が複数
段、例えば８段を直列に接続し、前段の出力信号を後段
の入力信号として後段の入力端子に入力させることによ
り、低電圧、例えば、３Ｖの電源電圧ＶCCで動作するビ
デオ増幅回路を構成できる。
段、例えば８段を直列に接続し、前段の出力信号を後段
の入力信号として後段の入力端子に入力させることによ
り、低電圧、例えば、３Ｖの電源電圧ＶCCで動作するビ
デオ増幅回路を構成できる。
【００５６】
【発明の効果】以上説明したように、本発明の増幅回路
およびフィルタ回路によれば、回路の相互コンダクタン
スｇm に影響を与えずに、回路の入力および出力ダイナ
ミックレンジを広げることができ、かつ低電圧で動作可
能という利点がある。
およびフィルタ回路によれば、回路の相互コンダクタン
スｇm に影響を与えずに、回路の入力および出力ダイナ
ミックレンジを広げることができ、かつ低電圧で動作可
能という利点がある。
【図１】本発明に係る増幅回路の一の実施形態を示す回
路図である。
路図である。
【図２】本発明に係るフィルタ回路の一の実施形態を示
す回路図である。
す回路図である。
【図３】図２に示すフィルタ回路の波形図である。
【図４】従来の増幅回路の一例を示す回路図である。
Ｖ1 ，Ｖ2 ，ＶR …電圧源、Ｉ1 ，Ｉ2 ，…，Ｉ8 ，Ｉ
1 ’，Ｉ2 ’…電流源、Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，
ＱD1，ＱD2，ＱD3，ＱD4，ＱI1，ＱI2，ＱI3…ｎｐｎ型
トランジスタ、Ｒ1 ，Ｒ2 ，ＲI1，ＲI2，ＲI3，ＲI4…
抵抗素子、Ｐ1 …ｐｎｐ型トランジスタ、Ｃ1 …キャパ
シタ、ＶCC…電源電圧、ＧＮＤ…接地電位、１…電源電
圧ＶCCの供給線、２…接地線、１０，１０ａ…入力部、
２０，２０ａ…電流／電圧変換部、３０，３０ａ…出力
部。
1 ’，Ｉ2 ’…電流源、Ｑ1 ，Ｑ2 ，Ｑ3 ，Ｑ4 ，
ＱD1，ＱD2，ＱD3，ＱD4，ＱI1，ＱI2，ＱI3…ｎｐｎ型
トランジスタ、Ｒ1 ，Ｒ2 ，ＲI1，ＲI2，ＲI3，ＲI4…
抵抗素子、Ｐ1 …ｐｎｐ型トランジスタ、Ｃ1 …キャパ
シタ、ＶCC…電源電圧、ＧＮＤ…接地電位、１…電源電
圧ＶCCの供給線、２…接地線、１０，１０ａ…入力部、
２０，２０ａ…電流／電圧変換部、３０，３０ａ…出力
部。
Claims (3)
- 【請求項１】 コレクタが第１の電流源に接続され、ベ
ースが第１の電圧源に接続されている第１のトランジス
タと、コレクタが第２の電流源に接続され、ベースが第
２の電圧源に接続されている第２のトランジスタと、上
記第１および第２のトランジスタのエミッタ間に接続さ
れている第１の抵抗素子とからなる入力部と、 上記第１のトランジスタのコレクタと接続ノードとの間
に、当該コレクタから上記接続ノードに向かって順方向
となるように直列に接続されている第１および第２のダ
イオードと、上記第２のトランジスタのコレクタと上記
接続ノードとの間に、当該コレクタから上記接続ノード
に向かって順方向となるように直列に接続されている第
３および第４のダイオードと、上記接続ノードと基準電
位との間に接続されている第２の抵抗素子とからなる変
換部と、 コレクタが電源に接続され、ベースが上記第１のダイオ
ードと第２のダイオードとの接続点に接続され、エミッ
タが第３の電流源に接続されている第３のトランジスタ
と、コレクタが第４の電流源に接続され、ベースが上記
第３のダイオードと第４のダイオードとの接続点に接続
され、エミッタが上記第３のトランジスタのエミッタと
共通に上記第３の電流源に接続されている第４のトラン
ジスタとからなる出力部とを有する増幅回路。 - 【請求項２】 上記第４の電流源は上記第３の電流源の
半分の電流を供給する請求項１記載の増幅回路。 - 【請求項３】 コレクタが第１の電流源に接続され、ベ
ースが第１の電圧源に接続されている第１のトランジス
タと、コレクタが第２の電流源に接続されている第２の
トランジスタと、上記第１および第２のトランジスタの
エミッタ間に接続されている第１の抵抗素子とからなる
入力部と、 上記第１のトランジスタのコレクタと接続ノードとの間
に、当該コレクタから上記接続ノードに向かって順方向
となるように直列に接続されている第１および第２のダ
イオードと、上記第２のトランジスタのコレクタと上記
接続ノードとの間に、当該コレクタから上記接続ノード
に向かって順方向となるように直列に接続されている第
３および第４のダイオードと、上記接続ノードと基準電
位との間に接続されている第２の抵抗素子とからなる変
換部と、 コレクタが電源に接続され、ベースが上記第１のダイオ
ードと第２のダイオードとの接続点に接続され、エミッ
タが第３の電流源に接続されている第３のトランジスタ
と、コレクタが第４の電流源および上記入力部の第２の
トランジスタのベースに接続され、ベースが上記第３の
ダイオードと第４のダイオードとの接続点に接続され、
エミッタが上記第３のトランジスタのエミッタと共通に
上記第３の電流源に接続されている第４のトランジスタ
と、上記第４のトランジスタのコレクタと基準電位間に
接続されている容量素子とからなる出力部とを有するフ
ィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149293A JPH09331218A (ja) | 1996-06-11 | 1996-06-11 | 増幅回路およびフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8149293A JPH09331218A (ja) | 1996-06-11 | 1996-06-11 | 増幅回路およびフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331218A true JPH09331218A (ja) | 1997-12-22 |
Family
ID=15472017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8149293A Abandoned JPH09331218A (ja) | 1996-06-11 | 1996-06-11 | 増幅回路およびフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019071527A (ja) * | 2017-10-06 | 2019-05-09 | ザインエレクトロニクス株式会社 | 増幅回路 |
-
1996
- 1996-06-11 JP JP8149293A patent/JPH09331218A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019071527A (ja) * | 2017-10-06 | 2019-05-09 | ザインエレクトロニクス株式会社 | 増幅回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050323 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20051012 |