JPH0934586A - フリップフロップ間信号転送装置 - Google Patents
フリップフロップ間信号転送装置Info
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- JPH0934586A JPH0934586A JP7185295A JP18529595A JPH0934586A JP H0934586 A JPH0934586 A JP H0934586A JP 7185295 A JP7185295 A JP 7185295A JP 18529595 A JP18529595 A JP 18529595A JP H0934586 A JPH0934586 A JP H0934586A
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- flip
- flop
- signal
- time
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Abstract
(57)【要約】
【目的】本発明は、１相のクロックに同期してフリップ
フロップ間信号転送を行うＬＳＩにおいて、転送した信
号をフリップフロップに入力するタイミングを調整する
ようにして、フリップフロップ間の信号転送サイクルを
可変にすることを可能とするとともに、フリップフロッ
プ間の最小信号遅延時間を考慮することなくＬＳＩ設計
を行うことを可能とする。 【構成】フリップフロップＡ１ａからフリップフロップ
Ｂ１ｂへ転送する信号は、クロック同期パルス信号生成
回路６において生成され、パルス信号遅延回路７で遅延
させることにより得た遅延パルス信号Ｂ１０ｂがオンし
た時にＡＮＤゲートＤ３ｄ、ＯＲゲートＢ２ｂを経てフ
リップフロップＢ１ｂに入力される。遅延パルス信号Ｂ
１０ｂがオフした時にはフリップフロップＢ２ｂの出力
がＡＮＤゲートＣ３ｃ、ＯＲゲートＢ２ｂを経て再びフ
リップフロップＢ１ｂに入力される。
フロップ間信号転送を行うＬＳＩにおいて、転送した信
号をフリップフロップに入力するタイミングを調整する
ようにして、フリップフロップ間の信号転送サイクルを
可変にすることを可能とするとともに、フリップフロッ
プ間の最小信号遅延時間を考慮することなくＬＳＩ設計
を行うことを可能とする。 【構成】フリップフロップＡ１ａからフリップフロップ
Ｂ１ｂへ転送する信号は、クロック同期パルス信号生成
回路６において生成され、パルス信号遅延回路７で遅延
させることにより得た遅延パルス信号Ｂ１０ｂがオンし
た時にＡＮＤゲートＤ３ｄ、ＯＲゲートＢ２ｂを経てフ
リップフロップＢ１ｂに入力される。遅延パルス信号Ｂ
１０ｂがオフした時にはフリップフロップＢ２ｂの出力
がＡＮＤゲートＣ３ｃ、ＯＲゲートＢ２ｂを経て再びフ
リップフロップＢ１ｂに入力される。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ内におけるフリ
ップフロップ間の信号転送に関する。
ップフロップ間の信号転送に関する。
【０００２】
【従来の技術】従来、ＬＳＩ内において第１のフリップ
フロップから第２のフリップフロップへの信号転送を行
う方法には、１相のクロックだけを使用し、第１、第２
のフリップフロップの内部状態を同相のクロックで変化
させる方法と、多相のクロックを使用し、第１、第２の
フリップフロップの内部状態を時間のずれた別相のクロ
ックで変化させる方法とがある。１相のクロックに同期
した信号転送および多相クロックに同期した信号転送の
いずれにおいても、第１のフリップフロップから第２の
フリップフロップに到達するまでの信号転送遅延時間
が、第１のフリップフロップと第２のフリップフロップ
とのクロックスキュー時間と第２のフリップフロップの
データセットアップ時間とを加えた時間を信号転送サイ
クル時間から差し引いた時間である最大遅延限界時間よ
り小さくなることを保証するように設計する必要があ
る。この最大遅延限界時間を保証するためには、フリッ
プフロップ間の論理ゲート段数を制限することが必要で
ある。もし、フリップフロップ間の信号転送遅延時間が
最大遅延限界時間より大きくなる場合には、複数マシン
サイクル転送を行うための論理を別に追加しなければな
らない。また、１相のクロックに同期して信号転送を行
う場合には、第１のフリップフロップから第２のフリッ
プフロップに到達するまでの信号転送遅延時間が、第１
のフリップフロップと第２のフリップフロップとのクロ
ックスキュ−時間と第２のフリップフロップのデータホ
ールド時間とを加えた時間である最小遅延限界時間より
大きくなることを保証するように設計する必要がある。
最小遅延限界時間を保証する方法としては、フリップフ
ロップ間の信号転送を行う全てのパスにおいて、温度の
ばらつき、製造のばらつき、ＬＳＩに供給される電圧の
ばらつきを考慮した上での最小信号遅延時間を算出し、
各パスにおける最小信号遅延時間が最小遅延限界時間よ
り大きいか否かを調べ、最小信号遅延時間が最小遅延限
界時間以下であるパスに対しては遅延ゲート等を追加す
ることにより信号を遅らせる方法をとっている。
フロップから第２のフリップフロップへの信号転送を行
う方法には、１相のクロックだけを使用し、第１、第２
のフリップフロップの内部状態を同相のクロックで変化
させる方法と、多相のクロックを使用し、第１、第２の
フリップフロップの内部状態を時間のずれた別相のクロ
ックで変化させる方法とがある。１相のクロックに同期
した信号転送および多相クロックに同期した信号転送の
いずれにおいても、第１のフリップフロップから第２の
フリップフロップに到達するまでの信号転送遅延時間
が、第１のフリップフロップと第２のフリップフロップ
とのクロックスキュー時間と第２のフリップフロップの
データセットアップ時間とを加えた時間を信号転送サイ
クル時間から差し引いた時間である最大遅延限界時間よ
り小さくなることを保証するように設計する必要があ
る。この最大遅延限界時間を保証するためには、フリッ
プフロップ間の論理ゲート段数を制限することが必要で
ある。もし、フリップフロップ間の信号転送遅延時間が
最大遅延限界時間より大きくなる場合には、複数マシン
サイクル転送を行うための論理を別に追加しなければな
らない。また、１相のクロックに同期して信号転送を行
う場合には、第１のフリップフロップから第２のフリッ
プフロップに到達するまでの信号転送遅延時間が、第１
のフリップフロップと第２のフリップフロップとのクロ
ックスキュ−時間と第２のフリップフロップのデータホ
ールド時間とを加えた時間である最小遅延限界時間より
大きくなることを保証するように設計する必要がある。
最小遅延限界時間を保証する方法としては、フリップフ
ロップ間の信号転送を行う全てのパスにおいて、温度の
ばらつき、製造のばらつき、ＬＳＩに供給される電圧の
ばらつきを考慮した上での最小信号遅延時間を算出し、
各パスにおける最小信号遅延時間が最小遅延限界時間よ
り大きいか否かを調べ、最小信号遅延時間が最小遅延限
界時間以下であるパスに対しては遅延ゲート等を追加す
ることにより信号を遅らせる方法をとっている。
【０００３】
【発明が解決しようとする課題】上述した従来の技術に
おいて、多相クロックを使ったＬＳＩ設計では、クロッ
ク分配経路が１相クロックを使った時の経路に比べて複
雑になり、クロック配線長も異なる相間で違ってくるの
で、各相のクロック間のクロックスキュー時間が大きく
なる。一方、１相クロックを使ったＬＳＩ設計では、フ
リップフロップ間の信号転送遅延時間が前記最小遅延限
界時間より大きく、かつ最大遅延限界時間より小さくな
るように考慮しなければならないため、ＬＳＩ設計をす
る上で大きな制約となる。また、ＬＳＩ設計においてフ
リップフロップ間の最小遅延限界時間と最大遅延限界時
間とを求めるためには、ＬＳＩ内において信号を出力す
るフリップフロップから信号を入力するフリップフロッ
プに至るまでのすべてのパスについて信号転送遅延時間
を調べなければならないが、論理が複雑になりＬＳＩの
規模が増大すると、信号を出力するフリップフロップと
その信号を入力するフリップフロップの接続が通常多数
対多数となるので、上記すべてのパスについて信号転送
遅延時間を調べるためには膨大な労力と時間がかかる。
さらに、ＬＳＩの実装面積が増大すると信号線の配線に
よる遅延の影響が大きくなるので、ＬＳＩ実装後でない
と正確な信号転送遅延時間を算出できなくなり、実装→
信号転送遅延時間算出→チェック→論理変更→実装を何
回も繰り返さねばならないという問題も生じる。
おいて、多相クロックを使ったＬＳＩ設計では、クロッ
ク分配経路が１相クロックを使った時の経路に比べて複
雑になり、クロック配線長も異なる相間で違ってくるの
で、各相のクロック間のクロックスキュー時間が大きく
なる。一方、１相クロックを使ったＬＳＩ設計では、フ
リップフロップ間の信号転送遅延時間が前記最小遅延限
界時間より大きく、かつ最大遅延限界時間より小さくな
るように考慮しなければならないため、ＬＳＩ設計をす
る上で大きな制約となる。また、ＬＳＩ設計においてフ
リップフロップ間の最小遅延限界時間と最大遅延限界時
間とを求めるためには、ＬＳＩ内において信号を出力す
るフリップフロップから信号を入力するフリップフロッ
プに至るまでのすべてのパスについて信号転送遅延時間
を調べなければならないが、論理が複雑になりＬＳＩの
規模が増大すると、信号を出力するフリップフロップと
その信号を入力するフリップフロップの接続が通常多数
対多数となるので、上記すべてのパスについて信号転送
遅延時間を調べるためには膨大な労力と時間がかかる。
さらに、ＬＳＩの実装面積が増大すると信号線の配線に
よる遅延の影響が大きくなるので、ＬＳＩ実装後でない
と正確な信号転送遅延時間を算出できなくなり、実装→
信号転送遅延時間算出→チェック→論理変更→実装を何
回も繰り返さねばならないという問題も生じる。
【０００４】本発明の目的は、１相のクロックを使用し
たＬＳＩ設計において、信号転送遅延時間のうち最小遅
延限界時間を考慮することなく設計が可能なフリップフ
ロップ間信号転送技術、および最大遅延限界時間を決定
するフリップフロップ間の転送サイクル数を簡単に変更
することが可能なフリップフロップ間信号転送技術を提
供することにある。
たＬＳＩ設計において、信号転送遅延時間のうち最小遅
延限界時間を考慮することなく設計が可能なフリップフ
ロップ間信号転送技術、および最大遅延限界時間を決定
するフリップフロップ間の転送サイクル数を簡単に変更
することが可能なフリップフロップ間信号転送技術を提
供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明のフリップフロップ間信号転送装置は、第１
のフリップフロップから第２のフリップフロップへ信号
を転送する時、該第１のフリップフロップと第２のフリ
ップフロップの内部状態を同相のクロックに同期して変
化させるフリップフロップ間信号転送装置であって、前
記クロックに同期した１マシンサイクル時間のパルス信
号を第３のフリップフロップの出力として生成する手段
と、該パルス信号を複数の整数倍したマシンサイクル時
間遅延させることにより得る複数のパルス信号を、前記
第１または第２のフリップフロップと第３のフリップフ
ロップとのクロックスキュー時間の大きい方の値と前記
第１または第２のフリップフロップのデータホールド時
間の大きい方の値とを加えた時間よりも大きく、かつ前
記クロックスキュー時間の大きい方の値と第１または第
２のフリップフロップのデータセットアップ時間の大き
い方の値とを加えた時間を１マシンサイクル時間から差
し引いた時間よりも小さく遅延させる手段と、該遅延さ
せた複数のパルス信号の中の第１のパルス信号がオンし
た時に前記第１のフリップフロップの内部状態を変化さ
せ、オフした時には変化させないようにし、該第１のパ
ルス信号に対して複数マシンサイクル時間位相が遅れて
オン状態となる第２のパルス信号がオンした時に、第２
のフリップフロップの内部状態を変化させ、オフした時
には変化させないようにすることにより、第１のフリッ
プフロップから第２のフリップフロップへの信号転送
を、該第１のクロックと第２のクロックとの位相差分の
マシンサイクル時間で行うことを可能とする手段とを備
え、第３のフリップフロップをＬＳＩチップの中の固定
した実装位置に配置することで、第３のフリップフロッ
プと第１、第２のフリップフロップとのクロックスキュ
ー時間の最大値および前記パルス信号に必要な信号遅延
時間をＬＳＩ設計前に予測し、該信号遅延時間をＬＳＩ
設計時に保証するものである。
め、本発明のフリップフロップ間信号転送装置は、第１
のフリップフロップから第２のフリップフロップへ信号
を転送する時、該第１のフリップフロップと第２のフリ
ップフロップの内部状態を同相のクロックに同期して変
化させるフリップフロップ間信号転送装置であって、前
記クロックに同期した１マシンサイクル時間のパルス信
号を第３のフリップフロップの出力として生成する手段
と、該パルス信号を複数の整数倍したマシンサイクル時
間遅延させることにより得る複数のパルス信号を、前記
第１または第２のフリップフロップと第３のフリップフ
ロップとのクロックスキュー時間の大きい方の値と前記
第１または第２のフリップフロップのデータホールド時
間の大きい方の値とを加えた時間よりも大きく、かつ前
記クロックスキュー時間の大きい方の値と第１または第
２のフリップフロップのデータセットアップ時間の大き
い方の値とを加えた時間を１マシンサイクル時間から差
し引いた時間よりも小さく遅延させる手段と、該遅延さ
せた複数のパルス信号の中の第１のパルス信号がオンし
た時に前記第１のフリップフロップの内部状態を変化さ
せ、オフした時には変化させないようにし、該第１のパ
ルス信号に対して複数マシンサイクル時間位相が遅れて
オン状態となる第２のパルス信号がオンした時に、第２
のフリップフロップの内部状態を変化させ、オフした時
には変化させないようにすることにより、第１のフリッ
プフロップから第２のフリップフロップへの信号転送
を、該第１のクロックと第２のクロックとの位相差分の
マシンサイクル時間で行うことを可能とする手段とを備
え、第３のフリップフロップをＬＳＩチップの中の固定
した実装位置に配置することで、第３のフリップフロッ
プと第１、第２のフリップフロップとのクロックスキュ
ー時間の最大値および前記パルス信号に必要な信号遅延
時間をＬＳＩ設計前に予測し、該信号遅延時間をＬＳＩ
設計時に保証するものである。
【０００６】
【作用】上記手段によれば、第１のフリップフロップか
ら第２のフリップフロップへ信号を転送するとき、第２
のフリップフロップにおいてその信号を入力するタイミ
ングを第３のフリップフロップから出力されるパルス信
号により決定することが可能であることから、前記パル
ス信号を遅延させることにより、第１のフリップフロッ
プから第２のフリップフロップへの信号転送サイクルを
可変にすることを可能とする。
ら第２のフリップフロップへ信号を転送するとき、第２
のフリップフロップにおいてその信号を入力するタイミ
ングを第３のフリップフロップから出力されるパルス信
号により決定することが可能であることから、前記パル
ス信号を遅延させることにより、第１のフリップフロッ
プから第２のフリップフロップへの信号転送サイクルを
可変にすることを可能とする。
【０００７】さらに、信号転送を行うフリップフロップ
間の最小遅延時間を得る過程において、信号を出力する
側のフリップフロップを考慮する必要がなく、第３のフ
リップフロップから出力されるパルス信号を遅延させる
時間を決定するために第３のフリップフロップと第２の
フリップフロップ間の最小遅延時間を調べるだけで良い
ので、短時間かつ容易に必要な最小遅延時間を得ること
を可能とする。
間の最小遅延時間を得る過程において、信号を出力する
側のフリップフロップを考慮する必要がなく、第３のフ
リップフロップから出力されるパルス信号を遅延させる
時間を決定するために第３のフリップフロップと第２の
フリップフロップ間の最小遅延時間を調べるだけで良い
ので、短時間かつ容易に必要な最小遅延時間を得ること
を可能とする。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【０００９】図１は本発明の実施例の構成を示すブロッ
ク図である。図１において、フリップフロップＡ１ａと
フリップフロップＢ１ｂはデータ信号線１１で接続され
ており、データはフリップフロップＡ１ａからフリップ
フロップＢ１ｂへ転送される。フリップフロップＡ１ａ
およびフリップフロップＢ１ｂに供給されるクロック９
はクロック生成回路５で生成される１相のクロックであ
る。クロック生成回路５で生成されたクロック９をもと
にクロック同期パルス信号生成回路６においてクロック
同期パルス信号８が生成される。この生成されたクロッ
ク同期パルス信号８をパルス信号遅延回路７において遅
延させ、遅延パルス信号Ａ１０ａと遅延パルス信号Ｂ１
０ｂを生成する。
ク図である。図１において、フリップフロップＡ１ａと
フリップフロップＢ１ｂはデータ信号線１１で接続され
ており、データはフリップフロップＡ１ａからフリップ
フロップＢ１ｂへ転送される。フリップフロップＡ１ａ
およびフリップフロップＢ１ｂに供給されるクロック９
はクロック生成回路５で生成される１相のクロックであ
る。クロック生成回路５で生成されたクロック９をもと
にクロック同期パルス信号生成回路６においてクロック
同期パルス信号８が生成される。この生成されたクロッ
ク同期パルス信号８をパルス信号遅延回路７において遅
延させ、遅延パルス信号Ａ１０ａと遅延パルス信号Ｂ１
０ｂを生成する。
【００１０】フリップフロップＡ１ａから出力された信
号は、遅延パルス信号Ｂ１０ｂが生成されオン状態とな
るとＡＮＤゲートＤ３ｄおよびＯＲゲートＢ２ｂを経て
フリップフロップＢ１ｂの入力信号となる。いったんフ
リップフロップＢ１ｂに入力された信号は、次に遅延パ
ルス信号Ｂ１０ｂが生成されオン状態となるまでは、Ａ
ＮＤゲートＣ３ｃおよびＯＲゲートＢ２ｂを経て再びフ
リップフロップＢ１ｂの入力信号となる。
号は、遅延パルス信号Ｂ１０ｂが生成されオン状態とな
るとＡＮＤゲートＤ３ｄおよびＯＲゲートＢ２ｂを経て
フリップフロップＢ１ｂの入力信号となる。いったんフ
リップフロップＢ１ｂに入力された信号は、次に遅延パ
ルス信号Ｂ１０ｂが生成されオン状態となるまでは、Ａ
ＮＤゲートＣ３ｃおよびＯＲゲートＢ２ｂを経て再びフ
リップフロップＢ１ｂの入力信号となる。
【００１１】このように、フリップフロップの信号入力
側に入力信号を制御する回路を備えることにより、任意
のタイミングでフリップフロップ内に入力信号を取り込
むことができる。
側に入力信号を制御する回路を備えることにより、任意
のタイミングでフリップフロップ内に入力信号を取り込
むことができる。
【００１２】（第一の実施例）次に、図２に示すタイミ
ングチャートを用いてフリップフロップＡ１ａからフリ
ップフロップＢ１ｂへのデータ信号転送タイミングを説
明する。
ングチャートを用いてフリップフロップＡ１ａからフリ
ップフロップＢ１ｂへのデータ信号転送タイミングを説
明する。
【００１３】クロック生成回路５で生成されたクロック
９をトリガとして、クロック同期パルス信号生成回路６
においてクロック同期パルス信号８を生成する。そのク
ロック同期パルス信号８をパルス信号遅延回路７におい
て遅延させ、遅延パルス信号Ａ１０ａを生成する。同様
にクロック同期パルス信号８をパルス信号遅延回路７に
おいて遅延させ、遅延パルス信号Ｂ１０ｂを生成する。
フリップフロップＡ１ａの出力１２ａが図２に示すよう
な２クロックサイクルであるとすると、フリップフロッ
プＢ１ｂは、遅延パルス信号Ｂ１０ｂとフリップフロッ
プＡ１ａの出力１２ａとクロック９の立上りエッジが重
なったＡポイントでフリップフロップＡ１ａの出力１２
ａを取り込む。
９をトリガとして、クロック同期パルス信号生成回路６
においてクロック同期パルス信号８を生成する。そのク
ロック同期パルス信号８をパルス信号遅延回路７におい
て遅延させ、遅延パルス信号Ａ１０ａを生成する。同様
にクロック同期パルス信号８をパルス信号遅延回路７に
おいて遅延させ、遅延パルス信号Ｂ１０ｂを生成する。
フリップフロップＡ１ａの出力１２ａが図２に示すよう
な２クロックサイクルであるとすると、フリップフロッ
プＢ１ｂは、遅延パルス信号Ｂ１０ｂとフリップフロッ
プＡ１ａの出力１２ａとクロック９の立上りエッジが重
なったＡポイントでフリップフロップＡ１ａの出力１２
ａを取り込む。
【００１４】このように本実施例では、１相のクロック
を使った信号転送にもかかわらず、フリップフロップＢ
１ｂにおいてフリップフロップＡ１ａの出力１２ａをＢ
ポイントで取り込むことはない。
を使った信号転送にもかかわらず、フリップフロップＢ
１ｂにおいてフリップフロップＡ１ａの出力１２ａをＢ
ポイントで取り込むことはない。
【００１５】（第二の実施例）図３は本発明の他の実施
例を示す図である。
例を示す図である。
【００１６】本実施例ではフリップフロップＡ４０ａか
らフリップフロップＢ４０ｂ、Ｃ４０ｃ、Ｄ４０ｄの順
に信号を転送する信号伝送路において、３つの遅延パル
ス信号を使用した場合の信号の転送状況を説明する。論
理（小）６０ａは論理規模が小さく信号遅延時間が最大
遅延時間より小さいものとする。また論理（大）６０
ｂ、６０ｃは論理規模が大きく信号遅延時間が最大遅延
時間より大きいものとする。最初の実施例と同様に１相
のクロック９に同期したパルス信号８を１マシンサイク
ルづつ位相をずらした後、遅延させた信号を遅延パルス
信号Ａ２０ａ、Ｂ２０ｂ、Ｃ２０ｃとする。フリップフ
ロップＡ４０ａとフリップフロップＣ４０ｃの入力信号
制御回路５０ａと５０ｃには遅延パルス信号Ａ２０ａ
を、フリップフロップＢ４０ｂの入力信号制御回路５０
ｂには遅延パルス信号Ｂ２０ｂを、フリップフロップＤ
４０ｄの入力信号制御回路５０ｄには遅延パルス信号Ｃ
２０ｃを供給する。この時、フリップフロップＡ４０ａ
の出力４１ａは、クロック９と遅延パルス信号Ａ２０ａ
が重なったＡポイントで出力される。この出力４１ａ
は、論理（小）６０ａを経て次のフリップフロップＢ４
０ｂにおいてクロック９と遅延パルス信号Ｂ２０ｂとフ
リップフロップＡ４０ａの出力４１ａとが重なったＢポ
イントで取り込まれる。論理（小）６０ａは信号遅延時
間が最大遅延時間より小さいので１マシンサイクル転送
となっている。次にフリップフロップＢ４０ｂの出力４
１ｂは、論理（大）６０ｂを経て次のフリップフロップ
Ｃ４０ｃにおいてクロック９と遅延パルス信号Ａ２０ａ
とフリップフロップＢ４０ｂの出力４１ｂとが重なった
Ｃポイントで取り込まれる。ここで、論理（大）６０ｂ
は信号遅延時間が最大遅延時間より大きいので、フリッ
プフロップＢ４０ｂからフリップフロップＣ４０ｃへの
転送は２クロックサイクル信号転送となる。同様に、フ
リップフロップＣ４０ｃの出力４１ｃは、論理（大）６
０を経てフリップフロップＤ４０ｄにおいてクロック９
と遅延パルス信号Ｃ２０ｃとフリップフロップＣ４０ｃ
の出力４１ｃとが重なったＤポイントで取り込まれる。
このように、遅延パルス信号を複数生成し、各フリップ
フロップの入力制御回路に選択的に供給することによ
り、フリップフロップ間の信号転送サイクルを可変にす
ることが可能となる。
らフリップフロップＢ４０ｂ、Ｃ４０ｃ、Ｄ４０ｄの順
に信号を転送する信号伝送路において、３つの遅延パル
ス信号を使用した場合の信号の転送状況を説明する。論
理（小）６０ａは論理規模が小さく信号遅延時間が最大
遅延時間より小さいものとする。また論理（大）６０
ｂ、６０ｃは論理規模が大きく信号遅延時間が最大遅延
時間より大きいものとする。最初の実施例と同様に１相
のクロック９に同期したパルス信号８を１マシンサイク
ルづつ位相をずらした後、遅延させた信号を遅延パルス
信号Ａ２０ａ、Ｂ２０ｂ、Ｃ２０ｃとする。フリップフ
ロップＡ４０ａとフリップフロップＣ４０ｃの入力信号
制御回路５０ａと５０ｃには遅延パルス信号Ａ２０ａ
を、フリップフロップＢ４０ｂの入力信号制御回路５０
ｂには遅延パルス信号Ｂ２０ｂを、フリップフロップＤ
４０ｄの入力信号制御回路５０ｄには遅延パルス信号Ｃ
２０ｃを供給する。この時、フリップフロップＡ４０ａ
の出力４１ａは、クロック９と遅延パルス信号Ａ２０ａ
が重なったＡポイントで出力される。この出力４１ａ
は、論理（小）６０ａを経て次のフリップフロップＢ４
０ｂにおいてクロック９と遅延パルス信号Ｂ２０ｂとフ
リップフロップＡ４０ａの出力４１ａとが重なったＢポ
イントで取り込まれる。論理（小）６０ａは信号遅延時
間が最大遅延時間より小さいので１マシンサイクル転送
となっている。次にフリップフロップＢ４０ｂの出力４
１ｂは、論理（大）６０ｂを経て次のフリップフロップ
Ｃ４０ｃにおいてクロック９と遅延パルス信号Ａ２０ａ
とフリップフロップＢ４０ｂの出力４１ｂとが重なった
Ｃポイントで取り込まれる。ここで、論理（大）６０ｂ
は信号遅延時間が最大遅延時間より大きいので、フリッ
プフロップＢ４０ｂからフリップフロップＣ４０ｃへの
転送は２クロックサイクル信号転送となる。同様に、フ
リップフロップＣ４０ｃの出力４１ｃは、論理（大）６
０を経てフリップフロップＤ４０ｄにおいてクロック９
と遅延パルス信号Ｃ２０ｃとフリップフロップＣ４０ｃ
の出力４１ｃとが重なったＤポイントで取り込まれる。
このように、遅延パルス信号を複数生成し、各フリップ
フロップの入力制御回路に選択的に供給することによ
り、フリップフロップ間の信号転送サイクルを可変にす
ることが可能となる。
【００１７】
【発明の効果】以上説明したように、本発明によれば１
相のクロックを使用しているフリップフロップ間信号転
送において、信号転送サイクルを可変にすることにより
多相クロックを使用した信号転送と同じ効果を得られ
る。しかも、多相クロックを使用する際に生じる各クロ
ック相のクロックスキューの問題やクロック生成回路の
複雑さの問題等は発生しない。
相のクロックを使用しているフリップフロップ間信号転
送において、信号転送サイクルを可変にすることにより
多相クロックを使用した信号転送と同じ効果を得られ
る。しかも、多相クロックを使用する際に生じる各クロ
ック相のクロックスキューの問題やクロック生成回路の
複雑さの問題等は発生しない。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の第一の実施例を示すタイミングチャー
トである。
トである。
【図３】本発明の第二の実施例におけるタイミングチャ
ートと信号伝送路を説明する図である。
ートと信号伝送路を説明する図である。
１ａ…フリップフロップＡ、１ｂ…フリップフロップ
Ｂ、２ａ、２ｂ…ＯＲゲート、３ａ〜３ｄ…ＡＮＤゲー
ト、４ａ、４ｂ…ＮＯＴゲート、５…クロック生成回
路、６…クロック同期パルス信号生成回路、７…パルス
信号遅延回路、８…クロック同期パルス信号、９…クロ
ック、１０ａ…遅延パルス信号Ａ、１０ｂ…遅延パルス
信号Ｂ、１１…データ信号線、４０ａ〜４０ｄ…フリッ
プフロップ、５０ａ〜５０ｄ…入力信号制御回路、６０
ａ…論理（小）、６０ｂ、６０ｃ…論理（大）
Ｂ、２ａ、２ｂ…ＯＲゲート、３ａ〜３ｄ…ＡＮＤゲー
ト、４ａ、４ｂ…ＮＯＴゲート、５…クロック生成回
路、６…クロック同期パルス信号生成回路、７…パルス
信号遅延回路、８…クロック同期パルス信号、９…クロ
ック、１０ａ…遅延パルス信号Ａ、１０ｂ…遅延パルス
信号Ｂ、１１…データ信号線、４０ａ〜４０ｄ…フリッ
プフロップ、５０ａ〜５０ｄ…入力信号制御回路、６０
ａ…論理（小）、６０ｂ、６０ｃ…論理（大）
Claims (1)
- 【請求項１】第１のフリップフロップから第２のフリッ
プフロップへ信号を転送する時に、前記第１のフリップ
フロップ及び前記第２のフリップフロップの内部状態を
同相のクロックに同期して変化させるフリップフロップ
間信号転送装置であって、 前記クロックに同期した１マシンサイクル時間のパルス
信号を第３のフリップフロップの出力として生成する手
段と、該パルス信号を複数の整数倍したマシンサイクル
時間遅延させることにより得る複数のパルス信号を、前
記第１または第２のフリップフロップと第３のフリップ
フロップとのクロックスキュー時間の大きい方の値と前
記第１または第２のフリップフロップのデータホールド
時間の大きい方の値とを加えた時間よりも大きく、かつ
前記クロックスキュー時間の大きい方の値と第１または
第２のフリップフロップのデータセットアップ時間の大
きい方の値とを加えた時間を１マシンサイクル時間から
差し引いた時間よりも小さく遅延させる手段と、該遅延
させた複数のパルス信号の中の第１のパルス信号がオン
した時に前記第１のフリップフロップの内部状態を変化
させ、オフした時には変化させないようにし、該第１の
パルス信号に対して複数マシンサイクル時間位相が遅れ
てオン状態となる第２のパルス信号がオンした時に、第
２のフリップフロップの内部状態を変化させ、オフした
時には変化させないようにすることにより、第１のフリ
ップフロップから第２のフリップフロップへの信号転送
を、該第１のクロックと第２のクロックとの位相差分の
マシンサイクル時間で行うことを可能とする手段とを備
え、第３のフリップフロップをＬＳＩチップの中の固定
した実装位置に配置することで、第３のフリップフロッ
プと第１、第２のフリップフロップとのクロックスキュ
ー時間の最大値および前記パルス信号に必要な信号遅延
時間をＬＳＩ設計前に予測し、該信号遅延時間をＬＳＩ
設計時に保証することを特徴とするフリップフロップ間
信号転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185295A JPH0934586A (ja) | 1995-07-21 | 1995-07-21 | フリップフロップ間信号転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185295A JPH0934586A (ja) | 1995-07-21 | 1995-07-21 | フリップフロップ間信号転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0934586A true JPH0934586A (ja) | 1997-02-07 |
Family
ID=16168367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185295A Pending JPH0934586A (ja) | 1995-07-21 | 1995-07-21 | フリップフロップ間信号転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0934586A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822495B2 (en) | 1999-05-06 | 2004-11-23 | Telefonaktiebolaget L M Ericsson (Publ) | System and method for implementing a skew-tolerant true-single-phase-clocking flip-flop |
-
1995
- 1995-07-21 JP JP7185295A patent/JPH0934586A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6822495B2 (en) | 1999-05-06 | 2004-11-23 | Telefonaktiebolaget L M Ericsson (Publ) | System and method for implementing a skew-tolerant true-single-phase-clocking flip-flop |
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