JPH0936133A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0936133A JPH0936133A JP7178732A JP17873295A JPH0936133A JP H0936133 A JPH0936133 A JP H0936133A JP 7178732 A JP7178732 A JP 7178732A JP 17873295 A JP17873295 A JP 17873295A JP H0936133 A JPH0936133 A JP H0936133A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
- H10D30/877—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET] having recessed gate electrodes
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Abstract
(57)【要約】
【課題】 製造プロセス中に半導体基板表面や１段目の
リセス溝表面が露出することによる表面準位の変化、酸
化膜の形成、不純物の付着等を抑制し、安定なデバイス
特性と高い信頼性が得られる半導体装置とその製造方法
を提供する。 【解決手段】 活性層２を形成した半導体基板１に、写
真製版およびウエットまたはドライエッチング等により
１段目のリセス溝３を形成し、半導体基板１上および１
段目のリセス溝３表面にｉ−ＧａＡｓ等の結晶性材料ま
たはＳｉＯＮ等の絶縁膜よりなる表面保護膜５を形成す
る。次に、オーミック電極形成領域の表面保護膜５を除
去し、蒸着等によりオーミック電極７を形成後、１段目
のリセス溝３内に、写真製版およびウエットまたはドラ
イエッチング等により２段目のリセス溝４を形成し、２
段目のリセス溝４にスパッタ法等によりゲート電極８を
形成する。
リセス溝表面が露出することによる表面準位の変化、酸
化膜の形成、不純物の付着等を抑制し、安定なデバイス
特性と高い信頼性が得られる半導体装置とその製造方法
を提供する。 【解決手段】 活性層２を形成した半導体基板１に、写
真製版およびウエットまたはドライエッチング等により
１段目のリセス溝３を形成し、半導体基板１上および１
段目のリセス溝３表面にｉ−ＧａＡｓ等の結晶性材料ま
たはＳｉＯＮ等の絶縁膜よりなる表面保護膜５を形成す
る。次に、オーミック電極形成領域の表面保護膜５を除
去し、蒸着等によりオーミック電極７を形成後、１段目
のリセス溝３内に、写真製版およびウエットまたはドラ
イエッチング等により２段目のリセス溝４を形成し、２
段目のリセス溝４にスパッタ法等によりゲート電極８を
形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、化合物半導体装
置、特にＭＥＳ（Metal Semiconductor）型トランジス
タとその製造方法に関するものである。
置、特にＭＥＳ（Metal Semiconductor）型トランジス
タとその製造方法に関するものである。
【０００２】
【従来の技術】図９は、従来のこの種の半導体装置であ
る２段リセス型ＦＥＴの構造および製造方法を示す断面
図である。図において、１は半導体基板、２は活性層、
３は１段目のリセス溝、４は２段目のリセス溝、７はオ
ーミック電極、８はゲート電極、９〜１３はレジストを
それぞれ示す。まず、図９−ａに示すように、ＧａＡ
ｓ、ＩｎＰ等の半導体基板１上にＭＢＥ、ＭＯＣＶＤ等
の結晶成長やイオン注入、アニール等により活性層２を
形成する。次に、図９−ｂに示すようにレジスト９を所
望の領域にパターニングし、絶縁注入等により絶縁分離
した後、レジスト９を除去する。次いで、図９−ｃに示
すようにオーミック電極７形成用のレジスト１０を所望
の領域に形成した後、オーミック電極を全面に蒸着等に
より被着させ、アセトン等の溶剤に浸漬し、レジスト１
０およびレジスト１０上に被着した蒸着膜を除去するこ
とにより図９−ｄに示すようなパターンを得る。次に、
４００℃以下の熱処理を加え、オーミック電極シンタリ
ングさせる。次に、図９−ｅに示すように、１段目のリ
セス溝３を形成するため、レジスト１３を加工した後、
酒石酸等を用いたウエットエッチングや塩素系のガスを
用いたドライエッチング等により、活性層２を５００〜
４０００オンク゛ストロームの深さにエッチングする。
る２段リセス型ＦＥＴの構造および製造方法を示す断面
図である。図において、１は半導体基板、２は活性層、
３は１段目のリセス溝、４は２段目のリセス溝、７はオ
ーミック電極、８はゲート電極、９〜１３はレジストを
それぞれ示す。まず、図９−ａに示すように、ＧａＡ
ｓ、ＩｎＰ等の半導体基板１上にＭＢＥ、ＭＯＣＶＤ等
の結晶成長やイオン注入、アニール等により活性層２を
形成する。次に、図９−ｂに示すようにレジスト９を所
望の領域にパターニングし、絶縁注入等により絶縁分離
した後、レジスト９を除去する。次いで、図９−ｃに示
すようにオーミック電極７形成用のレジスト１０を所望
の領域に形成した後、オーミック電極を全面に蒸着等に
より被着させ、アセトン等の溶剤に浸漬し、レジスト１
０およびレジスト１０上に被着した蒸着膜を除去するこ
とにより図９−ｄに示すようなパターンを得る。次に、
４００℃以下の熱処理を加え、オーミック電極シンタリ
ングさせる。次に、図９−ｅに示すように、１段目のリ
セス溝３を形成するため、レジスト１３を加工した後、
酒石酸等を用いたウエットエッチングや塩素系のガスを
用いたドライエッチング等により、活性層２を５００〜
４０００オンク゛ストロームの深さにエッチングする。
【０００３】次いで、このレジスト１３を除去した後、
２段目のリセス溝およびゲート電極形成用のレジスト１
１を１段目のリセス溝３内に形成し、前述と同様のエッ
チングを施すことにより、図９−ｆに示すような２段目
のリセス溝４を形成する。この時、オーミック電極間に
流れる電流が所望の値となるようにエッチング量を調整
する。次に、Ｔｉ/Ａｕ、Ｔｉ/Ｍｏ/Ａｕ、Ｔｉ/Ｐｔ/
Ａｕ、Ｔｉ/Ａｌ/Ｍｏ等の積層金属やＷＳｉ等の高融点
金属からなるゲート金属８をスパッタ等により全面に被
着させた後、所望の領域にレジスト１２をパターニング
し、図９−ｇのようなパターンを形成する。次に、ＲＩ
Ｅやイオンミリング等によりゲート金属８を加工した
後、レジスト１１、１２を除去し、図９−ｈに示すよう
な半導体装置を形成する。
２段目のリセス溝およびゲート電極形成用のレジスト１
１を１段目のリセス溝３内に形成し、前述と同様のエッ
チングを施すことにより、図９−ｆに示すような２段目
のリセス溝４を形成する。この時、オーミック電極間に
流れる電流が所望の値となるようにエッチング量を調整
する。次に、Ｔｉ/Ａｕ、Ｔｉ/Ｍｏ/Ａｕ、Ｔｉ/Ｐｔ/
Ａｕ、Ｔｉ/Ａｌ/Ｍｏ等の積層金属やＷＳｉ等の高融点
金属からなるゲート金属８をスパッタ等により全面に被
着させた後、所望の領域にレジスト１２をパターニング
し、図９−ｇのようなパターンを形成する。次に、ＲＩ
Ｅやイオンミリング等によりゲート金属８を加工した
後、レジスト１１、１２を除去し、図９−ｈに示すよう
な半導体装置を形成する。
【０００４】
【発明が解決しようとする課題】従来のこの種の半導体
装置は、以上のようなプロセスで形成されていたため、
製造プロセス中に半導体基板１表面や、１段目のリセス
溝表面が露出されており、プロセス中に施されるプラズ
マ処理や有機溶剤処理時に、表面準位の変化、酸化膜の
形成、不純物の付着等が発生し、表面状態が非常に不安
定であった。このため、従来のプロセスを用いて形成し
たデバイス構造では、耐圧や応答速度等のデバイス特性
が安定に得られず、さらに、信頼性が劣化するという問
題があった。
装置は、以上のようなプロセスで形成されていたため、
製造プロセス中に半導体基板１表面や、１段目のリセス
溝表面が露出されており、プロセス中に施されるプラズ
マ処理や有機溶剤処理時に、表面準位の変化、酸化膜の
形成、不純物の付着等が発生し、表面状態が非常に不安
定であった。このため、従来のプロセスを用いて形成し
たデバイス構造では、耐圧や応答速度等のデバイス特性
が安定に得られず、さらに、信頼性が劣化するという問
題があった。
【０００５】この発明は、上記のような問題を解決する
ためになされたもので、製造プロセス中に半導体基板表
面や１段目のリセス溝が露出することによる表面準位の
変化、酸化膜の形成、不純物の付着等を抑制し、安定な
デバイス特性と高い信頼性が得られる半導体装置とその
製造方法を提供するものである。
ためになされたもので、製造プロセス中に半導体基板表
面や１段目のリセス溝が露出することによる表面準位の
変化、酸化膜の形成、不純物の付着等を抑制し、安定な
デバイス特性と高い信頼性が得られる半導体装置とその
製造方法を提供するものである。
【０００６】
【課題を解決するための手段】この発明に係わる半導体
装置は、上部に活性層が形成された半導体基板と、この
半導体基板に形成された１段目のリセス溝と、半導体基
板上および１段目のリセス溝表面を覆う表面保護膜と、
この表面保護膜を開口して半導体基板上に形成されたオ
ーミック電極と、表面保護膜を開口して１段目のリセス
溝内に形成された２段目のリセス溝と、この２段目のリ
セス溝に立設されたゲート電極を備えたものである。ま
た、表面保護膜は、半導体基板の結晶と格子整合する結
晶性の材料よりなるものである。また、表面保護膜は、
ｉ−ＧａＡｓ、ｉ−ＡｌＧａＡｓ、ｉ−ＩｎＧａＰおよ
びポリＧａＡｓのいずれかよりなるものである。
装置は、上部に活性層が形成された半導体基板と、この
半導体基板に形成された１段目のリセス溝と、半導体基
板上および１段目のリセス溝表面を覆う表面保護膜と、
この表面保護膜を開口して半導体基板上に形成されたオ
ーミック電極と、表面保護膜を開口して１段目のリセス
溝内に形成された２段目のリセス溝と、この２段目のリ
セス溝に立設されたゲート電極を備えたものである。ま
た、表面保護膜は、半導体基板の結晶と格子整合する結
晶性の材料よりなるものである。また、表面保護膜は、
ｉ−ＧａＡｓ、ｉ−ＡｌＧａＡｓ、ｉ−ＩｎＧａＰおよ
びポリＧａＡｓのいずれかよりなるものである。
【０００７】また、表面保護膜は、ＳｉＯＮまたはＳｉ
Ｎ等の窒化絶縁膜よりなるものである。さらに、表面保
護膜は、少なくとも一部が結晶性材料よりなる膜と絶縁
膜からなる２層以上の積層構造をとるものである。ま
た、オーミック電極の端部は、表面保護膜との境界部を
覆うよう形成されているものである。また、半導体基板
は、１段目のリセス溝形成面および２段目のリセス溝形
成面のいずれか一方または両方にエッチングストッパ層
を備えたものである。
Ｎ等の窒化絶縁膜よりなるものである。さらに、表面保
護膜は、少なくとも一部が結晶性材料よりなる膜と絶縁
膜からなる２層以上の積層構造をとるものである。ま
た、オーミック電極の端部は、表面保護膜との境界部を
覆うよう形成されているものである。また、半導体基板
は、１段目のリセス溝形成面および２段目のリセス溝形
成面のいずれか一方または両方にエッチングストッパ層
を備えたものである。
【０００８】また、製造方法としては、活性層を形成し
た半導体基板に、写真製版およびウエットまたはドライ
エッチング等により１段目のリセス溝を形成する工程
と、半導体基板上および１段目のリセス溝表面にｉ−Ｇ
ａＡｓ等の結晶性材料またはＳｉＯＮ等の絶縁膜よりな
る表面保護膜を形成する工程と、オーミック電極形成領
域の表面保護膜を除去し、蒸着等によりオーミック電極
を形成する工程と、１段目のリセス溝内に、写真製版お
よびウエットまたはドライエッチング等により２段目の
リセス溝を形成する工程と、２段目のリセス溝にスパッ
タ法等によりゲート電極を形成する工程とを含むように
したものである。
た半導体基板に、写真製版およびウエットまたはドライ
エッチング等により１段目のリセス溝を形成する工程
と、半導体基板上および１段目のリセス溝表面にｉ−Ｇ
ａＡｓ等の結晶性材料またはＳｉＯＮ等の絶縁膜よりな
る表面保護膜を形成する工程と、オーミック電極形成領
域の表面保護膜を除去し、蒸着等によりオーミック電極
を形成する工程と、１段目のリセス溝内に、写真製版お
よびウエットまたはドライエッチング等により２段目の
リセス溝を形成する工程と、２段目のリセス溝にスパッ
タ法等によりゲート電極を形成する工程とを含むように
したものである。
【０００９】また、活性層を形成した半導体基板に、ｉ
−ＧａＡｓ等の結晶性材料よりなる第１の表面保護膜を
形成する工程と、第１の表面保護膜を形成後の半導体基
板に、写真製版およびウエットまたはドライエッチング
等により１段目のリセス溝を形成する工程と、第１の表
面保護膜上および１段目のリセス溝表面に、ＳｉＯＮ等
の絶縁膜よりなる第２の表面保護膜を形成する工程と、
オーミック電極形成領域の第１および第２の表面保護膜
を除去し、蒸着等によりオーミック電極を形成する工程
と、１段目のリセス溝内に、写真製版およびウエットま
たはドライエッチング等により２段目のリセス溝を形成
する工程と、２段目のリセス溝にスパッタ法等によりゲ
ート電極を形成する工程とを含むようにしたものであ
る。さらに、オーミック電極を形成する際に、半導体基
板を回転させながら斜め方向から蒸着を行い、オーミッ
ク電極端部が表面保護膜との境界部を覆うように形成す
る工程を含むようにしたものである。
−ＧａＡｓ等の結晶性材料よりなる第１の表面保護膜を
形成する工程と、第１の表面保護膜を形成後の半導体基
板に、写真製版およびウエットまたはドライエッチング
等により１段目のリセス溝を形成する工程と、第１の表
面保護膜上および１段目のリセス溝表面に、ＳｉＯＮ等
の絶縁膜よりなる第２の表面保護膜を形成する工程と、
オーミック電極形成領域の第１および第２の表面保護膜
を除去し、蒸着等によりオーミック電極を形成する工程
と、１段目のリセス溝内に、写真製版およびウエットま
たはドライエッチング等により２段目のリセス溝を形成
する工程と、２段目のリセス溝にスパッタ法等によりゲ
ート電極を形成する工程とを含むようにしたものであ
る。さらに、オーミック電極を形成する際に、半導体基
板を回転させながら斜め方向から蒸着を行い、オーミッ
ク電極端部が表面保護膜との境界部を覆うように形成す
る工程を含むようにしたものである。
【００１０】
実施形態１．図１は、本発明の一実施例であるこの種の
半導体装置の構造と製造方法を示す断面図である。図に
おいて、５はｉ−ＧａＡｓ、ｉ−ＩｎＧａＡｓ、ｉ−Ａ
ｌＧａＡｓ、ポリＧａＡｓ等のＧａＡｓと格子整合可能
な結晶やＳｉＯＮ、ＳｉＮ等の絶縁膜等からなる高抵抗
な表面保護膜である。本実施例の半導体装置の製造方法
を図について説明する。まず、図１−ａに示すように、
ＧａＡｓ、ＩｎＰ等の半導体基板１上にＭＢＥ、ＭＯＣ
ＶＤ等の結晶成長やイオン注入、アニール等により活性
層２を形成した後、所望の領域にレジストを形成し、酒
石酸等を用いたウエットエッチングや塩素系のガスを用
いたドライエッチング等により、１段目のリセス溝３を
５００〜４０００Å程度エッチングする。この後レンズ
を除去する際、表面上に電極等がないためＯ2アッシン
グや有機溶剤処理を施した後、フッ酸処理等の十分な表
面再生処理を施すことが可能である。次いで、図１−ｂ
に示すように、高抵抗な表面保護膜５を１００〜３００
０Åの厚みに堆積する。次に、図１−ｃのように、レジ
スト９を所望の領域にパターニングし、絶縁注入等によ
り絶縁分離した後、レジスト９を除去する。この時、表
面保護膜５により、Ｏ2アッシングや有機溶剤処理を施
しても活性層２表面は汚染、変質されない。
半導体装置の構造と製造方法を示す断面図である。図に
おいて、５はｉ−ＧａＡｓ、ｉ−ＩｎＧａＡｓ、ｉ−Ａ
ｌＧａＡｓ、ポリＧａＡｓ等のＧａＡｓと格子整合可能
な結晶やＳｉＯＮ、ＳｉＮ等の絶縁膜等からなる高抵抗
な表面保護膜である。本実施例の半導体装置の製造方法
を図について説明する。まず、図１−ａに示すように、
ＧａＡｓ、ＩｎＰ等の半導体基板１上にＭＢＥ、ＭＯＣ
ＶＤ等の結晶成長やイオン注入、アニール等により活性
層２を形成した後、所望の領域にレジストを形成し、酒
石酸等を用いたウエットエッチングや塩素系のガスを用
いたドライエッチング等により、１段目のリセス溝３を
５００〜４０００Å程度エッチングする。この後レンズ
を除去する際、表面上に電極等がないためＯ2アッシン
グや有機溶剤処理を施した後、フッ酸処理等の十分な表
面再生処理を施すことが可能である。次いで、図１−ｂ
に示すように、高抵抗な表面保護膜５を１００〜３００
０Åの厚みに堆積する。次に、図１−ｃのように、レジ
スト９を所望の領域にパターニングし、絶縁注入等によ
り絶縁分離した後、レジスト９を除去する。この時、表
面保護膜５により、Ｏ2アッシングや有機溶剤処理を施
しても活性層２表面は汚染、変質されない。
【００１１】次いで、図１ーｄのようにオーミック電極
形成用のレジスト１０を所望の領域に形成した後、表面
保護膜５を除去し、オーミック電極を全面に蒸着等によ
り被着させ、アセトン等の溶剤に浸漬し、レジスト１０
およびレジスト１０上に被着した蒸着膜を除去すること
により図１−ｅに示すようなパターンが得られる。この
時にも、表面保護膜５によりＯ2アッシングや有機溶剤
処理を施しても活性層２表面は汚染、変質されない。次
に、４００℃以下の熱処理を加え、オーミック電極をシ
ンタリングさせる。次いで、２段目のリセス溝およびゲ
ート電極形成用のレジスト１１を１段目のリセス溝３内
に形成し、前述と同様のエッチングを施すことにより、
図１−ｆに示すような２段目のリセス溝４を形成する。
この時、オーミック電極間に流れる電流が所望の値にな
るように、エッチング量を調整する。次に、Ｔｉ/Ａ
ｕ、Ｔｉ/Ｍｏ/Ａｕ、Ｔｉ/Ｐｔ/Ａｕ、Ｔｉ/Ａｌ/Ｍｏ
等の積層金属やＷＳｉ等の高融点金属からなるゲート金
属８をスパッタ等により全面に被着させた後、所望の領
域にレジスト１２をパターニングし、図１−ｇのような
パターンを形成する。次に、ＲＩＥやイオンミリング等
によりゲート金属８を加工した後、レジスト１１、１２
を除去し、図１−ｈに示すような半導体装置を形成す
る。この時にも、表面保護膜５により、Ｏ2アッシング
や有機溶剤処理を施しても活性層２表面は汚染、変質さ
れない。
形成用のレジスト１０を所望の領域に形成した後、表面
保護膜５を除去し、オーミック電極を全面に蒸着等によ
り被着させ、アセトン等の溶剤に浸漬し、レジスト１０
およびレジスト１０上に被着した蒸着膜を除去すること
により図１−ｅに示すようなパターンが得られる。この
時にも、表面保護膜５によりＯ2アッシングや有機溶剤
処理を施しても活性層２表面は汚染、変質されない。次
に、４００℃以下の熱処理を加え、オーミック電極をシ
ンタリングさせる。次いで、２段目のリセス溝およびゲ
ート電極形成用のレジスト１１を１段目のリセス溝３内
に形成し、前述と同様のエッチングを施すことにより、
図１−ｆに示すような２段目のリセス溝４を形成する。
この時、オーミック電極間に流れる電流が所望の値にな
るように、エッチング量を調整する。次に、Ｔｉ/Ａ
ｕ、Ｔｉ/Ｍｏ/Ａｕ、Ｔｉ/Ｐｔ/Ａｕ、Ｔｉ/Ａｌ/Ｍｏ
等の積層金属やＷＳｉ等の高融点金属からなるゲート金
属８をスパッタ等により全面に被着させた後、所望の領
域にレジスト１２をパターニングし、図１−ｇのような
パターンを形成する。次に、ＲＩＥやイオンミリング等
によりゲート金属８を加工した後、レジスト１１、１２
を除去し、図１−ｈに示すような半導体装置を形成す
る。この時にも、表面保護膜５により、Ｏ2アッシング
や有機溶剤処理を施しても活性層２表面は汚染、変質さ
れない。
【００１２】このように、本実施例によれば、プロセス
中に半導体基板１であるＧａＡｓ表面や１段目のリセス
溝３表面が露出しない構造および製造方法であるので、
プラズマによる表面準位の変化や酸化膜の形成、不純物
の付着等の影響を受けることなしにデバイスを製造する
ことが可能となり、安定した特性や高い信頼性を得るこ
とが可能となる。
中に半導体基板１であるＧａＡｓ表面や１段目のリセス
溝３表面が露出しない構造および製造方法であるので、
プラズマによる表面準位の変化や酸化膜の形成、不純物
の付着等の影響を受けることなしにデバイスを製造する
ことが可能となり、安定した特性や高い信頼性を得るこ
とが可能となる。
【００１３】実施形態２．図２は、本発明の実施例２で
あるこの種の半導体装置の構造と製造方法を示す断面図
である。図において５は結晶性の材料よりなる高抵抗な
第１の表面保護膜、６は第２の表面保護膜であり、本実
施例ではＳｉＯＮ、ＳｉＮ等の絶縁膜である。本実施例
の半導体装置の製造方法を図について説明する。まず、
図２−ａに示すように、ＧａＡｓ、ＩｎＰ等の半導体基
板１上にＭＢＥ、ＭＯＣＶＤ等の結晶成長やイオン注
入、アニール等により活性層２を形成した後、１００〜
３０００Åの厚みの高抵抗な表面保護膜５（ｉ−ＧａＡ
ｓ、ｉ−ＩｎＧａＡｓ、ｉ−ＡｌＧａＡｓ、ポリＧａＡ
ｓ等）を成長したウエハに、所望の領域にレジストを形
成し、酒石酸等を用いたウエットエッチングや塩素系の
ガスを用いたドライエッチング等により、１段目のリセ
ス溝３を５００〜４０００Å程度エッチングする。この
後レンズを除去する際、表面上に電極等がないためＯ2
アッシングや有機溶剤処理を施した後、フッ酸処理等の
十分な表面再生処理を施すことが可能である。次いで、
図２−ｂに示すように、ＳｉＯＮ、ＳｉＮ等の絶縁膜６
を１００〜３０００Åの厚みに堆積する。次に、図２−
ｃのように、レジスト９を所望の領域にパターニング
し、絶縁注入等により絶縁分離した後、レジスト９を除
去する。この時、絶縁膜６、表面保護膜５により、Ｏ2
アッシングや有機溶剤処理を施しても活性層２表面は汚
染、変質されない。
あるこの種の半導体装置の構造と製造方法を示す断面図
である。図において５は結晶性の材料よりなる高抵抗な
第１の表面保護膜、６は第２の表面保護膜であり、本実
施例ではＳｉＯＮ、ＳｉＮ等の絶縁膜である。本実施例
の半導体装置の製造方法を図について説明する。まず、
図２−ａに示すように、ＧａＡｓ、ＩｎＰ等の半導体基
板１上にＭＢＥ、ＭＯＣＶＤ等の結晶成長やイオン注
入、アニール等により活性層２を形成した後、１００〜
３０００Åの厚みの高抵抗な表面保護膜５（ｉ−ＧａＡ
ｓ、ｉ−ＩｎＧａＡｓ、ｉ−ＡｌＧａＡｓ、ポリＧａＡ
ｓ等）を成長したウエハに、所望の領域にレジストを形
成し、酒石酸等を用いたウエットエッチングや塩素系の
ガスを用いたドライエッチング等により、１段目のリセ
ス溝３を５００〜４０００Å程度エッチングする。この
後レンズを除去する際、表面上に電極等がないためＯ2
アッシングや有機溶剤処理を施した後、フッ酸処理等の
十分な表面再生処理を施すことが可能である。次いで、
図２−ｂに示すように、ＳｉＯＮ、ＳｉＮ等の絶縁膜６
を１００〜３０００Åの厚みに堆積する。次に、図２−
ｃのように、レジスト９を所望の領域にパターニング
し、絶縁注入等により絶縁分離した後、レジスト９を除
去する。この時、絶縁膜６、表面保護膜５により、Ｏ2
アッシングや有機溶剤処理を施しても活性層２表面は汚
染、変質されない。
【００１４】次いで、図２ーｄのようにオーミック電極
形成用のレジスト１０を所望の領域に形成した後、絶縁
膜６、表面保護膜５を除去し、オーミック電極を全面に
蒸着等により被着させ、アセトン等の溶剤に浸漬し、レ
ジスト１０およびレジスト１０上に被着した蒸着膜を除
去することにより図２−ｅに示すようなパターンが得ら
れる。この時にも、絶縁膜６、表面保護膜５により、Ｏ
2アッシングや有機溶剤処理を施しても活性層２表面は
汚染、変質されない。次に、４００℃以下の熱処理を加
え、オーミック電極シンタリングさせる。次いで、２段
目のリセス溝およびゲート電極形成用のレジスト１１を
１段目のリセス溝３内に形成し、絶縁膜６、活性層２を
エッチングすることにより、図２−ｆに示すような２段
目のリセス溝４を形成する。この時、オーミック電極間
に流れる電流が所望の値になるように、エッチング量を
調整する。次に、Ｔｉ/Ａｕ、Ｔｉ/Ｍｏ/Ａｕ、Ｔｉ/Ｐ
ｔ/Ａｕ、Ｔｉ/Ａｌ/Ｍｏ等の積層金属やＷＳｉ等の高
融点金属からなるゲート金属８をスパッタ等により全面
に被着させた後、所望の領域にレジスト１２をパターニ
ングし、図２−ｇのようなパターンを形成する。次に、
ＲＩＥやイオンミリング等によりゲート金属８を加工し
た後、レジスト１１、１２を除去し、図２−ｈに示すよ
うな半導体装置を形成する。この時にも、絶縁膜６、表
面保護膜５により、Ｏ2アッシングや有機溶剤処理を施
しても活性層２表面は汚染、変質されない。
形成用のレジスト１０を所望の領域に形成した後、絶縁
膜６、表面保護膜５を除去し、オーミック電極を全面に
蒸着等により被着させ、アセトン等の溶剤に浸漬し、レ
ジスト１０およびレジスト１０上に被着した蒸着膜を除
去することにより図２−ｅに示すようなパターンが得ら
れる。この時にも、絶縁膜６、表面保護膜５により、Ｏ
2アッシングや有機溶剤処理を施しても活性層２表面は
汚染、変質されない。次に、４００℃以下の熱処理を加
え、オーミック電極シンタリングさせる。次いで、２段
目のリセス溝およびゲート電極形成用のレジスト１１を
１段目のリセス溝３内に形成し、絶縁膜６、活性層２を
エッチングすることにより、図２−ｆに示すような２段
目のリセス溝４を形成する。この時、オーミック電極間
に流れる電流が所望の値になるように、エッチング量を
調整する。次に、Ｔｉ/Ａｕ、Ｔｉ/Ｍｏ/Ａｕ、Ｔｉ/Ｐ
ｔ/Ａｕ、Ｔｉ/Ａｌ/Ｍｏ等の積層金属やＷＳｉ等の高
融点金属からなるゲート金属８をスパッタ等により全面
に被着させた後、所望の領域にレジスト１２をパターニ
ングし、図２−ｇのようなパターンを形成する。次に、
ＲＩＥやイオンミリング等によりゲート金属８を加工し
た後、レジスト１１、１２を除去し、図２−ｈに示すよ
うな半導体装置を形成する。この時にも、絶縁膜６、表
面保護膜５により、Ｏ2アッシングや有機溶剤処理を施
しても活性層２表面は汚染、変質されない。
【００１５】このように、本実施例によれば、プロセス
中に半導体基板１であるＧａＡｓ表面や１段目のリセス
溝３が露出しない構造および製造方法であるので、プラ
ズマによる表面準位の変化や酸化膜の形成、不純物の付
着等の影響を受けることなしにデバイスを製造すること
が可能となり、安定した特性や高い信頼性を得ることが
可能となる。さらに、結晶性の表面保護膜５をプロセス
の最初に形成でき、プロセスの途中で結晶成長を行う必
要がないので、１段目のリセス溝３形成時から表面を保
護できるとともに、ウエハ上からの脱ガス等によるＭＢ
Ｅ、ＭＯＣＶＤ等の結晶成長装置への汚染を防止でき
る。
中に半導体基板１であるＧａＡｓ表面や１段目のリセス
溝３が露出しない構造および製造方法であるので、プラ
ズマによる表面準位の変化や酸化膜の形成、不純物の付
着等の影響を受けることなしにデバイスを製造すること
が可能となり、安定した特性や高い信頼性を得ることが
可能となる。さらに、結晶性の表面保護膜５をプロセス
の最初に形成でき、プロセスの途中で結晶成長を行う必
要がないので、１段目のリセス溝３形成時から表面を保
護できるとともに、ウエハ上からの脱ガス等によるＭＢ
Ｅ、ＭＯＣＶＤ等の結晶成長装置への汚染を防止でき
る。
【００１６】実施形態３．図３は、本発明の実施例３で
あるこの種の半導体装置の構造と製造方法を示す断面図
である。本実施例の半導体装置の製造方法を図について
説明する。まず、図３−ａに示すように、ＧａＡｓ、Ｉ
ｎＰ等の半導体基板１上にＭＢＥ、ＭＯＣＶＤ等の結晶
成長やイオン注入、アニール等により活性層２を形成し
た後、所望の領域にレジストを形成し、酒石酸等を用い
たウエットエッチングや塩素系のガスを用いたドライエ
ッチング等により、１段目のリセス溝３を５００〜４０
００Å程度エッチングする。この後レンズを除去する
際、表面上に電極等がないためＯ2アッシングや有機溶
剤処理を施した後、フッ酸処理等の十分な表面再生処理
を施すことが可能である。次いで、図３−ｂに示すよう
に、高抵抗な表面保護膜５（ｉ−ＧａＡｓ、ｉ−ＩｎＧ
ａＡｓ、ｉ−ＡｌＧａＡｓ、ポリＧａＡｓ等のＧａＡｓ
と格子整合可能な結晶やＳｉＯＮ、ＳｉＮ等の絶縁膜
等）を１００〜３０００Åの厚みに堆積する。次に、図
３−ｃのように、レジスト９を所望の領域にパターニン
グし、絶縁注入等により絶縁分離した後、レジスト９を
除去する。この時、表面保護膜５により、Ｏ2アッシン
グや有機溶剤処理を施しても活性層２表面は汚染、変質
されない。
あるこの種の半導体装置の構造と製造方法を示す断面図
である。本実施例の半導体装置の製造方法を図について
説明する。まず、図３−ａに示すように、ＧａＡｓ、Ｉ
ｎＰ等の半導体基板１上にＭＢＥ、ＭＯＣＶＤ等の結晶
成長やイオン注入、アニール等により活性層２を形成し
た後、所望の領域にレジストを形成し、酒石酸等を用い
たウエットエッチングや塩素系のガスを用いたドライエ
ッチング等により、１段目のリセス溝３を５００〜４０
００Å程度エッチングする。この後レンズを除去する
際、表面上に電極等がないためＯ2アッシングや有機溶
剤処理を施した後、フッ酸処理等の十分な表面再生処理
を施すことが可能である。次いで、図３−ｂに示すよう
に、高抵抗な表面保護膜５（ｉ−ＧａＡｓ、ｉ−ＩｎＧ
ａＡｓ、ｉ−ＡｌＧａＡｓ、ポリＧａＡｓ等のＧａＡｓ
と格子整合可能な結晶やＳｉＯＮ、ＳｉＮ等の絶縁膜
等）を１００〜３０００Åの厚みに堆積する。次に、図
３−ｃのように、レジスト９を所望の領域にパターニン
グし、絶縁注入等により絶縁分離した後、レジスト９を
除去する。この時、表面保護膜５により、Ｏ2アッシン
グや有機溶剤処理を施しても活性層２表面は汚染、変質
されない。
【００１７】次いで、図３ーｄのようにオーミック電極
形成の用レジスト１０を所望の領域に形成した後、表面
保護膜５を除去し、オーミック電極を全面に蒸着等によ
り被着させる。この時、ウエハを回転させながら斜め方
向から蒸着することにより、表面保護膜５の開口部を覆
うようにオーミック電極７を形成する。次に、アセトン
等の溶剤に浸漬し、レジスト１０およびレジスト１０上
に被着した蒸着膜を除去することにより図３−ｅに示す
ようなパターンが得られる。この時にも、表面保護膜５
によりＯ2アッシングや有機溶剤処理を施しても活性層
２表面は汚染、変質されない。次に、４００℃以下の熱
処理を加え、オーミック電極シンタリングさせる。次い
で、２段目のリセス溝およびゲート電極形成用のレジス
ト１１を１段目のリセス溝３内に形成し、前述と同様の
エッチングを施すことにより、図３−ｆに示すような２
段目のリセス溝４を形成する。この時、オーミック電極
間に流れる電流が所望の値になるように、エッチング量
を調整する。次に、Ｔｉ/Ａｕ、Ｔｉ/Ｍｏ/Ａｕ、Ｔｉ/
Ｐｔ/Ａｕ、Ｔｉ/Ａｌ/Ｍｏ等の積層金属やＷＳｉ等の
高融点金属からなるゲート金属８をスパッタ等により全
面に被着させた後、所望の領域にレジスト１２をパター
ニングし、図３−ｇのようなパターンを形成する。次
に、ＲＩＥやイオンミリング等によりゲート金属８を加
工した後、レジスト１１、１２を除去し、図３−ｈに示
すような半導体装置を形成する。この時にも、表面保護
膜５により、Ｏ2アッシングや有機溶剤処理を施しても
活性層２表面は汚染、変質されない。
形成の用レジスト１０を所望の領域に形成した後、表面
保護膜５を除去し、オーミック電極を全面に蒸着等によ
り被着させる。この時、ウエハを回転させながら斜め方
向から蒸着することにより、表面保護膜５の開口部を覆
うようにオーミック電極７を形成する。次に、アセトン
等の溶剤に浸漬し、レジスト１０およびレジスト１０上
に被着した蒸着膜を除去することにより図３−ｅに示す
ようなパターンが得られる。この時にも、表面保護膜５
によりＯ2アッシングや有機溶剤処理を施しても活性層
２表面は汚染、変質されない。次に、４００℃以下の熱
処理を加え、オーミック電極シンタリングさせる。次い
で、２段目のリセス溝およびゲート電極形成用のレジス
ト１１を１段目のリセス溝３内に形成し、前述と同様の
エッチングを施すことにより、図３−ｆに示すような２
段目のリセス溝４を形成する。この時、オーミック電極
間に流れる電流が所望の値になるように、エッチング量
を調整する。次に、Ｔｉ/Ａｕ、Ｔｉ/Ｍｏ/Ａｕ、Ｔｉ/
Ｐｔ/Ａｕ、Ｔｉ/Ａｌ/Ｍｏ等の積層金属やＷＳｉ等の
高融点金属からなるゲート金属８をスパッタ等により全
面に被着させた後、所望の領域にレジスト１２をパター
ニングし、図３−ｇのようなパターンを形成する。次
に、ＲＩＥやイオンミリング等によりゲート金属８を加
工した後、レジスト１１、１２を除去し、図３−ｈに示
すような半導体装置を形成する。この時にも、表面保護
膜５により、Ｏ2アッシングや有機溶剤処理を施しても
活性層２表面は汚染、変質されない。
【００１８】このように、本実施例によれば、実施例１
と同様にプロセス中に半導体基板１であるＧａＡｓ表面
および１段目のリセス溝表面が露出しない構造および製
造方法であり、実施例１に比べ、オーミック電極７の端
部と表面保護膜５の開口部の間に隙間がないため、プラ
ズマによる表面準位の変化や酸化膜の形成、不純物の付
着等の影響をより確実に抑えることが可能となり、安定
した特性や高い信頼性を得ることが可能となる。
と同様にプロセス中に半導体基板１であるＧａＡｓ表面
および１段目のリセス溝表面が露出しない構造および製
造方法であり、実施例１に比べ、オーミック電極７の端
部と表面保護膜５の開口部の間に隙間がないため、プラ
ズマによる表面準位の変化や酸化膜の形成、不純物の付
着等の影響をより確実に抑えることが可能となり、安定
した特性や高い信頼性を得ることが可能となる。
【００１９】実施形態４．実施例１では表面保護膜５が
結晶性の材料または絶縁膜である例を示したが、図４に
示すように表面保護膜５と絶縁膜６の積層構造としても
良い。
結晶性の材料または絶縁膜である例を示したが、図４に
示すように表面保護膜５と絶縁膜６の積層構造としても
良い。
【００２０】実施形態５．図５〜図７に示すように、実
施例１、２および４で示したすべての構造において、オ
ーミック電極７が表面保護膜５または絶縁膜６上に乗り
上げている構造としても良い。
施例１、２および４で示したすべての構造において、オ
ーミック電極７が表面保護膜５または絶縁膜６上に乗り
上げている構造としても良い。
【００２１】実施形態６．１段目のリセス溝３のエッチ
ング深さの均一性や２段目のリセス溝４の深さの均一性
を向上するため、図８に示すように予め半導体基板１に
１段目および２段目のリセス溝形成面にエッチングスト
ッパ層１４、１５（ＡｌＧａＡｓやＩｎＧａＡｓ等）を
形成しておき、クエン酸等のウエットエッチングやＦを
含んだ塩素系ガス等によるドライエッチング等の、Ｇａ
Ａｓとの選択エッチングを行える構造としても良い。ま
た、１段目または２段目のリセス溝用のエッチングスト
ッパのどちらか一方のみを形成しても良い。このように
１段目のリセス溝形成面および２段目のリセス溝形成面
のいずれか一方または両方にエッチングストッパ層を備
えたので、リセス溝の深さの均一性が向上する。
ング深さの均一性や２段目のリセス溝４の深さの均一性
を向上するため、図８に示すように予め半導体基板１に
１段目および２段目のリセス溝形成面にエッチングスト
ッパ層１４、１５（ＡｌＧａＡｓやＩｎＧａＡｓ等）を
形成しておき、クエン酸等のウエットエッチングやＦを
含んだ塩素系ガス等によるドライエッチング等の、Ｇａ
Ａｓとの選択エッチングを行える構造としても良い。ま
た、１段目または２段目のリセス溝用のエッチングスト
ッパのどちらか一方のみを形成しても良い。このように
１段目のリセス溝形成面および２段目のリセス溝形成面
のいずれか一方または両方にエッチングストッパ層を備
えたので、リセス溝の深さの均一性が向上する。
【００２２】
【発明の効果】以上のように、この発明によれば、表面
保護膜を形成することにより製造プロセス中に半導体基
板表面や１段目のリセス溝表面が露出しないので、表面
準位の変化、酸化膜の形成、不純物の付着等が抑制で
き、安定なデバイス特性と高い信頼性の半導体装置が得
られる効果がある。
保護膜を形成することにより製造プロセス中に半導体基
板表面や１段目のリセス溝表面が露出しないので、表面
準位の変化、酸化膜の形成、不純物の付着等が抑制で
き、安定なデバイス特性と高い信頼性の半導体装置が得
られる効果がある。
【図１】 この発明の一実施例である半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２】 この発明の実施例２である半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図３】 この発明の実施例３である半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図４】 この発明の実施例４である半導体装置の構造
を示す断面図である。
を示す断面図である。
【図５】 この発明の実施例１の半導体装置の転用例を
示す断面図である。
示す断面図である。
【図６】 この発明の実施例２の半導体装置の転用例を
示す断面図である。
示す断面図である。
【図７】 この発明の実施例４の半導体装置の転用例を
示す断面図である。
示す断面図である。
【図８】 この発明の実施例６である半導体装置の構造
を示す断面図である。
を示す断面図である。
【図９】 従来のこの種の半導体装置の製造方法を示す
断面図である。
断面図である。
１ 半導体基板、２ 活性層、３ １段目のリセス溝、
４ ２段目のリセス溝、５ 表面保護膜、６ 絶縁膜、
７ オーミック電極、８ ゲート電極、９〜１３ レジ
スト、１４ １段目のリセスストッパ膜、１５ ２段目
のリセスストッパ膜。
４ ２段目のリセス溝、５ 表面保護膜、６ 絶縁膜、
７ オーミック電極、８ ゲート電極、９〜１３ レジ
スト、１４ １段目のリセスストッパ膜、１５ ２段目
のリセスストッパ膜。
Claims (10)
- 【請求項１】 上部に活性層が形成された半導体基板、 上記半導体基板に形成された１段目のリセス溝、 上記半導体基板上および上記１段目のリセス溝表面を覆
う表面保護膜、 この表面保護膜を開口して上記半導体基板上に形成され
たオーミック電極、 上記表面保護膜を開口して上記１段目のリセス溝内に形
成された２段目のリセス溝、 この２段目のリセス溝に立設されたゲート電極を備えた
ことを特徴とする半導体装置。 - 【請求項２】 表面保護膜は、半導体基板の結晶と格子
整合する結晶性の材料であることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 表面保護膜は、ｉ−ＧａＡｓ、ｉ−Ａｌ
ＧａＡｓ、ｉ−ＩｎＧａＰおよびポリＧａＡｓの少なく
ともいずれか一つであることを特徴とする請求項２記載
の半導体装置。 - 【請求項４】 表面保護膜は、ＳｉＯＮまたはＳｉＮ等
の非結晶性絶縁膜であることを特徴とする請求項１記載
の半導体装置。 - 【請求項５】 表面保護膜は、少なくとも一部が結晶性
材料よりなる膜と絶縁膜からなる２層以上の積層構造で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項６】 オーミック電極の端部は、表面保護膜と
の境界部を覆うよう形成されていることを特徴とする請
求項１〜請求項５のいずれか一項記載の半導体装置。 - 【請求項７】 半導体基板は、１段目のリセス溝形成面
および２段目のリセス溝形成面のいずれか一方または両
方にエッチングストッパ層を備えたことを特徴とする請
求項１〜請求項６のいずれか一項記載の半導体装置。 - 【請求項８】 活性層を形成した半導体基板に、写真製
版およびウエットまたはドライエッチング等により１段
目のリセス溝を形成する工程と、 上記半導体基板上および上記１段目のリセス溝表面にｉ
−ＧａＡｓ等の結晶性材料またはＳｉＯＮ等の絶縁膜よ
りなる表面保護膜を形成する工程と、 オーミック電極形成領域の上記表面保護膜を除去し、蒸
着等によりオーミック電極を形成する工程と、 上記１段目のリセス溝内に、写真製版およびウエットま
たはドライエッチング等により２段目のリセス溝を形成
する工程と、 上記２段目のリセス溝にスパッタ法等によりゲート電極
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項９】 活性層を形成した半導体基板に、ｉ−Ｇ
ａＡｓ等の結晶性材料よりなる第１の表面保護膜を形成
する工程と、 上記第１の表面保護膜を形成後の上記半導体基板に、写
真製版およびウエットまたはドライエッチング等により
１段目のリセス溝を形成する工程と、 上記第１の表面保護膜上および上記１段目のリセス溝表
面に、ＳｉＯＮ等の絶縁膜よりなる第２の表面保護膜を
形成する工程と、 オーミック電極形成領域の上記第１および第２の表面保
護膜を除去し、蒸着等によりオーミック電極を形成する
工程と、 上記１段目のリセス溝内に、写真製版およびウエットま
たはドライエッチング等により２段目のリセス溝を形成
する工程と、 上記２段目のリセス溝にスパッタ法等によりゲート電極
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項１０】 オーミック電極を形成する際に、半導
体基板を回転させながら斜め方向から蒸着を行い、上記
オーミック電極端部が表面保護膜との境界部を覆うよう
に形成することを特徴とする請求項８または請求項９記
載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178732A JPH0936133A (ja) | 1995-07-14 | 1995-07-14 | 半導体装置およびその製造方法 |
| US08/910,349 US5796132A (en) | 1995-07-14 | 1997-08-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7178732A JPH0936133A (ja) | 1995-07-14 | 1995-07-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936133A true JPH0936133A (ja) | 1997-02-07 |
Family
ID=16053620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7178732A Pending JPH0936133A (ja) | 1995-07-14 | 1995-07-14 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5796132A (ja) |
| JP (1) | JPH0936133A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007042779A (ja) * | 2005-08-02 | 2007-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｔ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法 |
| US7419862B2 (en) | 2005-09-12 | 2008-09-02 | Electronics And Telecommunications Research Institute | Method of fabricating pseudomorphic high electron mobility transistor |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3120756B2 (ja) * | 1997-06-16 | 2000-12-25 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP3109590B2 (ja) * | 1998-05-15 | 2000-11-20 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4889203B2 (ja) * | 2004-04-21 | 2012-03-07 | 新日本無線株式会社 | 窒化物半導体装置及びその製造方法 |
| DE102006022508A1 (de) | 2006-05-15 | 2007-11-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit einer in einer Doppelgrabenstruktur angeordneten metallischen Gateelektrode |
| DE102006022507A1 (de) * | 2006-05-15 | 2007-11-22 | United Monolithic Semiconductors Gmbh | Verfahren zur Herstellung eines Halbleiterbauelements mit einer in einer Doppelgrabenstruktur angeordneten metallischen Gateelektrode |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168677A (ja) * | 1983-03-14 | 1984-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH023938A (ja) * | 1988-06-20 | 1990-01-09 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| DE69031813T2 (de) * | 1989-04-04 | 1998-04-09 | Siemens Ag | HEMT-Struktur |
| EP0531550B1 (en) * | 1991-03-28 | 1997-12-29 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
| JPH05275455A (ja) * | 1992-03-27 | 1993-10-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH06177159A (ja) * | 1992-10-09 | 1994-06-24 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| CA2110790A1 (en) * | 1992-12-08 | 1994-06-09 | Shigeru Nakajima | Compound semiconductor device and method for fabricating the same |
| US5347141A (en) * | 1993-11-09 | 1994-09-13 | The United States Of America As Represented By The Secretary Of The Army | Multiterminal lateral S-shaped negative differential conductance device |
-
1995
- 1995-07-14 JP JP7178732A patent/JPH0936133A/ja active Pending
-
1997
- 1997-08-13 US US08/910,349 patent/US5796132A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007042779A (ja) * | 2005-08-02 | 2007-02-15 | Nippon Telegr & Teleph Corp <Ntt> | Ｔ字型ゲート構造ナイトライド系電界効果トランジスタおよびその製造方法 |
| US7419862B2 (en) | 2005-09-12 | 2008-09-02 | Electronics And Telecommunications Research Institute | Method of fabricating pseudomorphic high electron mobility transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US5796132A (en) | 1998-08-18 |
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