JPS60165764A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JPS60165764A JPS60165764A JP59021099A JP2109984A JPS60165764A JP S60165764 A JPS60165764 A JP S60165764A JP 59021099 A JP59021099 A JP 59021099A JP 2109984 A JP2109984 A JP 2109984A JP S60165764 A JPS60165764 A JP S60165764A
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- gate electrode
- thickness
- high concentration
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、化合物半導体からなるヘテロ接合を用いるシ
ョットキー接合型の化合物半導体装置の製造方法に関す
る。
ョットキー接合型の化合物半導体装置の製造方法に関す
る。
（従来技術）
最近、化合物半導体装置、特にＧａＡＳシｍツ）キー型
電界効果トランジスタ（ＧａＡｓ ＭＢ２ ＦＥＴ又は
ＧａＡｓ ＳＢ ＦＥＴ）やＧａＡ ＩＡｓ等のへテロ
接合を用いるショットキー接合型の化合物半導体装置（
以下、ＧａＡｓ ＦＥＴという。）が、その高速性のた
めにシリコンデバイスに代るものとして熱心に検討され
ている。このためにはデバイスのチャネル長はサブミク
ロンの領域まで短くする必要があシ、この短チヤネル化
に伴ないそのしきい値電圧が低下を来すといういわゆる
短チヤネル効果の発生並びに寄生抵抗の増大という問題
がある。
電界効果トランジスタ（ＧａＡｓ ＭＢ２ ＦＥＴ又は
ＧａＡｓ ＳＢ ＦＥＴ）やＧａＡ ＩＡｓ等のへテロ
接合を用いるショットキー接合型の化合物半導体装置（
以下、ＧａＡｓ ＦＥＴという。）が、その高速性のた
めにシリコンデバイスに代るものとして熱心に検討され
ている。このためにはデバイスのチャネル長はサブミク
ロンの領域まで短くする必要があシ、この短チヤネル化
に伴ないそのしきい値電圧が低下を来すといういわゆる
短チヤネル効果の発生並びに寄生抵抗の増大という問題
がある。
一方、これらの微細化によシ製造工程における目合せ露
光技術が厳しくなりなかなか要求を満足しきれないとい
う問題がある。
光技術が厳しくなりなかなか要求を満足しきれないとい
う問題がある。
（発明の目的）
本発明の目的は、上記問題点を解消することにより、短
チヤネル兼効果の発生を抑制しかつ寄生抵抗を減少させ
た化合物半導体装置を厳しい目合せ露光技術によらずに
セルファライン法で製造できるところの化合物半導体装
置の製造方法を提供することにある。
チヤネル兼効果の発生を抑制しかつ寄生抵抗を減少させ
た化合物半導体装置を厳しい目合せ露光技術によらずに
セルファライン法で製造できるところの化合物半導体装
置の製造方法を提供することにある。
（発明の構成）
本発明の化合物半導体装置の製造方法は、化合さ／
初生導体からなるヘテロ接合を用いるシロットキ接合型
の化合物半導体装置の製造方法において、半絶縁性基板
上に形成された化合物半導体からなるヘテロ接合基板上
にリフラクトリ金属又はそれらのシリサイド金属からな
るゲート電極を形成する工程と、引続き化学蒸着法等に
よりシリコン化金物からなる絶縁膜を被着し異方性エツ
チング法により前記絶縁膜を前記ゲート電極の側壁部分
のみを残して除去する工程と、引続き有機金属気相成長
法によシー導電型の高濃度化合物半導体層を所定の厚さ
に形成する工程と、引続きホトレジスト膜を前記ゲート
電極の厚さと前記高濃度化合物半導体層の厚さの和以上
の厚に塗布し所定の温度でベーキングを施す工程と、引
続き反応性ドライエツチング法等により前記ゲート電極
上の前記ホトレジスト膜及び前記高濃度化合物半導体層
を除去する工程とを含むことから構成される。
の化合物半導体装置の製造方法において、半絶縁性基板
上に形成された化合物半導体からなるヘテロ接合基板上
にリフラクトリ金属又はそれらのシリサイド金属からな
るゲート電極を形成する工程と、引続き化学蒸着法等に
よりシリコン化金物からなる絶縁膜を被着し異方性エツ
チング法により前記絶縁膜を前記ゲート電極の側壁部分
のみを残して除去する工程と、引続き有機金属気相成長
法によシー導電型の高濃度化合物半導体層を所定の厚さ
に形成する工程と、引続きホトレジスト膜を前記ゲート
電極の厚さと前記高濃度化合物半導体層の厚さの和以上
の厚に塗布し所定の温度でベーキングを施す工程と、引
続き反応性ドライエツチング法等により前記ゲート電極
上の前記ホトレジスト膜及び前記高濃度化合物半導体層
を除去する工程とを含むことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｇ）は、本発明を説明するための工程
順におけるＧａＡｓ ＦＥＴの断面図である。
順におけるＧａＡｓ ＦＥＴの断面図である。
（１）第１図（ａ）に示す様に、半絶縁性ＧａＡｓ基板
１上に形成された、アンドープＧａＡｓ層２とＮ型Ｇａ
１−）（ＡｌｘＡｓ層３からなるヘテロ接合基板上に、
従来一般に用いられているり７トオフ法又は反応性イオ
ンエツチング法等によシタンタル、タングステン又はそ
れらのシリサイド金属等のいわゆる高耐熱性のりフラク
トリ金属な被着加工してＧａＡｓ ＦＥＴのゲート電極
４を形成する。
１上に形成された、アンドープＧａＡｓ層２とＮ型Ｇａ
１−）（ＡｌｘＡｓ層３からなるヘテロ接合基板上に、
従来一般に用いられているり７トオフ法又は反応性イオ
ンエツチング法等によシタンタル、タングステン又はそ
れらのシリサイド金属等のいわゆる高耐熱性のりフラク
トリ金属な被着加工してＧａＡｓ ＦＥＴのゲート電極
４を形成する。
（２）引続き、第１図（ｂ）に示すように、プラズマ化
学蒸着法等によシリコン化金物 、？。
学蒸着法等によシリコン化金物 、？。
高濃度Ｎ型ＧａＡｓ層６からゲート電極４端距離を所定
間隔とするために、所定の厚さくほぼ、シリコン窒化膜
厚と、ゲート電極４端一高濃度Ｎ型ＧａＡｓ層６間の距
離は同じである。）成長し、次いで方向性をもたせたフ
レオン系の反応性イオンエツチング例えば（ＣＦ４＋Ｈ
２）混合ガスにより異方性エツチングを施し、ゲート電
極４側壁にのみシリコン窒化膜５を、成長時の膜厚分を
高精度に残し他は除去する。これにより後に続く高濃度
Ｎ型ＧａＡｓ層６とゲート電極４端の間隔を精度良く、
シかも電気的に絶縁して保つことができる。
間隔とするために、所定の厚さくほぼ、シリコン窒化膜
厚と、ゲート電極４端一高濃度Ｎ型ＧａＡｓ層６間の距
離は同じである。）成長し、次いで方向性をもたせたフ
レオン系の反応性イオンエツチング例えば（ＣＦ４＋Ｈ
２）混合ガスにより異方性エツチングを施し、ゲート電
極４側壁にのみシリコン窒化膜５を、成長時の膜厚分を
高精度に残し他は除去する。これにより後に続く高濃度
Ｎ型ＧａＡｓ層６とゲート電極４端の間隔を精度良く、
シかも電気的に絶縁して保つことができる。
（３）引続き、第１図（ｅ）Ｋ示すように、トリメチル
ガリウムとアルシン系、又は塩化アルキルガリウム−ア
ルシン系等を用いる有機金属気相成長法に５− より、Ｎ型不純物としてはシリコン、セレン等の不純物
を添加した高濃度（キャリア濃度として５×１０１７１
／Ｃｍ３〜）Ｎ型ＧａＡｓ層６をゲート電極４の厚さ以
下に成長する。
ガリウムとアルシン系、又は塩化アルキルガリウム−ア
ルシン系等を用いる有機金属気相成長法に５− より、Ｎ型不純物としてはシリコン、セレン等の不純物
を添加した高濃度（キャリア濃度として５×１０１７１
／Ｃｍ３〜）Ｎ型ＧａＡｓ層６をゲート電極４の厚さ以
下に成長する。
（４）引続き、第１図（ｄ）に示すように、ホトレジス
トを、ゲート電極４の厚さをＡ、高濃度Ｎ Ｗ ＧａＡ
ｓ層６の厚さをＢとしたとき、（Ａ十Ｂ）の厚さ以上ス
ピンナー等によシ塗布しホトレジスト膜７を形成し、ホ
トレジストの軟化点温度（約１５０〜２５０°Ｃ）程度
の不活性雰囲気のオーブン中にてベーキングを施す。か
くして、第１図（ｄ）に示す如く、ゲート電極４上のレ
ジストは薄くゲート電極４より離れた領域では厚くレジ
ストがダした状態のホトレジスト膜７が出来上がる。
トを、ゲート電極４の厚さをＡ、高濃度Ｎ Ｗ ＧａＡ
ｓ層６の厚さをＢとしたとき、（Ａ十Ｂ）の厚さ以上ス
ピンナー等によシ塗布しホトレジスト膜７を形成し、ホ
トレジストの軟化点温度（約１５０〜２５０°Ｃ）程度
の不活性雰囲気のオーブン中にてベーキングを施す。か
くして、第１図（ｄ）に示す如く、ゲート電極４上のレ
ジストは薄くゲート電極４より離れた領域では厚くレジ
ストがダした状態のホトレジスト膜７が出来上がる。
（５）引続き、第１図（ｅ）に示すように、この状態で
フレオンに酸素を５〜ｌＯ％混合した反応性ドライエツ
チング法又は斜め照射によるイオンミリング法によりゲ
ート電極４上の薄くなったホトレジスト膜７のみを選択
的にエツチングして、ゲート電極４上の高濃度ＧａＡｓ
層・６が露出した時点で、さ６一 らに４塩化炭素又はジクロルジフルオロカーボン等の反
応性ドライエツチング法により、ゲート電極４上の不要
な高濃度ＧａＡｓ層６をゲート電極４側壁に形成したシ
リコン窒化膜５表面が露出するまでエツチングを行なう
。
フレオンに酸素を５〜ｌＯ％混合した反応性ドライエツ
チング法又は斜め照射によるイオンミリング法によりゲ
ート電極４上の薄くなったホトレジスト膜７のみを選択
的にエツチングして、ゲート電極４上の高濃度ＧａＡｓ
層・６が露出した時点で、さ６一 らに４塩化炭素又はジクロルジフルオロカーボン等の反
応性ドライエツチング法により、ゲート電極４上の不要
な高濃度ＧａＡｓ層６をゲート電極４側壁に形成したシ
リコン窒化膜５表面が露出するまでエツチングを行なう
。
（６）引続き、第１図（ｆ）に示すように、ゲート電極
４上の不要な高濃度ＧａＡｓ層６の除去に用いたホトレ
ジストを有機溶剤により除去してから、一般のＧａＡｓ
ＦＥＴ製造工程で用いられているリフトオフ法等によ
シ所定領域にＡｕＧｅ ／Ｎ ｉ等のオーミック電極８
をソース及びドレインに被着後、約４００〜４５０℃で
熱処理を施してオーミックコンタクト層を膜層９を所定
の厚さ成長してゲート電極４等の表面保護を行なってか
らフォトリソグラフィーによりソース、ドレイン領域の
窓明けを非酸素エツチング液等により行なってから通常
半導体製造工程で用いられる蒸着法により所定厚のＴｉ
Ｐ辷Ａｕ層１０を被着して、ソース及びドレイン電極を
形成する。
４上の不要な高濃度ＧａＡｓ層６の除去に用いたホトレ
ジストを有機溶剤により除去してから、一般のＧａＡｓ
ＦＥＴ製造工程で用いられているリフトオフ法等によ
シ所定領域にＡｕＧｅ ／Ｎ ｉ等のオーミック電極８
をソース及びドレインに被着後、約４００〜４５０℃で
熱処理を施してオーミックコンタクト層を膜層９を所定
の厚さ成長してゲート電極４等の表面保護を行なってか
らフォトリソグラフィーによりソース、ドレイン領域の
窓明けを非酸素エツチング液等により行なってから通常
半導体製造工程で用いられる蒸着法により所定厚のＴｉ
Ｐ辷Ａｕ層１０を被着して、ソース及びドレイン電極を
形成する。
本実施例によれば、ソース及びドレイン電極は、ゲート
電極４に密接して形成された高濃度ＧａＡｓ層を介して
取出されているので、ＧａＡｓ ＦＥＴの寄生抵抗を最
大限に小さく、しかもＧａＡｓ ＦＥＴのゲの悪影響を
抑えて性能を向上させることができる。
電極４に密接して形成された高濃度ＧａＡｓ層を介して
取出されているので、ＧａＡｓ ＦＥＴの寄生抵抗を最
大限に小さく、しかもＧａＡｓ ＦＥＴのゲの悪影響を
抑えて性能を向上させることができる。
また、製造工程においては、厳しい目合せ露光技術を駆
使することなしにセルファライン法により製造できるた
め製造工程が簡略になり、製品が高歩留りで生産できる
ことになる。
使することなしにセルファライン法により製造できるた
め製造工程が簡略になり、製品が高歩留りで生産できる
ことになる。
（発明の効果）
以上、詳細説明したとおり、本発明によれば、上記の構
成により、短チヤネル効果の発生を抑制し、かつ寄生抵
抗を減少させた化合物半導体装置を、厳しい目合せ露光
技術によ・らずにセルファライン法で製造できる化合物
半導体装置の製造方法が得られる。
成により、短チヤネル効果の発生を抑制し、かつ寄生抵
抗を減少させた化合物半導体装置を、厳しい目合せ露光
技術によ・らずにセルファライン法で製造できる化合物
半導体装置の製造方法が得られる。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの工程順におけるＧａＡｓ ＦＥＴの断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・ア
ンドープＧａＡｓ層、３・・・・・Ｎ型Ｇａ１−ｘＡｌ
ｘＡｓ層、４・・・・・・ゲート電極、５・・・・・・
シリコン窒化膜、６・・・・・・高濃度Ｎ’ｆＪ Ｇａ
Ａｓ層、７・・・・・・ホトレジスト膜、８・・・・・
ＡｕＧｅ／Ｎｉ層、９・・・・・・シリコン酸化膜層、
１０・・・・・・ＴｉＰｔＡｕ層。 ９− （７）
めの工程順におけるＧａＡｓ ＦＥＴの断面図である。 １・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・ア
ンドープＧａＡｓ層、３・・・・・Ｎ型Ｇａ１−ｘＡｌ
ｘＡｓ層、４・・・・・・ゲート電極、５・・・・・・
シリコン窒化膜、６・・・・・・高濃度Ｎ’ｆＪ Ｇａ
Ａｓ層、７・・・・・・ホトレジスト膜、８・・・・・
ＡｕＧｅ／Ｎｉ層、９・・・・・・シリコン酸化膜層、
１０・・・・・・ＴｉＰｔＡｕ層。 ９− （７）
Claims (1)
- 化合物半導体からなるヘテロ接合を用いるショットキー
接合型の化合物半導体装置の製造方法において、半絶縁
性基板上に形成された化合物半導体からなるヘテロ接合
基板上にリフラクトリ金属又はそれらのシリサイド金属
からなるゲート電極を形成する工程と、引続き化学蒸着
法等によシシリコン化合物からなる絶縁膜を被着し異方
性エツチング法により前記絶縁膜を前記ゲート電極の側
壁部分のみを残して除去する工程と、引続き有機金属気
相成長法により一導電型の高濃度化合物半導体層を所定
の厚さに形成する工程と、引続きホトレジスト膜を前記
ゲート電極の厚さと前記高濃度化合物半導体層の厚さの
和以上の厚に塗布し所定の温度でベーキングを施す工程
と、引続き反応性ドライエツチング法等によシ前記ゲー
ト電極上の前記ホトレジスト膜及び前記高濃度化合物半
導体層を除去する工程とを含むことを特徴とする化合物
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021099A JPS60165764A (ja) | 1984-02-08 | 1984-02-08 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59021099A JPS60165764A (ja) | 1984-02-08 | 1984-02-08 | 化合物半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60165764A true JPS60165764A (ja) | 1985-08-28 |
Family
ID=12045420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59021099A Pending JPS60165764A (ja) | 1984-02-08 | 1984-02-08 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165764A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
| JPS62177974A (ja) * | 1986-01-31 | 1987-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62200771A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS63281473A (ja) * | 1987-05-13 | 1988-11-17 | Nec Corp | 電界効果型半導体装置及びその製造方法 |
| JPS642370A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Field-effect type semiconductor device and manufacture thereof |
-
1984
- 1984-02-08 JP JP59021099A patent/JPS60165764A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62156876A (ja) * | 1985-12-28 | 1987-07-11 | Matsushita Electronics Corp | 半導体装置 |
| JPS62177974A (ja) * | 1986-01-31 | 1987-08-04 | Nec Corp | 半導体装置の製造方法 |
| JPS62200771A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置とその製造方法 |
| JPS63281473A (ja) * | 1987-05-13 | 1988-11-17 | Nec Corp | 電界効果型半導体装置及びその製造方法 |
| JPS642370A (en) * | 1987-06-24 | 1989-01-06 | Nec Corp | Field-effect type semiconductor device and manufacture thereof |
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