JPH023938A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

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JPH023938A
JPH023938A JP63153071A JP15307188A JPH023938A JP H023938 A JPH023938 A JP H023938A JP 63153071 A JP63153071 A JP 63153071A JP 15307188 A JP15307188 A JP 15307188A JP H023938 A JPH023938 A JP H023938A
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effect transistor
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Shinichi Sakamoto
晋一 坂本
Takuji Sonoda
琢二 園田
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野） この発明は、ゲートリセス構造（以下リセス構造という
）を有する電界効果トランジスタに関するものである。
〔従来の技術〕
第５図は従来の電界効果トランジスタのリセス構造を示
した断面図である。この図において、１はソース電極、
２はゲート電極、３はドレイン電極、４は電流通路とな
る活性層、５は半絶縁性ＧａＡｓからなる基板、６はリ
セス部、Ｗはリセス幅、ｔはリセス深さ、ａはゲート電
極２の下の活性層厚さである。
電界効果トランジスタでは、通常第５図に示すように、
ゲート電極２の取付部の活性層４を、エツチングにより
所定の電流値（Ｉ−Ｎ−ａ）になるように活性層厚さａ
まで堀り込むリセス構造が採用されている。ただし、Ｎ
はキャリア濃度である。このリセス構造のリセス幅Ｗと
リセス深さｔにより、電界効果トランジスタのＲＦ性能
およびゲート逆方向耐圧が大きく左右される。また、ゲ
ート逆方向耐圧を大きくするにつれてＲＦ性能が劣化す
るという傾向がある、これらの原因としては、ゲート逆
方向耐圧を決定する空乏層の拡がりおよびＲＦ性能に大
きな影響与える寄生抵抗ならびに寄生容量がリセス構造
により大きく変化する事があげられ、リセス幅Ｗとリセ
ス深さｔの最適化が試みられている。しかしながら、リ
セス幅Ｗとリセス深さｔを制御する方法では、高耐圧化
。
高性能化に制約が多く、また、従来の１段リセスではリ
セスエツジへの電界集中が起こり、ゲート・ドレイン間
の電界集中を分散することができない。
〔発明が解決しようとする課題〕
上記のような、従来の電界効果トランジスタでは、高耐
圧化、高性能化に制約が多く、ゲート逆方向耐圧を向上
させ、かつゲート・ソース間の寄生抵抗を低減すること
はリセス幅Ｗとリセス深さｔの最適化だけでは困難であ
った。また、ゲート・ドレイン間の電界集中がリセスエ
ツジ１箇所に集中するという問題点を有していた。
この発明は、かかる課題を解決するためになされたもの
で、ゲート・ソース間の寄生抵抗の増大を抑制でき、動
作層とバッファ層界面のリーク電流を減少できるうえ、
ドレイン抵抗を大きくできる電界効果トランジスタを得
ることを目的とする。
〔課題を解決するための手段〕
この発明に係る電界効果トランジスタは、リセス部を内
側に向って徐々に深く、かつ幅が狭くなるように多段状
に形成するとともに、リセス部の最内側にゲート電極を
形成したものである。
〔作用〕
この発明においては、リセス部が多段状に形成されたこ
とにより電界集中が分散される。さらに、ゲート・ドレ
イン間の電界が分散され、動作層とバッファ層界面のリ
ーク電流が減少する。また、活性層表面より一番深い最
内側のリセス幅を従来の１段リセスのリセス幅より狭く
すれば、ソース・ゲート間抵抗の増大が抑制される。
（実施例） 第１図はこの発明の電界効果トランジスタの一実施例を
示す断面図、第２図（ａ）〜（ｉ）、第３図（ａ）〜（
ｈ）はその製造工程の一例を説明するための断面図であ
り、第４図（ａ）〜（Ｃ）は電極形成工程を説明するた
めの断面図である。
これらの図において、第５図と同一符号は同一のものを
示し、７はレジスト、８は半導体表面像！！膜、９は表
面空乏層である。
この発明の電界効果トランジスタにおいては、リセス部
６を内側に向って徐々に深く、かつ幅が狭くなるように
多段状に形成して、ゲート電極２が形成される最内側の
リセス幅を従来の１段のリセスのリセス幅よりも狭くし
ている。
すなわち、内側に向って徐々に深く、かつ幅が狭くなる
ように多段状に形成することにより、電界集中が各段の
エツジに分散され、ゲート・ドレイン耐圧が向上するう
え、ゲートドレイン間の電騨集中が分散されることによ
り、バッファ層（活性層４と基板５の界面）のリーク電
流が減少し、ドレイン抵抗を増大させてＲＦ性能を向上
させることが可能になる。
また、ゲート電極２が形成される最内側のリセス幅を従
来の１段のリセスのリセス幅よりも狭くすることにより
、寄生抵抗の増大を抑制できる。
次に第２図（ａ）〜（ｉ）を用いて製造工程の一例を説
明する。
まず、活性層４の上に半導体表面保護膜８を形成しく第
２図（ａ））、その上にレジストアでゲートパターンを
形成し、その間孔部より半導体表面保護膜８を選択エツ
チングする（第２図（ｂ））。
次いで活性層４を選択エツチングした後（第２図（ｅ）
）、半導体表面保護膜８をさらに選択エツチングする（
第２図（ｄ））。次に再度活性層４を選択エツチングす
る（第２図（ｅ））。以下、同様の工程を繰り返して多
段状のリセス部６を形成しく第２図（ｆ）、（ｇ））、
蒸着、リフトオフによりゲート電極２を形成する（第２
図（ｈ）、（ｉ））。
そしてこの後、ゲート電極２の熱処理を行い、第４図（
ａ）〜（Ｃ）に示すように、ソース電極１、ドレイン電
８ｉ３を形成すれば、第１図に示した電界効果トランジ
スタが得られる。
また、他の手順による製造工程を第３図（ａ）〜（ｉ）
を用いて説明する。
まず、活性層４上に形成したりセスパターンのレジスト
アを用いてリセス部６を形成する第３図（ａ））。次い
でレジストアを除去した後、半導体表面保護膜８により
全面を覆う（第３図（ｂ））。次いでレジストアでゲー
トパターンを形成しく第３図（ｃ））、その開孔部より
半導体表面保護膜８．活性層４を選択エツチングする（
第３図（ｄ））。次に再度半導体表面保護膜８を選択エ
ツチングした後（第３図（ｅ））、活性層４を選択エツ
チングして多段状のリセス部６を形成しく第３図（ｆ）
）、この後蒸着、リフトオフによりゲート電極２を形成
する（第３図（ｇ）。
（ｈ））。
この場合もゲートを極２の熱処理を行い、第４図（ａ）
〜（Ｃ）に示すようにソース電極１．ドレイン電極３を
形成すれば、第１図に示した電界効果トランジスタが得
られる。
ただし、第２図（ａ）〜（ｉ）の製造工程例ではゲート
パターンのレジストアにより多段状リセス構造を得てい
るので、活性層４のエツチング回数が多くなると、リセ
ス部６の最内側のりセス幅がレジストアの開孔部より徐
々に広くなる。
他方、第３図（ａ）〜（ｈ）の製造工程の例ではリセス
パターンのレジストアにより１度活性層４のエツチング
をしてリセス部６を一定の幅で形成しでおくので、この
工程による方がリセス部６０幅が最内側のリセス幅を第
２図（ａ）〜（ｉ）の製造工程の例よりも狭く作ること
ができる。
なお、上記実施例ではＧａＡｓ電界効果トランジスタに
ついて説明したが、異なる電子親和力を持つ半導体層か
らなるヘテロ接合を持つ高移動度トランジスタ（ＨＥＭ
Ｔ）やＳＬ等により作成された他の電界効果トランジス
タにも適用できることはいうまでもない。
〔発明の効果〕
この発明は以上説明したとおり、リセス部を内側に向っ
て徐々に深く、かつ幅が狭くなるように多段数状に形成
するとともに、リセス部の最内側にゲート電極を形成し
たので、電界集中を分散させてゲート逆方向耐圧を向上
させることができるとともに、ゲート・ドレイン間の電
界集中も分散でき、動作層とバッファ層界面のリーク電
流を減少させてドレイン抵抗を大きくすることが可能に
なるという効果がある。また、最下層リセス幅を従来の
１段リセス幅より狭くすればゲート・ドレイン抵抗の増
加を抑制できるという効果もある。
【図面の簡単な説明】
第１図はこの発明の電界効果トランジスタの一実施例を
示す断面図、第２図、第３図、第４図は第１図に示した
電界効果トランジスタの製造工程を説明するための断面
図、第５図は従来の電界効果トランジスタを示す断面図
である。 図において、１はソース電極、２はゲート電極、３はド
レイン電極、４は活性層、５は基板、６はリセス部、７
はレジスト、８は半導体表面保護膜である。 なお、各図中の同一符号は同一または相当部分を示す。 第１図 代理人　大　岩　増　雄　　　　（外２名）第５図 第 図 ８、半導体表面像１を膜 ７、レジスト 第 図 第 図 第 図

Claims (1)

    【特許請求の範囲】
  1. ゲート部にリセス構造を有する電界効果トランジスタに
    おいて、リセス部を内側に向って徐々に深く、かつ幅が
    狭くなるように多段状に形成するとともに、前記リセス
    部の最内側にゲート電極を形成したことを特徴とする電
    界効果トランジスタ。
JP63153071A 1988-06-20 1988-06-20 電界効果トランジスタ Pending JPH023938A (ja)

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