JPH0936250A - Ｓｒａｍ及びその製造方法 - Google Patents
Ｓｒａｍ及びその製造方法Info
- Publication number
- JPH0936250A JPH0936250A JP8164776A JP16477696A JPH0936250A JP H0936250 A JPH0936250 A JP H0936250A JP 8164776 A JP8164776 A JP 8164776A JP 16477696 A JP16477696 A JP 16477696A JP H0936250 A JPH0936250 A JP H0936250A
- Authority
- JP
- Japan
- Prior art keywords
- source
- transistor
- pull
- sram
- pass
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】セルレシオを改善したＳＲＡＭセル及びその製
造方法を提供する。 【解決手段】半導体基板の主表面上に一対のプルダウン
トランジスタと一対のパストランジスタとを具備するＳ
ＲＡＭセルにおいて、前記プルダウントランジスタのソ
−ス及びドレインの不純物濃度と、前記パストランジス
タのソ−ス及びドレインの不純物濃度を互いに差別化す
ると共に前記伝送トランジスタと駆動トランジスタとを
構成する各ゲ−ト絶縁膜の厚さを差別化してセル面積を
増大することなくセルレシオを高める。
造方法を提供する。 【解決手段】半導体基板の主表面上に一対のプルダウン
トランジスタと一対のパストランジスタとを具備するＳ
ＲＡＭセルにおいて、前記プルダウントランジスタのソ
−ス及びドレインの不純物濃度と、前記パストランジス
タのソ−ス及びドレインの不純物濃度を互いに差別化す
ると共に前記伝送トランジスタと駆動トランジスタとを
構成する各ゲ−ト絶縁膜の厚さを差別化してセル面積を
増大することなくセルレシオを高める。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭ及びその
製造方法に係り、特にセルレシオを改善したＳＲＡＭ及
びその製造方法に関する。
製造方法に係り、特にセルレシオを改善したＳＲＡＭ及
びその製造方法に関する。
【０００２】
【従来の技術】半導体メモリ装置において、ＳＲＡＭは
ＤＲＡＭに比しメモリ容量の点で劣っているが、高速で
動作し且つ使用が容易であるため、中・小容量のメモリ
分野に広く用いられている。ＳＲＡＭのメモリセルは、
一般に、２つの伝送（又はパス）トランジスタと、２つ
の駆動（又はプルダウン）トランジスタ及び２つの負荷
素子によるフリップフロップ回路で構成される。記憶情
報は、フリップフロップの入出力端子間の電圧差、即ち
セルのノ−ドに蓄積された電荷として保存される。この
電荷は、一定電源（Ｖｃｃ）から負荷素子である負荷Ｍ
ＯＳトランジスタ若しくは負荷抵抗を通じて常に補充さ
れるため、ＤＲＡＭとは異なりリフレッシュ機能を備え
る必要はない。
ＤＲＡＭに比しメモリ容量の点で劣っているが、高速で
動作し且つ使用が容易であるため、中・小容量のメモリ
分野に広く用いられている。ＳＲＡＭのメモリセルは、
一般に、２つの伝送（又はパス）トランジスタと、２つ
の駆動（又はプルダウン）トランジスタ及び２つの負荷
素子によるフリップフロップ回路で構成される。記憶情
報は、フリップフロップの入出力端子間の電圧差、即ち
セルのノ−ドに蓄積された電荷として保存される。この
電荷は、一定電源（Ｖｃｃ）から負荷素子である負荷Ｍ
ＯＳトランジスタ若しくは負荷抵抗を通じて常に補充さ
れるため、ＤＲＡＭとは異なりリフレッシュ機能を備え
る必要はない。
【０００３】半導体素子の高集積化に伴ってＳＲＡＭセ
ルはスケ−リングダウンされ、電源電圧も低くなる傾向
にある。従って、低電圧におけるＳＲＡＭの動作限界
（Ｖｃｃ，ｍｉｎ）がＳＲＡＭ素子の重要な特性項目と
なっている。
ルはスケ−リングダウンされ、電源電圧も低くなる傾向
にある。従って、低電圧におけるＳＲＡＭの動作限界
（Ｖｃｃ，ｍｉｎ）がＳＲＡＭ素子の重要な特性項目と
なっている。
【０００４】高集積のＳＲＡＭ素子を得るために、セル
の大きさ及び電源電圧を小さくすると、ハイレベルを保
持するセルノ−ドの電圧レベルが低くなるため、高集積
化及び低電圧化が進むほどセル動作を安定化するための
要求が厳しくなる。前記Ｖｃｃ，ｍｉｎは、ＳＲＡＭセ
ルのセルレシオ（プルダウントランジスタのＯＮ電流と
パストランジスタのＯＮ電流との比）に大きく依存す
る。そこで、セルレシオを上げるために、次のような方
法が研究されている。
の大きさ及び電源電圧を小さくすると、ハイレベルを保
持するセルノ−ドの電圧レベルが低くなるため、高集積
化及び低電圧化が進むほどセル動作を安定化するための
要求が厳しくなる。前記Ｖｃｃ，ｍｉｎは、ＳＲＡＭセ
ルのセルレシオ（プルダウントランジスタのＯＮ電流と
パストランジスタのＯＮ電流との比）に大きく依存す
る。そこで、セルレシオを上げるために、次のような方
法が研究されている。
【０００５】第１に、『“１６Mbit SRAM Cell Technol
ogy for 2.0V Operation", IEDM, 1991, pp481〜484 』
に示されたように、パストランジスタの駆動電流を減少
させる方法がある。この技術は、パストランジスタとプ
ルダウントランジスタとが連結されるストレ−ジノ−ド
領域に、Ｎ+のソ−ス／ドレイン・イオン注入を省略し
てＮ-のＬＤＤ（Lightly Doped Drain）レジスタを形成
し、セルレシオを改善するものである。しかしながら、
この技術は、パストランジスタの駆動電流の低下により
アクセス時間の遅れを引き起こすだけでなく、センスア
ンプにおける電位変化の検知の不安定性を招く。
ogy for 2.0V Operation", IEDM, 1991, pp481〜484 』
に示されたように、パストランジスタの駆動電流を減少
させる方法がある。この技術は、パストランジスタとプ
ルダウントランジスタとが連結されるストレ−ジノ−ド
領域に、Ｎ+のソ−ス／ドレイン・イオン注入を省略し
てＮ-のＬＤＤ（Lightly Doped Drain）レジスタを形成
し、セルレシオを改善するものである。しかしながら、
この技術は、パストランジスタの駆動電流の低下により
アクセス時間の遅れを引き起こすだけでなく、センスア
ンプにおける電位変化の検知の不安定性を招く。
【０００６】第２に、プルダウントランジスタの駆動電
流を増加させる方法がある。このための最適の方法は、
プルダウントランジスタの幅を伸ばす方法である。しか
しながら、この方法はセルのサイズを増加させるので好
ましくない。
流を増加させる方法がある。このための最適の方法は、
プルダウントランジスタの幅を伸ばす方法である。しか
しながら、この方法はセルのサイズを増加させるので好
ましくない。
【０００７】第３に、『“A Stacked Split Word-Line
(SSW) cell for low voltage operation, large capaci
ty, high speed SRAM's ", IEDM, 1993, pp809〜811 』
に記載されたように、セルの面積を増加させることなく
プルダウントランジスタの駆動電流を増加させるため
に、ＳＳＷ（Stacked Split Word-Line）セルを用いる
方法があるが、この方法は工程が非常に複雑である。
(SSW) cell for low voltage operation, large capaci
ty, high speed SRAM's ", IEDM, 1993, pp809〜811 』
に記載されたように、セルの面積を増加させることなく
プルダウントランジスタの駆動電流を増加させるため
に、ＳＳＷ（Stacked Split Word-Line）セルを用いる
方法があるが、この方法は工程が非常に複雑である。
【０００８】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑みてなされたものであり、その第１の目的は、セル
面積を増加させることなくセルレシオを高めて、セル動
作の安定性が高いＳＲＡＭを提供することにある。
に鑑みてなされたものであり、その第１の目的は、セル
面積を増加させることなくセルレシオを高めて、セル動
作の安定性が高いＳＲＡＭを提供することにある。
【０００９】また、本発明の第２の目的は、セル動作の
安定性が高いＳＲＡＭを単純な工程により効率良く製造
する製造方法を提供するにある。
安定性が高いＳＲＡＭを単純な工程により効率良く製造
する製造方法を提供するにある。
【００１０】
【課題を解決するための手段】前記第１の目的を達成す
るため、本発明に係るＳＲＡＭは、半導体基板の主表面
に一対のプルダウントランジスタと一対のパストランジ
スタとを有する少なくとも一つのメモリセルを具備する
ＳＲＡＭにおいて、前記プルダウントランジスタのソ−
ス及びドレインの不純物ド−ピング濃度と前記パストラ
ンジスタのソ−ス及びドレインの不純物ド−ピング濃度
が相異なるメモリセルを具備することを特徴とする。
るため、本発明に係るＳＲＡＭは、半導体基板の主表面
に一対のプルダウントランジスタと一対のパストランジ
スタとを有する少なくとも一つのメモリセルを具備する
ＳＲＡＭにおいて、前記プルダウントランジスタのソ−
ス及びドレインの不純物ド−ピング濃度と前記パストラ
ンジスタのソ−ス及びドレインの不純物ド−ピング濃度
が相異なるメモリセルを具備することを特徴とする。
【００１１】また、本発明に係るＳＲＡＭは、半導体基
板の主表面上に一対のプルダウントランジスタと一対の
パストランジスタとを有する少なくとも一つのメモリセ
ル及び前記メモリセルを駆動するための多数個のトラン
ジスタを含む周辺回路を具備するＳＲＡＭにおいて、前
記プルダウントランジスタのソ−ス／ドレイン領域の不
純物濃度が前記パストランジスタのソ−ス／ドレイン領
域及び前記周辺回路のトランジスタのソ−ス／ドレイン
領域の不純物濃度より高いメモリセルを具備することを
特徴とする。
板の主表面上に一対のプルダウントランジスタと一対の
パストランジスタとを有する少なくとも一つのメモリセ
ル及び前記メモリセルを駆動するための多数個のトラン
ジスタを含む周辺回路を具備するＳＲＡＭにおいて、前
記プルダウントランジスタのソ−ス／ドレイン領域の不
純物濃度が前記パストランジスタのソ−ス／ドレイン領
域及び前記周辺回路のトランジスタのソ−ス／ドレイン
領域の不純物濃度より高いメモリセルを具備することを
特徴とする。
【００１２】前記第２の目的を達成するため、本発明に
係るＳＲＡＭの製造方法は、半導体基板の主表面上に一
対のプルダウントランジスタと一対のパストランジスタ
とを有する少なくとも一つのメモリセルを具備するＳＲ
ＡＭの製造方法において、前記半導体基板の主表面上に
前記プルダウン及びパストランジスタの各ゲ−ト電極を
形成する工程と、写真工程を通じて前記パストランジス
タの活性領域のみを露出させる工程と、前記露出された
活性領域に前記ゲ−ト電極をマスクとして低濃度の不純
物をイオン注入してソ−ス／ドレイン領域を形成する工
程と、写真工程を用いて前記プルダウントランジスタの
活性領域を露出させる工程と、前記露出された活性領域
に前記パストランジスタのソ−ス／ドレイン領域の不純
物濃度より高い高濃度の不純物をイオン注入する工程と
を含むことを特徴とする。
係るＳＲＡＭの製造方法は、半導体基板の主表面上に一
対のプルダウントランジスタと一対のパストランジスタ
とを有する少なくとも一つのメモリセルを具備するＳＲ
ＡＭの製造方法において、前記半導体基板の主表面上に
前記プルダウン及びパストランジスタの各ゲ−ト電極を
形成する工程と、写真工程を通じて前記パストランジス
タの活性領域のみを露出させる工程と、前記露出された
活性領域に前記ゲ−ト電極をマスクとして低濃度の不純
物をイオン注入してソ−ス／ドレイン領域を形成する工
程と、写真工程を用いて前記プルダウントランジスタの
活性領域を露出させる工程と、前記露出された活性領域
に前記パストランジスタのソ−ス／ドレイン領域の不純
物濃度より高い高濃度の不純物をイオン注入する工程と
を含むことを特徴とする。
【００１３】さらに好ましくは、前記プルダウントラン
ジスタのソ−ス／ドレイン領域に注入される不純物の量
は、前記パストランジスタのソ−ス／ドレイン領域に注
入される不純物の量の１００倍以上である。
ジスタのソ−ス／ドレイン領域に注入される不純物の量
は、前記パストランジスタのソ−ス／ドレイン領域に注
入される不純物の量の１００倍以上である。
【００１４】具体的に、前記パストランジスタのソ−ス
／ドレイン領域は、１×１０13〜１×１０14［／ｃ
ｍ3］のド−ピング濃度とし、燐（Ｐ）及び砒素（Ａ
ｓ）のいずれか一方或いは双方をド−プ剤として使用
し、前記プルダウントランジスタのソ−ス／ドレイン領
域は、１×１０15〜９×１０15［／ｃｍ3］のド−ピン
グ濃度とし、燐（Ｐ）及び砒素（Ａｓ）のいずれか一方
或いは双方をド−プ剤として使用することが好ましい。
／ドレイン領域は、１×１０13〜１×１０14［／ｃ
ｍ3］のド−ピング濃度とし、燐（Ｐ）及び砒素（Ａ
ｓ）のいずれか一方或いは双方をド−プ剤として使用
し、前記プルダウントランジスタのソ−ス／ドレイン領
域は、１×１０15〜９×１０15［／ｃｍ3］のド−ピン
グ濃度とし、燐（Ｐ）及び砒素（Ａｓ）のいずれか一方
或いは双方をド−プ剤として使用することが好ましい。
【００１５】前記第２の目的を達成するため、本発明に
係る第２のＳＲＡＭの製造方法は、半導体基板上に第１
ゲ−ト絶縁膜、第１導電層及び第１絶縁層を順次に積層
した後に、それらをパタニングしてパストランジスタの
ゲ−トを形成する工程と、写真工程で前記メモリセルの
パストランジスタの活性領域を露出させた後に、第２導
電型の第１不純物をイオン注入する工程と、前記結果物
に第２絶縁物を蒸着した後に、異方性食刻して前記ゲ−
トの両側壁にスペ−サを形成する工程と、前記プルダウ
ントランジスタを形成するために前記パストランジスタ
の第１ゲ−ト絶縁膜より薄い第２ゲ−ト絶縁膜、第２導
電層及び第３絶縁層を順次に積層した後に、それらをパ
タニングしてゲ−トを形成する工程と、写真工程で前記
プルダウントランジスタの活性領域を露出させた後に、
前記第１不純物より不純物濃度が高い第２導電型の第２
不純物をイオン注入する工程とを具備することを特徴と
する。
係る第２のＳＲＡＭの製造方法は、半導体基板上に第１
ゲ−ト絶縁膜、第１導電層及び第１絶縁層を順次に積層
した後に、それらをパタニングしてパストランジスタの
ゲ−トを形成する工程と、写真工程で前記メモリセルの
パストランジスタの活性領域を露出させた後に、第２導
電型の第１不純物をイオン注入する工程と、前記結果物
に第２絶縁物を蒸着した後に、異方性食刻して前記ゲ−
トの両側壁にスペ−サを形成する工程と、前記プルダウ
ントランジスタを形成するために前記パストランジスタ
の第１ゲ−ト絶縁膜より薄い第２ゲ−ト絶縁膜、第２導
電層及び第３絶縁層を順次に積層した後に、それらをパ
タニングしてゲ−トを形成する工程と、写真工程で前記
プルダウントランジスタの活性領域を露出させた後に、
前記第１不純物より不純物濃度が高い第２導電型の第２
不純物をイオン注入する工程とを具備することを特徴と
する。
【００１６】さらに好ましくは、前記パストランジスタ
のゲ−ト形成及びスペ−サの形成による前記基板の損傷
層を取り除くために、前記スペ−サを形成する工程の後
に、１００〜２００Åの厚さの熱酸化膜を成長させた後
に、それを取り除く工程をさらに備える。
のゲ−ト形成及びスペ−サの形成による前記基板の損傷
層を取り除くために、前記スペ−サを形成する工程の後
に、１００〜２００Åの厚さの熱酸化膜を成長させた後
に、それを取り除く工程をさらに備える。
【００１７】
【発明の実施の形態】以下、添付した図面に基づき本発
明の好適な実施の形態を詳細に説明する。
明の好適な実施の形態を詳細に説明する。
【００１８】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態に係るＳＲＡＭセルのレイアウトを示す
平面図であり、参照符号１５はフィ−ルド領域、１４は
トランジスタの活性領域、２０及び２０′はプルダウン
トランジスタのゲ−ト、３０及び３０′はパストランジ
スタのゲ−ト（又はワ−ドライン）をそれぞれ示す。図
１の平面レイアウトを等価的に示すと、ＳＲＡＭの単位
セルは、一対のパストランジスタと、一対のプルダウン
トランジスタ及びそのドレイン電極に接続される一対の
負荷素子（図示せず）で構成されるフリップフロップ回
路とより構成される。
１の実施の形態に係るＳＲＡＭセルのレイアウトを示す
平面図であり、参照符号１５はフィ−ルド領域、１４は
トランジスタの活性領域、２０及び２０′はプルダウン
トランジスタのゲ−ト、３０及び３０′はパストランジ
スタのゲ−ト（又はワ−ドライン）をそれぞれ示す。図
１の平面レイアウトを等価的に示すと、ＳＲＡＭの単位
セルは、一対のパストランジスタと、一対のプルダウン
トランジスタ及びそのドレイン電極に接続される一対の
負荷素子（図示せず）で構成されるフリップフロップ回
路とより構成される。
【００１９】以下、本実施の形態を図１のＡ−Ａ′に沿
った工程断面図である図２Ａ乃至図２Ｃを参照して説明
する。
った工程断面図である図２Ａ乃至図２Ｃを参照して説明
する。
【００２０】まず、素子分離された半導体基板１１上に
プルダウントランジスタのゲ−ト２０及びパストランジ
スタのゲ−ト３０を形成する。
プルダウントランジスタのゲ−ト２０及びパストランジ
スタのゲ−ト３０を形成する。
【００２１】具体的には、図２Ａに示すように、第１導
電型のシリコン基板１１上に通常の方法により第２導電
型のウェル１３を形成した後に、素子分離工程により活
性領域を限定するフィ−ルド領域１５を形成する。次い
で、ゲ−ト酸化膜、導電層及び絶縁層を順に形成した後
に、それらをパタニングしてプルダウントランジスタの
ゲ−ト２０及びパストランシスタのゲ−ト３０を形成す
る。ゲ−トパタ−ン２０，３０の各導電層２４，３４
は、ゲ−ト酸化膜２２，３２と絶縁膜２６，３６との間
に設けられれいる。導電層２４，３４は、不純物の含ま
れた多結晶シリコンや耐火金属シリサイド（例えば、タ
ングステンシリサイド）よりなり、約１０００〜２５０
０Å程度の厚さを有する。絶縁膜２６，３６としては、
１５００〜２５００Åの厚さを有するシリコン酸化膜を
用いる。
電型のシリコン基板１１上に通常の方法により第２導電
型のウェル１３を形成した後に、素子分離工程により活
性領域を限定するフィ−ルド領域１５を形成する。次い
で、ゲ−ト酸化膜、導電層及び絶縁層を順に形成した後
に、それらをパタニングしてプルダウントランジスタの
ゲ−ト２０及びパストランシスタのゲ−ト３０を形成す
る。ゲ−トパタ−ン２０，３０の各導電層２４，３４
は、ゲ−ト酸化膜２２，３２と絶縁膜２６，３６との間
に設けられれいる。導電層２４，３４は、不純物の含ま
れた多結晶シリコンや耐火金属シリサイド（例えば、タ
ングステンシリサイド）よりなり、約１０００〜２５０
０Å程度の厚さを有する。絶縁膜２６，３６としては、
１５００〜２５００Åの厚さを有するシリコン酸化膜を
用いる。
【００２２】次に、パストランジスタの活性領域に第２
導電型の不純物をイオン注入してソ−ス／ドレイン領域
３８を形成する。
導電型の不純物をイオン注入してソ−ス／ドレイン領域
３８を形成する。
【００２３】具体的には、図２Ｂに示すように、所定の
マスクパタ−ン（ＰＲＩ）を用いてパストランジスタの
活性領域のみを露出させた後に、ゲ−ト３０をマスクと
して用いた１次イオン注入工程により、ソ−ス／ドレイ
ン領域３８を形成する。この工程の１次イオン注入時
に、併せて周辺回路を構成するトランジスタのソ−ス／
ドレイン領域（図示せず）を共に形成することによって
工程を単純化することもできる。この場合、写真食刻工
程時に、パストランジスタの活性領域と共に周辺回路の
トランジスタの活性領域も同時に露出させることが好ま
しい。
マスクパタ−ン（ＰＲＩ）を用いてパストランジスタの
活性領域のみを露出させた後に、ゲ−ト３０をマスクと
して用いた１次イオン注入工程により、ソ−ス／ドレイ
ン領域３８を形成する。この工程の１次イオン注入時
に、併せて周辺回路を構成するトランジスタのソ−ス／
ドレイン領域（図示せず）を共に形成することによって
工程を単純化することもできる。この場合、写真食刻工
程時に、パストランジスタの活性領域と共に周辺回路の
トランジスタの活性領域も同時に露出させることが好ま
しい。
【００２４】パストランジスタのソ−ス／ドレイン領域
３８を形成するための１次イオン注入工程において注入
する第２導電型の不純物は、例えば、燐（Ｐ）及び砒素
（Ａｓ）のいずれか一方或いは双方のドープ材を採用
し、ドーピング濃度を１×１０13〜１×１０14［／ｃｍ
3］とすることが好ましい。
３８を形成するための１次イオン注入工程において注入
する第２導電型の不純物は、例えば、燐（Ｐ）及び砒素
（Ａｓ）のいずれか一方或いは双方のドープ材を採用
し、ドーピング濃度を１×１０13〜１×１０14［／ｃｍ
3］とすることが好ましい。
【００２５】次いで、プルダウントランジスタのソ−ス
／ドレイン領域２８の形成のための２次イオン注入工程
を施す。
／ドレイン領域２８の形成のための２次イオン注入工程
を施す。
【００２６】具体的には、図２Ｃに示すように、マスク
パタ−ン（ＰＲ１）を取り除いた後に、他のマスクパタ
−ン（ＰＲ２）を用いてプルダウントランジスタの活性
領域を露出させる。次いで、ゲ−ト２０をマスクとして
用いた２次イオン注入工程によりソ−ス／ドレイン領域
２８を形成する。
パタ−ン（ＰＲ１）を取り除いた後に、他のマスクパタ
−ン（ＰＲ２）を用いてプルダウントランジスタの活性
領域を露出させる。次いで、ゲ−ト２０をマスクとして
用いた２次イオン注入工程によりソ−ス／ドレイン領域
２８を形成する。
【００２７】この２次イオン注入工程により形成された
プルダウントランジスタのソ−ス／ドレイン領域２８
は、１次イオン注入により形成されたパストランジスタ
のソ−ス／ドレイン領域３８の約１００倍以上のイオン
注入量とすることが好ましい。２次イオン注入時に高濃
度でイオン注入する不純物は、例えば、燐（Ｐ）及び砒
素（Ａｓ）のいずれか一方或いは双方のド−プ剤を採用
し、ドーピング濃度を１×１０15〜９×１０15［／ｃｍ
3］とすることが好ましい。これにより、プルダウント
ランジスタの有効チャネル長を短くし、その駆動電流を
増加させることができる。
プルダウントランジスタのソ−ス／ドレイン領域２８
は、１次イオン注入により形成されたパストランジスタ
のソ−ス／ドレイン領域３８の約１００倍以上のイオン
注入量とすることが好ましい。２次イオン注入時に高濃
度でイオン注入する不純物は、例えば、燐（Ｐ）及び砒
素（Ａｓ）のいずれか一方或いは双方のド−プ剤を採用
し、ドーピング濃度を１×１０15〜９×１０15［／ｃｍ
3］とすることが好ましい。これにより、プルダウント
ランジスタの有効チャネル長を短くし、その駆動電流を
増加させることができる。
【００２８】次いで、マスクパタ−ン（ＰＲ２）を取り
除いた後、通常の工程に従ってＳＲＡＭセルを完成させ
る。
除いた後、通常の工程に従ってＳＲＡＭセルを完成させ
る。
【００２９】以上説明したように、本実施の形態に拠れ
ば、従来のＳＲＡＭセルの形成工程に、パストランジス
タとプルダウントランジスタとのソ−スドレイン領域の
不純物濃度を差別化するためのイオン注入工程を付け加
えることにより、セルレレシオを高めることができる。
ば、従来のＳＲＡＭセルの形成工程に、パストランジス
タとプルダウントランジスタとのソ−スドレイン領域の
不純物濃度を差別化するためのイオン注入工程を付け加
えることにより、セルレレシオを高めることができる。
【００３０】＜第２の実施の形態＞本発明に係る第２の
実施の形態は、上記の不純物濃度を差別化する方法に加
え、ゲ−ト酸化膜の厚さを調節することによりプルダウ
ントランジスタの駆動電流を向上させるものである。本
実施の形態に拠れば、図１のレイアウトを変更すること
なく、高集積化及び低電圧化に好適なＳＲＡＭセル（例
えば、ＳＳＷセル）を実現することができる。
実施の形態は、上記の不純物濃度を差別化する方法に加
え、ゲ−ト酸化膜の厚さを調節することによりプルダウ
ントランジスタの駆動電流を向上させるものである。本
実施の形態に拠れば、図１のレイアウトを変更すること
なく、高集積化及び低電圧化に好適なＳＲＡＭセル（例
えば、ＳＳＷセル）を実現することができる。
【００３１】以下、図３Ａ乃至Ｃ及び図４Ａ乃至Ｅを参
照して、本発明の第２の実施の形態を説明する。なお、
第１の実施の形態と実質的に同一の部材には、同一の符
号を付している。
照して、本発明の第２の実施の形態を説明する。なお、
第１の実施の形態と実質的に同一の部材には、同一の符
号を付している。
【００３２】図３Ａは、フィ−ルド酸化膜１５により素
子分離された第２導電型のシリコン基板１１上にパスト
ランジスタのゲ−ト２０を形成する工程を示す。
子分離された第２導電型のシリコン基板１１上にパスト
ランジスタのゲ−ト２０を形成する工程を示す。
【００３３】ゲ−ト２０の最下層であるゲ−ト酸化膜２
２は、熱酸化工程による１２０〜１５０Åの厚さのシリ
コン酸化膜で構成する。ゲ−ト２０の中間層である導電
層２４は、不純物の含まれた多結晶シリコンや耐火金属
シリサイド（例えば、タングステンシリサイド）よりな
り、約１０００〜２５００Å程度の厚さを有する。さら
に、ゲ−トパタ−ン２０の最上層である絶縁膜２６とし
ては、１５００〜２５００Åの厚さを有するシリコン酸
化膜を用いる。
２は、熱酸化工程による１２０〜１５０Åの厚さのシリ
コン酸化膜で構成する。ゲ−ト２０の中間層である導電
層２４は、不純物の含まれた多結晶シリコンや耐火金属
シリサイド（例えば、タングステンシリサイド）よりな
り、約１０００〜２５００Å程度の厚さを有する。さら
に、ゲ−トパタ−ン２０の最上層である絶縁膜２６とし
ては、１５００〜２５００Åの厚さを有するシリコン酸
化膜を用いる。
【００３４】図３Ｂは、パストランジスタの活性領域に
第２導電型の不純物を低濃度でイオン注入してソ−ス／
ドレイン領域２８を形成する工程を示す。
第２導電型の不純物を低濃度でイオン注入してソ−ス／
ドレイン領域２８を形成する工程を示す。
【００３５】具体的には、所定のマスクパタ−ン（ＰＲ
３）を用いてパストランジスタの活性領域を露出させた
後に、ゲ−ト２０をマスクとして用いた１次イオン注入
工程により、ソ−ス／ドレイン領域２８を形成する。こ
の際、パストランジスタのソ−ス／ドレイン領域２８を
形成するための１次イオン注入工程において注入する第
２導電型の不純物は、第１の実施の形態と同様に、燐
（Ｐ）及び砒素（Ａｓ）のいずれか一方或いは双方のド
ープ材を採用し、ドーピング濃度を１×１０13〜１×１
０14［／ｃｍ3］とすることが好ましい。
３）を用いてパストランジスタの活性領域を露出させた
後に、ゲ−ト２０をマスクとして用いた１次イオン注入
工程により、ソ−ス／ドレイン領域２８を形成する。こ
の際、パストランジスタのソ−ス／ドレイン領域２８を
形成するための１次イオン注入工程において注入する第
２導電型の不純物は、第１の実施の形態と同様に、燐
（Ｐ）及び砒素（Ａｓ）のいずれか一方或いは双方のド
ープ材を採用し、ドーピング濃度を１×１０13〜１×１
０14［／ｃｍ3］とすることが好ましい。
【００３６】図３Ｃは、パストランジスタのゲ−ト２０
の両側壁にスペ−サ２９を形成する工程を示す。
の両側壁にスペ−サ２９を形成する工程を示す。
【００３７】具体的には、マスクパタ−ン（ＰＲ３）を
取り除いた後に、所定の絶縁物を蒸着し、次いで、異方
性食刻によりゲ−ト２０の両側壁にスペ−サ２９を形成
する。スペ−サ２９の構成物質としては、シリコン窒化
物やシリコン酸化物が好適である。
取り除いた後に、所定の絶縁物を蒸着し、次いで、異方
性食刻によりゲ−ト２０の両側壁にスペ−サ２９を形成
する。スペ−サ２９の構成物質としては、シリコン窒化
物やシリコン酸化物が好適である。
【００３８】後続工程であるプルダウントランジスタの
ゲ−ト３０を形成する前に、パストランジスタのゲ−ト
２０の形成及びスペ−サ２９の形成による基板の損傷層
を取り除くために、１００〜２５０Å程度の厚さの熱酸
化膜（図示せず）を成長させて、それを取り除く工程を
付け加えることが好ましい。
ゲ−ト３０を形成する前に、パストランジスタのゲ−ト
２０の形成及びスペ−サ２９の形成による基板の損傷層
を取り除くために、１００〜２５０Å程度の厚さの熱酸
化膜（図示せず）を成長させて、それを取り除く工程を
付け加えることが好ましい。
【００３９】図３Ｄは、プルダウントランジスタのゲ−
ト３０を形成する工程を示しており、ゲ−ト酸化膜３
２、導電層３４及び絶縁層３６を順に積層した後に、そ
れらをパタニングしてプルダウントランジスタのゲ−ト
３０を形成する。ゲ−ト酸化膜３２は、プルダウントラ
ンジスタの駆動電流が増加するように、パストランジス
タのゲ−ト酸化膜２２よりも薄く形成する。例えば、ゲ
−ト酸化膜３２は、９０〜１００Å程度の厚さの薄い熱
酸化膜とすることが好ましい。
ト３０を形成する工程を示しており、ゲ−ト酸化膜３
２、導電層３４及び絶縁層３６を順に積層した後に、そ
れらをパタニングしてプルダウントランジスタのゲ−ト
３０を形成する。ゲ−ト酸化膜３２は、プルダウントラ
ンジスタの駆動電流が増加するように、パストランジス
タのゲ−ト酸化膜２２よりも薄く形成する。例えば、ゲ
−ト酸化膜３２は、９０〜１００Å程度の厚さの薄い熱
酸化膜とすることが好ましい。
【００４０】図３Ｅは、プルダウントランジスタの活性
領域に第２導電型の不純物をイオン注入して高濃度のソ
−ス／ドレイン領域３８を形成する工程を示す。
領域に第２導電型の不純物をイオン注入して高濃度のソ
−ス／ドレイン領域３８を形成する工程を示す。
【００４１】具体的には、先ず、マスクパタ−ン（ＰＲ
４）を用いてプルダウントランジスタの活性領域を露出
させた後に、パストランジスタのソ−ス／ドレイン領域
２８の不純物濃度の１００倍以上の高いド−ピング濃度
（例えば、１×１０15〜９×１０15［／ｃｍ3］）を有
する第２導電型の不純物をイオン注入して高濃度のソ−
ス／ドレイン領域３８を形成する。
４）を用いてプルダウントランジスタの活性領域を露出
させた後に、パストランジスタのソ−ス／ドレイン領域
２８の不純物濃度の１００倍以上の高いド−ピング濃度
（例えば、１×１０15〜９×１０15［／ｃｍ3］）を有
する第２導電型の不純物をイオン注入して高濃度のソ−
ス／ドレイン領域３８を形成する。
【００４２】本実施の形態に拠れば、パストランジスタ
及びプルダウントランジスタのゲ−ト酸化膜の厚さを差
別化すると共に、両トランジスタのソース／ドレインを
互いに異なるドーピング濃度で形成することにより、パ
ストランジスタに比しプルダウントランジスタの駆動電
流を増加させ、セルレシオを効果的に高めることができ
る。その結果、高集積及び低電圧のＳＲＡＭセルの動作
安定性を向上させることができる。
及びプルダウントランジスタのゲ−ト酸化膜の厚さを差
別化すると共に、両トランジスタのソース／ドレインを
互いに異なるドーピング濃度で形成することにより、パ
ストランジスタに比しプルダウントランジスタの駆動電
流を増加させ、セルレシオを効果的に高めることができ
る。その結果、高集積及び低電圧のＳＲＡＭセルの動作
安定性を向上させることができる。
【００４３】なお、本発明は上記の実施の形態に限定さ
れず、本発明の技術的思想の範囲内で様々な変形や改良
が可能である。例えば、パストランジスタやプルダウン
トランジスタを形成する順序、両者の位置関係等は適宜
変更可能である。
れず、本発明の技術的思想の範囲内で様々な変形や改良
が可能である。例えば、パストランジスタやプルダウン
トランジスタを形成する順序、両者の位置関係等は適宜
変更可能である。
【００４４】
【発明の効果】本発明に拠れば、セル面積を増加させる
ことなくセルレシオを高めて、セル動作の安定性を向上
させることができる。
ことなくセルレシオを高めて、セル動作の安定性を向上
させることができる。
【図１】本発明の１つの実施の形態としてのＳＲＡＭの
単位セルのレイアウトを示す平面図である。
単位セルのレイアウトを示す平面図である。
【００４５】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】本発明の第１の実施の形態に係るＳＲＡＭセ
ルの製造方法を工程別に示す断面図である。
ルの製造方法を工程別に示す断面図である。
【００４６】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】本発明の第２の実施の形態に係るＳＲＡＭセ
ルの製造方法を工程別に示す断面図である。
ルの製造方法を工程別に示す断面図である。
Claims (12)
- 【請求項１】 半導体基板上に一対のプルダウントラン
ジスタと一対のパストランジスタとを有する少なくとも
１つのメモリセルを具備するＳＲＡＭにおいて、 前記プルダウントランジスタのソ−ス及びドレインの不
純物ド−ピング濃度が前記パストランジスタのソ−ス及
びドレインの不純物ド−ピング濃度より高いことを特徴
とするＳＲＡＭ。 - 【請求項２】 前記プルダウントランジスタのソ−ス／
ドレイン領域に注入された不純物の量は、前記パストラ
ンジスタのソ−ス／ドレイン領域に注入された不純物の
量の１００倍以上であることを特徴とする請求項１に記
載のＳＲＡＭ。 - 【請求項３】 前記パストランジスタのソ−ス／ドレイ
ン領域は、燐（Ｐ）及び砒素（Ａｓ）のいずれか一方或
いは双方のドープ材をイオン注入してなり、１×１０13
〜１×１０14［／ｃｍ3］のド−ピング濃度を有するこ
とを特徴とする請求項１に記載のＳＲＡＭ。 - 【請求項４】 前記プルダウントランジスタのソ−ス／
ドレイン領域は、燐（Ｐ）及び砒素（Ａｓ）のいずれか
一方或いは双方のドープ材をイオン注入してなり、１×
１０15〜９×１０15［／ｃｍ3］のド−ピング濃度を有
することを特徴とする請求項１に記載のＳＲＡＭ。 - 【請求項５】 半導体基板上に一対のプルダウントラン
ジスタと一対のパストランジスタとを有する少なくとも
１つのメモリセルと、前記メモリセルを駆動するための
複数のトランジスタを含む周辺回路とを具備するＳＲＡ
Ｍにおいて、 前記プルダウントランジスタのソ−ス／ドレイン領域の
不純物濃度は、前記パストランジスタのソ−ス／ドレイ
ン領域及び前記周辺回路のトランジスタのソ−ス／ドレ
イン領域の不純物濃度より高いことを特徴とするＳＲＡ
Ｍ。 - 【請求項６】 半導体基板上に一対のプルダウントラン
ジスタと一対のパストランジスタとを有する少なくとも
１つのメモリセルを具備するＳＲＡＭの製造方法におい
て、 前記半導体基板上にプルダウントランジスタ及びパスト
ランジスタの各ゲ−ト電極を形成する工程と、 写真工程を用いて前記パストランジスタの活性領域を露
出させる工程と、 露出された活性領域に前記ゲ−ト電極をマスクとして低
濃度の不純物をイオン注入して前記パストランジスタの
ソ−ス／ドレイン領域を形成する工程と、 写真工程を用いて前記プルダウントランジスタの活性領
域を露出させる工程と、 露出された活性領域に前記パストランジスタのソ−ス／
ドレイン領域の不純物濃度より高濃度の不純物をイオン
注入して前記プルダウントランジスタのソース／ドレイ
ン領域を形成する工程と、 を含むことを特徴とするＳＲＡＭの製造方法。 - 【請求項７】 前記高濃度の不純物のイオン注入量は、
前記低濃度の不純物のイオン注入量の１００倍以上であ
ることを特徴とする請求項６にる記載のＳＲＡＭの製造
方法。 - 【請求項８】 前記パストランジスタのソ−ス／ドレイ
ン領域を形成する工程は、燐（Ｐ）及び砒素（Ａｓ）の
いずれか一方或いは双方のドープ材をイオン注入し、１
×１０13〜１×１０14［／ｃｍ3］のド−ピング濃度を
有するソース／ドレイン領域を形成することを特徴とす
る請求項６に記載のＳＲＡＭの製造方法。 - 【請求項９】 プルダウントランジスタのソース／ドレ
イン領域を形成する工程は、燐（Ｐ）及び砒素（Ａｓ）
のいずれか一方或いは双方のドープ材をイオン注入し、
１×１０15〜９×１０15［／ｃｍ3］のド−ピング濃度
を有するソース／ドレイン領域を形成することを特徴と
する請求項６に記載のＳＲＡＭの製造方法。 - 【請求項１０】 半導体基板上に一対のプルダウントラ
ンジスタと一対のパストランジスタとを有する少なくと
も１つのメモリセルと、前記メモリセルを駆動するため
の複数のトランジスタを含む周辺回路とを具備するＳＲ
ＡＭの製造方法において、 前記半導体基板上に前記メモリセルと前記周辺回路の各
トランジスタのゲ−ト電極を形成する工程と、 写真工程を用いて前記メモリセルのパストランジスタの
活性領域と前記周辺回路のトランジスタの活性領域とを
露出させる工程と、 露出された活性領域にゲ−ト電極をマスクとして低濃度
の不純物をイオン注入する工程と、 写真工程を用いて前記メモリセル内のプルダウントラン
ジスタの活性領域を露出させる工程と、 露出された活性領域に高高度の不純物をイオン注入する
工程と、 を含むことを特徴とするＳＲＡＭの製造方法。 - 【請求項１１】 半導体基板上に一対のプルダンウトラ
ンジスタと一対のパストランジスタとを有する少なくと
も１つのメモリセルを具備するＳＲＡＭの製造方法にお
いて、 前記半導体基板上に第１ゲ−ト絶縁膜、第１導電層及び
第１絶縁層を順に積層した後に、これらをパタニングし
て前記パストランジスタのゲ−トを形成する工程と、 前記パストランジスタの活性領域に第１導電型の第１不
純物をイオン注入する工程と、 結果物に第２絶縁物を蒸着した後に、異方性食刻して前
記ゲ−トの両側壁にスペ−サを形成する工程と、 前記パストランジスタの第１ゲ−ト絶縁膜より薄い厚さ
の第２ゲ−ト絶縁膜、第２導電層及び第３絶縁層を順に
積層した後に、これらをパタニングして前記プルダウン
トランジスタのゲ−トを形成する工程と、 前記プルダウントランジスタの活性領域に前記第１不純
物より不純物濃度が高い第２導電型の第２不純物をイオ
ン注入する工程と、 を含むことを特徴とするＳＲＡＭの製造方法。 - 【請求項１２】 前記パストランジスタのゲ−トの形成
及びスペ−サの形成による基板の損傷層を取り除くため
に、前記スペ−サを形成する工程の後に、１００〜２０
０Åの厚さの熱酸化膜を成長させた後、該熱酸化膜を取
り除く工程をさらに含むことを特徴とする請求項１１に
記載のＳＲＡＭの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19950021397 | 1995-07-20 | ||
| KR95-21397 | 1995-07-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936250A true JPH0936250A (ja) | 1997-02-07 |
Family
ID=19421052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8164776A Withdrawn JPH0936250A (ja) | 1995-07-20 | 1996-06-25 | Ｓｒａｍ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936250A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI553783B (zh) * | 2014-09-15 | 2016-10-11 | 台灣積體電路製造股份有限公司 | 靜態隨機存取記憶體單元 |
-
1996
- 1996-06-25 JP JP8164776A patent/JPH0936250A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI553783B (zh) * | 2014-09-15 | 2016-10-11 | 台灣積體電路製造股份有限公司 | 靜態隨機存取記憶體單元 |
| US9673201B2 (en) | 2014-09-15 | 2017-06-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM cells with vertical gate-all-round MOSFETs |
| US10153286B2 (en) | 2014-09-15 | 2018-12-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM cells with vertical gate-all-round MOSFETs |
| US10522554B2 (en) | 2014-09-15 | 2019-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM cells with vertical gate-all-around MOSFETs |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5266507A (en) | Method of fabricating an offset dual gate thin film field effect transistor | |
| JP2854815B2 (ja) | 半導体の製造方法 | |
| JP3902831B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| US5616948A (en) | Semiconductor device having electrically coupled transistors with a differential current gain | |
| JP3108752B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH04328864A (ja) | 超高集積半導体メモリ装置の製造方法 | |
| JPH07147415A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3195618B2 (ja) | 超高集積半導体メモリ装置の製造方法 | |
| US5585284A (en) | Method of manufacturing a SOI DRAM | |
| JP2799855B2 (ja) | 半導体デバイス及びその製造方法 | |
| JPH0799254A (ja) | 半導体装置とその製造方法 | |
| KR0170311B1 (ko) | 스태틱 랜덤 억세스 메모리 및 그 제조방법 | |
| JPH0936250A (ja) | Ｓｒａｍ及びその製造方法 | |
| JP2908146B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04321271A (ja) | 半導体装置 | |
| JPH05121695A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2787170B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP3081620B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0964203A (ja) | 半導体装置の製造方法 | |
| KR970004955B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| JPH0621458A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3039475B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05343419A (ja) | 半導体装置 | |
| TW322624B (en) | Process of raising polysilicon load effective length in static random memory cell | |
| JPH11163281A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |