JPH0936275A - 表面実装型半導体装置の製造方法 - Google Patents
表面実装型半導体装置の製造方法Info
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- JPH0936275A JPH0936275A JP7185497A JP18549795A JPH0936275A JP H0936275 A JPH0936275 A JP H0936275A JP 7185497 A JP7185497 A JP 7185497A JP 18549795 A JP18549795 A JP 18549795A JP H0936275 A JPH0936275 A JP H0936275A
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- Japan
- Prior art keywords
- wiring pattern
- tab
- bga
- hole
- tab tape
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/701—Tape-automated bond [TAB] connectors
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】本発明は、一層式のＴＡＢテープを使用してな
るＴＡＢ−ＢＧＡの製造において、工程数の増加を招く
ことなく、多ピン化に容易に対応でき、しかも、より低
コスト化を図ることができるようにすることを最も主要
な特徴とする。 【解決手段】たとえば、ベースフィルム１４を受け入れ
て、デバイスホール１３およびパッドホール１７を打ち
抜きにより同時に形成する工程と、上記ベースフィルム
１４の上面に配線パターン１６を形成する工程と、その
配線パターン１６の一端を、半導体チップ１１の各電極
パッドとそれぞれ接続する工程と、配線パターン１６の
他端を、パッドホール１７を介して、上記ベースフィル
ム１４の下面に取り付けられた半田ボール１８と個々に
接続する工程とからなっている。
るＴＡＢ−ＢＧＡの製造において、工程数の増加を招く
ことなく、多ピン化に容易に対応でき、しかも、より低
コスト化を図ることができるようにすることを最も主要
な特徴とする。 【解決手段】たとえば、ベースフィルム１４を受け入れ
て、デバイスホール１３およびパッドホール１７を打ち
抜きにより同時に形成する工程と、上記ベースフィルム
１４の上面に配線パターン１６を形成する工程と、その
配線パターン１６の一端を、半導体チップ１１の各電極
パッドとそれぞれ接続する工程と、配線パターン１６の
他端を、パッドホール１７を介して、上記ベースフィル
ム１４の下面に取り付けられた半田ボール１８と個々に
接続する工程とからなっている。
Description
【０００１】
【発明の属する技術分野】この発明は、たとえばパッケ
ージの片面に格子状に配置された半田ボールによって基
板上に実装される表面実装型半導体装置の製造方法に関
するもので、特にＴＡＢ（Tape Automated Bonding）テ
ープ接続方式のＢＧＡ（Ball Grid Array）の製造に用
いられるものである。
ージの片面に格子状に配置された半田ボールによって基
板上に実装される表面実装型半導体装置の製造方法に関
するもので、特にＴＡＢ（Tape Automated Bonding）テ
ープ接続方式のＢＧＡ（Ball Grid Array）の製造に用
いられるものである。
【０００２】
【従来の技術】従来、フラットタイプのパッケージとし
ては、たとえばＱＦＰ（Quad Flat Package ）が最も一
般的である。このＱＦＰは、ファインピッチでのリード
の形成の難しさなどから、リード間ピッチは０．３ｍｍ
で、リード数は３００前後が限界といわれている。
ては、たとえばＱＦＰ（Quad Flat Package ）が最も一
般的である。このＱＦＰは、ファインピッチでのリード
の形成の難しさなどから、リード間ピッチは０．３ｍｍ
で、リード数は３００前後が限界といわれている。
【０００３】また、リードフレームの代わりに、ファイ
ンピッチでのリードの形成が可能なＴＡＢテープを用い
たＴＣＰ（Tape Carrier Package）がある。このＴＣＰ
は、他の部品との一括リフローが困難なため、市場の大
きな拡大は望めない。
ンピッチでのリードの形成が可能なＴＡＢテープを用い
たＴＣＰ（Tape Carrier Package）がある。このＴＣＰ
は、他の部品との一括リフローが困難なため、市場の大
きな拡大は望めない。
【０００４】そこで、登場したのがＢＧＡである。ＢＧ
Ａとは、パッケージの裏面に半田ボールを格子状に配置
した構造で、６００程度までの多ピンパッケージが実現
できる。
Ａとは、パッケージの裏面に半田ボールを格子状に配置
した構造で、６００程度までの多ピンパッケージが実現
できる。
【０００５】ＢＧＡは、当初、プリント基板にチップを
マウントし、ワイヤボンディングした後、モールドした
タイプが多かった。また、最近では、多ピン化に対応す
るため、ＴＡＢテープを使用した方式のＴＡＢ−ＢＧＡ
も開発されている。
マウントし、ワイヤボンディングした後、モールドした
タイプが多かった。また、最近では、多ピン化に対応す
るため、ＴＡＢテープを使用した方式のＴＡＢ−ＢＧＡ
も開発されている。
【０００６】このように、モールドタイプのＢＧＡ（い
わゆる、Ｐ−ＢＧＡ）は、現在でも、主流の一角をなし
ている。しかし、そのピン数は、たかだか１００〜２０
０ピン程度となっている。これは、チップの接続にワイ
ヤボンディングを用いているためであり、ボンディング
技術の限界によって、３００〜６００ピンといった多ピ
ン化には対応できないという問題があった。
わゆる、Ｐ−ＢＧＡ）は、現在でも、主流の一角をなし
ている。しかし、そのピン数は、たかだか１００〜２０
０ピン程度となっている。これは、チップの接続にワイ
ヤボンディングを用いているためであり、ボンディング
技術の限界によって、３００〜６００ピンといった多ピ
ン化には対応できないという問題があった。
【０００７】これに対し、ＴＡＢまたはフリップチップ
技術の場合、多ピン化にも十分に対応できる。図４は、
二層式のＴＡＢテープを使用してなる、ＴＡＢ−ＢＧＡ
の概略構成を示すものである。
技術の場合、多ピン化にも十分に対応できる。図４は、
二層式のＴＡＢテープを使用してなる、ＴＡＢ−ＢＧＡ
の概略構成を示すものである。
【０００８】このＴＡＢ−ＢＧＡは、半導体チップ１０
１の電極パッドにＴＡＢテープ１０２上の配線パターン
１０３の一端が接続され、他端がベースフィルム（ポリ
イミド（ＰＩ））１０４の裏面側にスルーホール１０５
を介して引き出されている。そして、それぞれの引き出
し位置において、配線パターン１０３と半田ボール１０
６とが個々に接続された構成となっている。
１の電極パッドにＴＡＢテープ１０２上の配線パターン
１０３の一端が接続され、他端がベースフィルム（ポリ
イミド（ＰＩ））１０４の裏面側にスルーホール１０５
を介して引き出されている。そして、それぞれの引き出
し位置において、配線パターン１０３と半田ボール１０
６とが個々に接続された構成となっている。
【０００９】また、半導体チップ１０１の電極パッドと
配線パターン１０３との接続面がポッティング樹脂１０
７によって封止され、さらに、ＴＡＢテープ１０２の表
面側には補強用のスティフナー１０８が接着されてい
る。
配線パターン１０３との接続面がポッティング樹脂１０
７によって封止され、さらに、ＴＡＢテープ１０２の表
面側には補強用のスティフナー１０８が接着されてい
る。
【００１０】このような構成によれば、配線パターン１
０３のファインピッチ化によって、３００〜６００ピン
といった多ピンにも十分に対応できる。しかしながら、
このＴＡＢ−ＢＧＡの場合、ＴＡＢテープ１０２におけ
るベースフィルム１０４の表面の配線パターン１０３
と、裏面の電極部の半田ボール１０６とをスルーホール
メッキにより接続する構成となっている。すなわち、二
層式のＴＡＢテープ１０２を使用してなるＢＧＡにおい
ては、ＴＡＢテープ１０２の製造プロセス上における工
程を著しく複雑なものにするため、非常にコストが高く
なる。
０３のファインピッチ化によって、３００〜６００ピン
といった多ピンにも十分に対応できる。しかしながら、
このＴＡＢ−ＢＧＡの場合、ＴＡＢテープ１０２におけ
るベースフィルム１０４の表面の配線パターン１０３
と、裏面の電極部の半田ボール１０６とをスルーホール
メッキにより接続する構成となっている。すなわち、二
層式のＴＡＢテープ１０２を使用してなるＢＧＡにおい
ては、ＴＡＢテープ１０２の製造プロセス上における工
程を著しく複雑なものにするため、非常にコストが高く
なる。
【００１１】このような問題点を解決するものとして、
一層式のＴＡＢテープを使用してなる、ＴＡＢ−ＢＧＡ
が発案されている。図５は、一層式のＴＡＢテープを使
用してなる、ＴＡＢ−ＢＧＡの概略構成を示すものであ
る。
一層式のＴＡＢテープを使用してなる、ＴＡＢ−ＢＧＡ
が発案されている。図５は、一層式のＴＡＢテープを使
用してなる、ＴＡＢ−ＢＧＡの概略構成を示すものであ
る。
【００１２】このＴＡＢ−ＢＧＡは、半導体チップ２０
１の電極パッドにＴＡＢテープ２０２上の配線パターン
２０３の一端が接続され、他端がベースフィルム２０４
の裏面側において、半田ボール２０６と個々に接続され
た構成となっている。
１の電極パッドにＴＡＢテープ２０２上の配線パターン
２０３の一端が接続され、他端がベースフィルム２０４
の裏面側において、半田ボール２０６と個々に接続され
た構成となっている。
【００１３】また、半導体チップ２０１の電極パッドと
配線パターン２０３との接続面がポッティング樹脂２０
７によって封止され、さらに、ＴＡＢテープ２０２の表
面側には補強用のスティフナー２０８が接着されてい
る。
配線パターン２０３との接続面がポッティング樹脂２０
７によって封止され、さらに、ＴＡＢテープ２０２の表
面側には補強用のスティフナー２０８が接着されてい
る。
【００１４】このような構成によれば、３００〜６００
ピンといった多ピンにも十分に対応でき、しかも、安価
な一層式のＴＡＢテープ２０２の使用により低コスト化
が可能となる。
ピンといった多ピンにも十分に対応でき、しかも、安価
な一層式のＴＡＢテープ２０２の使用により低コスト化
が可能となる。
【００１５】しかしながら、このＴＡＢ−ＢＧＡの場
合、ＴＡＢテープ２０２上の配線パターン２０３がベー
スフィルム２０４の一方面（裏面側）にあるため、ボー
ル取り付け時に配線パターン２０３を保護する目的で、
ソルダーレジスト２０９の塗布または印刷が不可欠とな
っている。
合、ＴＡＢテープ２０２上の配線パターン２０３がベー
スフィルム２０４の一方面（裏面側）にあるため、ボー
ル取り付け時に配線パターン２０３を保護する目的で、
ソルダーレジスト２０９の塗布または印刷が不可欠とな
っている。
【００１６】図６は、上記ＴＡＢ−ＢＧＡにおける、Ｔ
ＡＢテープ２０２上の配線パターン２０３の一例を示す
ものである。この図に示すように、上記ソルダーレジス
ト２０９は、配線パターン２０３を確実に覆い、かつ、
半田ボール２０６が接続されるボールパッド２１０には
かからないようにしなければならない。なお、図中に
は、上記レジスト２０９が設けられる領域を破線２１１
によって示している。
ＡＢテープ２０２上の配線パターン２０３の一例を示す
ものである。この図に示すように、上記ソルダーレジス
ト２０９は、配線パターン２０３を確実に覆い、かつ、
半田ボール２０６が接続されるボールパッド２１０には
かからないようにしなければならない。なお、図中に
は、上記レジスト２０９が設けられる領域を破線２１１
によって示している。
【００１７】このようなソルダーレジスト２０９の印刷
の精度を考えると、たとえばボールパッド２１０のピッ
チを１．２７ｍｍ、パッド２１０の径を０．７ｍｍと
し、パッド２１０間に５本の配線パターン２０３を通そ
うとするとき、その精度は±６０μｍとなる。
の精度を考えると、たとえばボールパッド２１０のピッ
チを１．２７ｍｍ、パッド２１０の径を０．７ｍｍと
し、パッド２１０間に５本の配線パターン２０３を通そ
うとするとき、その精度は±６０μｍとなる。
【００１８】これは、現状のレジスト印刷技術では決し
て不可能ではないが、高等なプロセス技術が必要となる
ため、高価なものとなり、当初の低コストという目的を
果たすことができなくなる。
て不可能ではないが、高等なプロセス技術が必要となる
ため、高価なものとなり、当初の低コストという目的を
果たすことができなくなる。
【００１９】また、このような高等なプロセス技術を用
いたとしても、パッド２１０間に５本以上の配線パター
ン２０３を通すことは不可能であり、したがって、ファ
インピッチ化，多ピン化には限界がある。
いたとしても、パッド２１０間に５本以上の配線パター
ン２０３を通すことは不可能であり、したがって、ファ
インピッチ化，多ピン化には限界がある。
【００２０】
【発明が解決しようとする課題】上記したように、従来
においては、二層式のＴＡＢテープよりも安価な一層式
のＴＡＢテープを使用したとしても、高い精度でのレジ
スト形成の必要性から、多ピン対応のＢＧＡを低コスト
で実現するのは困難な状況となっていた。
においては、二層式のＴＡＢテープよりも安価な一層式
のＴＡＢテープを使用したとしても、高い精度でのレジ
スト形成の必要性から、多ピン対応のＢＧＡを低コスト
で実現するのは困難な状況となっていた。
【００２１】そこで、この発明は、工程数の増加を招く
ことなく、多ピン化に容易に対応でき、しかも、より低
コスト化を図ることが可能な表面実装型半導体装置の製
造方法を提供することを目的としている。
ことなく、多ピン化に容易に対応でき、しかも、より低
コスト化を図ることが可能な表面実装型半導体装置の製
造方法を提供することを目的としている。
【００２２】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明にあっては、パッケージの片面に配置さ
れた半田ボールによって基板上に実装される表面実装型
半導体装置の製造方法において、一方面に接着剤が塗布
された絶縁材を打ち抜き、半導体素子を搭載するための
開口部を形成すると同時に、前記半田ボールの取り付け
位置に貫通孔を形成する工程と、前記接着剤により前記
絶縁材上に金属箔を貼り付ける工程と、前記金属箔をエ
ッチングして、一端が前記開口部内に延在され、他端が
前記貫通孔に対応する配線パターンを形成する工程と、
前記開口部内に延在する前記配線パターンの一端を、前
記半導体素子の電極と接続する工程と、前記絶縁材の他
方面に前記半田ボールを取り付け、その半田ボールと前
記配線パターンの他端とを前記貫通孔を介して接続する
工程とからなっている。
めに、この発明にあっては、パッケージの片面に配置さ
れた半田ボールによって基板上に実装される表面実装型
半導体装置の製造方法において、一方面に接着剤が塗布
された絶縁材を打ち抜き、半導体素子を搭載するための
開口部を形成すると同時に、前記半田ボールの取り付け
位置に貫通孔を形成する工程と、前記接着剤により前記
絶縁材上に金属箔を貼り付ける工程と、前記金属箔をエ
ッチングして、一端が前記開口部内に延在され、他端が
前記貫通孔に対応する配線パターンを形成する工程と、
前記開口部内に延在する前記配線パターンの一端を、前
記半導体素子の電極と接続する工程と、前記絶縁材の他
方面に前記半田ボールを取り付け、その半田ボールと前
記配線パターンの他端とを前記貫通孔を介して接続する
工程とからなっている。
【００２３】この発明は、上記した手段により、たとえ
ばベースフィルムの、半導体チップの搭載位置に設けら
れるデバイスホールの形成と同時に、半田ボールの取り
付け位置にパッドホールを形成し、このパッドホールを
介して、上記ベースフィルムの一方面に設けられた配線
パターンと、他方面に設けられた半田ボールとを電気的
に接続するようにしている。したがって、従来のＴＡＢ
テープの製造プロセスにおいて、デバイスホールの形成
の工程で同時にパッドホールの形成を行うようにするの
みで、特別な工程の追加を必要とすることなしに、容易
に実現できる。しかも、ベースフィルムの一方面に配線
パターンを、他方面に半田ボールをそれぞれ設けるよう
にしている。このため、半田ボールの取り付け時に配線
パターンのソルダーレジストによる保護を必ずしも必要
としなくなるものである。
ばベースフィルムの、半導体チップの搭載位置に設けら
れるデバイスホールの形成と同時に、半田ボールの取り
付け位置にパッドホールを形成し、このパッドホールを
介して、上記ベースフィルムの一方面に設けられた配線
パターンと、他方面に設けられた半田ボールとを電気的
に接続するようにしている。したがって、従来のＴＡＢ
テープの製造プロセスにおいて、デバイスホールの形成
の工程で同時にパッドホールの形成を行うようにするの
みで、特別な工程の追加を必要とすることなしに、容易
に実現できる。しかも、ベースフィルムの一方面に配線
パターンを、他方面に半田ボールをそれぞれ設けるよう
にしている。このため、半田ボールの取り付け時に配線
パターンのソルダーレジストによる保護を必ずしも必要
としなくなるものである。
【００２４】
【発明の実施の形態】以下、この発明の実施の一形態に
ついて図面を参照して説明する。図１は、本発明の実施
の一形態にかかる、一層式のＴＡＢテープを使用してな
る、ＴＡＢ−ＢＧＡ（ＴＡＢテープ接続方式を採用して
なるＢＧＡ）の概略構成を示すものである。
ついて図面を参照して説明する。図１は、本発明の実施
の一形態にかかる、一層式のＴＡＢテープを使用してな
る、ＴＡＢ−ＢＧＡ（ＴＡＢテープ接続方式を採用して
なるＢＧＡ）の概略構成を示すものである。
【００２５】すなわち、半導体チップ（半導体素子）１
１は、ＴＡＢテープ１２のデバイスホール（開口部）１
３上に搭載されている。ＴＡＢテープ１２は、ポリイミ
ド（ＰＩ）などからなるベースフィルム（絶縁材）１４
と、その一方面、たとえば上面に、接着剤１５によって
銅箔を貼り付けてなる配線パターン１６とからなってい
る。
１は、ＴＡＢテープ１２のデバイスホール（開口部）１
３上に搭載されている。ＴＡＢテープ１２は、ポリイミ
ド（ＰＩ）などからなるベースフィルム（絶縁材）１４
と、その一方面、たとえば上面に、接着剤１５によって
銅箔を貼り付けてなる配線パターン１６とからなってい
る。
【００２６】ベースフィルム１４には、上記半導体チッ
プ１１の搭載位置に対応して上記デバイスホール１３が
設けられてなるとともに、半田ボール取り付け位置にそ
れぞれ対応してパッドホール（貫通孔）１７が設けられ
ている。
プ１１の搭載位置に対応して上記デバイスホール１３が
設けられてなるとともに、半田ボール取り付け位置にそ
れぞれ対応してパッドホール（貫通孔）１７が設けられ
ている。
【００２７】配線パターン１６の一端は、それぞれ上記
デバイスホール１３内に延在されて、上記半導体チップ
１１の各電極パッドと接続されている。配線パターン１
６の他端は、それぞれ上記パッドホール１７を塞ぐかた
ちで設けられて、上記ベースフィルム１４の多方面、た
とえば下面に取り付けられた半田ボール１８と個々に接
続されている。
デバイスホール１３内に延在されて、上記半導体チップ
１１の各電極パッドと接続されている。配線パターン１
６の他端は、それぞれ上記パッドホール１７を塞ぐかた
ちで設けられて、上記ベースフィルム１４の多方面、た
とえば下面に取り付けられた半田ボール１８と個々に接
続されている。
【００２８】また、半導体チップ１１上の、上記電極パ
ッドと配線パターン１６との接続面はポッティング樹脂
１９によって封止されている。さらに、ＴＡＢテープ１
２の表面の上記配線パターン１６上には、スティフナー
（補強板）２０が接着剤層２１によって接着されてい
る。
ッドと配線パターン１６との接続面はポッティング樹脂
１９によって封止されている。さらに、ＴＡＢテープ１
２の表面の上記配線パターン１６上には、スティフナー
（補強板）２０が接着剤層２１によって接着されてい
る。
【００２９】このような構造のＴＡＢ−ＢＧＡによれ
ば、配線パターン１６がベースフィルム１４の上面に位
置するため、半田ボール１８の取り付け時に配線パター
ン１６をソルダーレジストによって保護する必要がな
い。この結果、ソルダーレジストの形成のための制約を
受けないので、ローコストで、しかも、ＴＡＢのエッチ
ング技術の限界までファイン化が可能となる。
ば、配線パターン１６がベースフィルム１４の上面に位
置するため、半田ボール１８の取り付け時に配線パター
ン１６をソルダーレジストによって保護する必要がな
い。この結果、ソルダーレジストの形成のための制約を
受けないので、ローコストで、しかも、ＴＡＢのエッチ
ング技術の限界までファイン化が可能となる。
【００３０】また、上記スティフナー２０は、配線パタ
ーン１６に対して約１０〜２０μｍの厚さの接着剤層２
１を介して極めて近接して設けられている。このため、
スティフナー２０をＧＮＤに接続することで、電気的特
性の向上も期待できる。
ーン１６に対して約１０〜２０μｍの厚さの接着剤層２
１を介して極めて近接して設けられている。このため、
スティフナー２０をＧＮＤに接続することで、電気的特
性の向上も期待できる。
【００３１】なお、図１においては、便宜上、半田ボー
ル１８の取り付けの際に、半田ボール１８より溶融され
てパッドホール１７内に溶け込む半田の量が、半田ボー
ル１８の大きさに比べて多くなっている。しかしなが
ら、実際には、パッドホール１７内に溶け込む半田の
量、つまり、接続に必要な半田の量はさほど多くなく、
半田ボール１８はそのボール形状を十分に保つことが可
能となっている。
ル１８の取り付けの際に、半田ボール１８より溶融され
てパッドホール１７内に溶け込む半田の量が、半田ボー
ル１８の大きさに比べて多くなっている。しかしなが
ら、実際には、パッドホール１７内に溶け込む半田の
量、つまり、接続に必要な半田の量はさほど多くなく、
半田ボール１８はそのボール形状を十分に保つことが可
能となっている。
【００３２】図２は、上記したＴＡＢ−ＢＧＡにおけ
る、半田ボール１８の取り付け位置を拡大して示すもの
である。たとえば、半田ボール１８の径を７００μｍと
する場合、一般的に用いられるベースフィルム１４およ
び接着剤１５の厚さはたかだか１００μｍ前後であるた
め、パッドホール１７の径を５００μｍ程度とすること
により、溶融前に、半田ボール１８の球面をあらかじめ
配線パターン１６に当接できる。したがって、この状態
で溶融すれば、半田量を大幅に損なうことなく、ボール
形状を保ったままで半田ボール１８を確実に配線パター
ン１６と接続できる。
る、半田ボール１８の取り付け位置を拡大して示すもの
である。たとえば、半田ボール１８の径を７００μｍと
する場合、一般的に用いられるベースフィルム１４およ
び接着剤１５の厚さはたかだか１００μｍ前後であるた
め、パッドホール１７の径を５００μｍ程度とすること
により、溶融前に、半田ボール１８の球面をあらかじめ
配線パターン１６に当接できる。したがって、この状態
で溶融すれば、半田量を大幅に損なうことなく、ボール
形状を保ったままで半田ボール１８を確実に配線パター
ン１６と接続できる。
【００３３】次に、上記した、一層式のＴＡＢテープを
使用してなる、ＴＡＢ−ＢＧＡの製造方法について説明
する。図３は、ＴＡＢ−ＢＧＡの製造プロセスを概略的
に示すものである。ここでは、ＴＡＢテープ製造工程と
ＢＧＡアッセンブリ工程とに大別される。
使用してなる、ＴＡＢ−ＢＧＡの製造方法について説明
する。図３は、ＴＡＢ−ＢＧＡの製造プロセスを概略的
に示すものである。ここでは、ＴＡＢテープ製造工程と
ＢＧＡアッセンブリ工程とに大別される。
【００３４】ＴＡＢテープ製造工程においては、まず、
あらかじめ接着剤１５の塗布されたベースフィルム１４
を受け入れて（同図（ａ））、デバイスホール１３およ
びパッドホール１７を打ち抜きにより同時に形成する
（同図（ｂ））。
あらかじめ接着剤１５の塗布されたベースフィルム１４
を受け入れて（同図（ａ））、デバイスホール１３およ
びパッドホール１７を打ち抜きにより同時に形成する
（同図（ｂ））。
【００３５】次に、上記接着剤１５を介して、上記ベー
スフィルム１４上に銅箔１６´を貼り付け（同図
（ｃ））、それをエッチングによりパターニングして配
線パターン１６を形成する（同図（ｄ））。
スフィルム１４上に銅箔１６´を貼り付け（同図
（ｃ））、それをエッチングによりパターニングして配
線パターン１６を形成する（同図（ｄ））。
【００３６】そして、配線パターン１６の少なくとも他
の部品（たとえば、半導体チップ１１）との接続部位に
対してメッキ処理を施すことにより、上記した一層式の
ＴＡＢテープ１２を製造する（同図（ｅ））。
の部品（たとえば、半導体チップ１１）との接続部位に
対してメッキ処理を施すことにより、上記した一層式の
ＴＡＢテープ１２を製造する（同図（ｅ））。
【００３７】この後、ＢＧＡアッセンブリ工程において
は、半導体チップ１１がＴＡＢテープ１２のデバイスホ
ール１３に対応されて、その各電極パッドと上記配線パ
ターン１６の一端とをそれぞれ接続する（同図
（ｆ））。
は、半導体チップ１１がＴＡＢテープ１２のデバイスホ
ール１３に対応されて、その各電極パッドと上記配線パ
ターン１６の一端とをそれぞれ接続する（同図
（ｆ））。
【００３８】そして、その接続部を含む半導体チップ１
１の上面をポッティング樹脂１９により封止する（同図
（ｇ））。また、ＴＡＢテープ１２の表面の上記配線パ
ターン１６上に、接着剤層２１を介して、スティフナー
２０を接着する（同図（ｈ））。
１の上面をポッティング樹脂１９により封止する（同図
（ｇ））。また、ＴＡＢテープ１２の表面の上記配線パ
ターン１６上に、接着剤層２１を介して、スティフナー
２０を接着する（同図（ｈ））。
【００３９】さらに、上記ＴＡＢテープ１２の、ベース
フィルム１４に形成された各パッドホール１７上に半田
ボール１８を配置し、リフロー処理によって加熱、溶融
して、半田ボール１８と配線パターン１６とをパッドホ
ール１７を介して個々に接続する（同図（ｉ））。
フィルム１４に形成された各パッドホール１７上に半田
ボール１８を配置し、リフロー処理によって加熱、溶融
して、半田ボール１８と配線パターン１６とをパッドホ
ール１７を介して個々に接続する（同図（ｉ））。
【００４０】しかる後、テスト、マーキング、およびパ
ッキングなどの各工程を経て、上記図１に示した、ＴＡ
Ｂ−ＢＧＡが完成される。このような方法によれば、デ
バイスホール１３の形成工程において、パッドホール１
７の形成を同時に行うようにしているため、特別な工程
の追加を必要とすることなしに、容易に実現できる。し
かも、エッチングにより形成する場合よりも、工程の大
幅な簡素化が可能である。
ッキングなどの各工程を経て、上記図１に示した、ＴＡ
Ｂ−ＢＧＡが完成される。このような方法によれば、デ
バイスホール１３の形成工程において、パッドホール１
７の形成を同時に行うようにしているため、特別な工程
の追加を必要とすることなしに、容易に実現できる。し
かも、エッチングにより形成する場合よりも、工程の大
幅な簡素化が可能である。
【００４１】上記したように、ベースフィルムの、半導
体チップの搭載位置に設けられるデバイスホールの形成
と同時に、半田ボールの取り付け位置にパッドホールを
形成し、このパッドホールを介して、上記ベースフィル
ムの一方面に設けられた配線パターンと、他方面に設け
られた半田ボールとを電気的に接続するようにしてい
る。
体チップの搭載位置に設けられるデバイスホールの形成
と同時に、半田ボールの取り付け位置にパッドホールを
形成し、このパッドホールを介して、上記ベースフィル
ムの一方面に設けられた配線パターンと、他方面に設け
られた半田ボールとを電気的に接続するようにしてい
る。
【００４２】したがって、従来のＴＡＢテープの製造プ
ロセスにおいて、デバイスホールの形成の工程で同時に
パッドホールの形成を行うようにするのみで、特別な工
程の追加を必要とすることなしに、容易に実現できるも
のである。
ロセスにおいて、デバイスホールの形成の工程で同時に
パッドホールの形成を行うようにするのみで、特別な工
程の追加を必要とすることなしに、容易に実現できるも
のである。
【００４３】しかも、一層式のＴＡＢテープの、ベース
フィルムの上面に配線パターンを、下面に半田ボールを
それぞれ設けるようにしている。このため、半田ボール
の取り付け時に配線パターンのソルダーレジストによる
保護を必ずしも必要としなくなる。
フィルムの上面に配線パターンを、下面に半田ボールを
それぞれ設けるようにしている。このため、半田ボール
の取り付け時に配線パターンのソルダーレジストによる
保護を必ずしも必要としなくなる。
【００４４】この結果、安価な一層式のＴＡＢテープの
使用が可能となるとともに、ソルダーレジストの形成の
ための制約を受けないので、よりローコストで、ＴＡＢ
のエッチング技術の限界までファイン化が可能となるも
のである。
使用が可能となるとともに、ソルダーレジストの形成の
ための制約を受けないので、よりローコストで、ＴＡＢ
のエッチング技術の限界までファイン化が可能となるも
のである。
【００４５】また、スティフナーを配線パターンに対し
て極めて近接して設けるようにしているため、これをＧ
ＮＤに接続することで、電気的特性の向上も期待できる
ものである。その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
て極めて近接して設けるようにしているため、これをＧ
ＮＤに接続することで、電気的特性の向上も期待できる
ものである。その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
【００４６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、工程数の増加を招くことなく、多ピン化に容易に対
応でき、しかも、より低コスト化を図ることが可能な表
面実装型半導体装置の製造方法を提供できる。
ば、工程数の増加を招くことなく、多ピン化に容易に対
応でき、しかも、より低コスト化を図ることが可能な表
面実装型半導体装置の製造方法を提供できる。
【図１】この発明の実施の一形態にかかる、ＴＡＢテー
プ接続方式を採用してなるＢＧＡ（ＴＡＢ−ＢＧＡ）の
概略構成を示す断面図。
プ接続方式を採用してなるＢＧＡ（ＴＡＢ−ＢＧＡ）の
概略構成を示す断面図。
【図２】同じく、ＴＡＢ−ＢＧＡの要部の構成を示す拡
大図。
大図。
【図３】同じく、ＴＡＢ−ＢＧＡの製造プロセスを説明
するために示す概略断面図。
するために示す概略断面図。
【図４】従来技術とその問題点を説明するために示す、
二層式のＴＡＢテープを使用してなるＴＡＢ−ＢＧＡの
概略構成図。
二層式のＴＡＢテープを使用してなるＴＡＢ−ＢＧＡの
概略構成図。
【図５】同じく、一層式のＴＡＢテープを使用してなる
ＴＡＢ−ＢＧＡの概略構成図。
ＴＡＢ−ＢＧＡの概略構成図。
【図６】同じく、一層式のＴＡＢテープ上におけるソル
ダレジスト領域の形成例を示す要部の拡大図。
ダレジスト領域の形成例を示す要部の拡大図。
１１…半導体チップ（半導体素子）、１２…ＴＡＢテー
プ、１３…デバイスホール（開口部）、１４…ベースフ
ィルム（絶縁材）、１５…接着剤、１６…配線パター
ン、１７…パッドホール（貫通孔）、１８…半田ボー
ル、１９…ポッティング樹脂、２０…スティフナー（補
強板）、２１…接着剤層。
プ、１３…デバイスホール（開口部）、１４…ベースフ
ィルム（絶縁材）、１５…接着剤、１６…配線パター
ン、１７…パッドホール（貫通孔）、１８…半田ボー
ル、１９…ポッティング樹脂、２０…スティフナー（補
強板）、２１…接着剤層。
Claims (4)
- 【請求項１】 パッケージの片面に配置された半田ボー
ルによって基板上に実装される表面実装型半導体装置の
製造方法において、 一方面に接着剤が塗布された絶縁材を打ち抜き、半導体
素子を搭載するための開口部を形成すると同時に、前記
半田ボールの取り付け位置に貫通孔を形成する工程と、 前記接着剤により前記絶縁材上に金属箔を貼り付ける工
程と、 前記金属箔をエッチングして、一端が前記開口部内に延
在され、他端が前記貫通孔に対応する配線パターンを形
成する工程と、 前記開口部内に延在する前記配線パターンの一端を、前
記半導体素子の電極と接続する工程と、 前記絶縁材の他方面に前記半田ボールを取り付け、その
半田ボールと前記配線パターンの他端とを前記貫通孔を
介して接続する工程とからなることを特徴とする表面実
装型半導体装置の製造方法。 - 【請求項２】 前記絶縁材と前記配線パターンとによっ
てＴＡＢテープが形成されてなることを特徴とする請求
項１に記載の表面実装型半導体装置の製造方法。 - 【請求項３】 前記絶縁材の、前記配線パターン上に補
強板を接着する工程をさらに含むことを特徴とする請求
項１に記載の表面実装型半導体装置の製造方法。 - 【請求項４】 前記補強板がＧＮＤに接続されてなるこ
とを特徴とする請求項３に記載の表面実装型半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185497A JPH0936275A (ja) | 1995-07-21 | 1995-07-21 | 表面実装型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185497A JPH0936275A (ja) | 1995-07-21 | 1995-07-21 | 表面実装型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936275A true JPH0936275A (ja) | 1997-02-07 |
Family
ID=16171808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185497A Pending JPH0936275A (ja) | 1995-07-21 | 1995-07-21 | 表面実装型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936275A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998036450A1 (fr) * | 1997-02-13 | 1998-08-20 | Seiko Epson Corporation | Dispositif a semiconducteur, son procede de production et de montage, et plaquette de circuit pourvue de ce dispositif a semiconducteur |
| KR100294012B1 (ko) * | 1997-05-30 | 2001-07-12 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 집적회로장치 |
| KR100302594B1 (ko) * | 1998-10-14 | 2001-09-22 | 김영환 | 반도체패키지용부재,반도체패키지및그제조방법 |
| KR100319400B1 (ko) * | 1998-12-30 | 2002-05-13 | 마이클 디. 오브라이언 | 반도체패키지및그제조방법 |
| US6517662B2 (en) | 1997-04-22 | 2003-02-11 | International Business Machines Corporation | Process for making semiconductor chip assembly |
| US6734535B1 (en) | 1999-05-14 | 2004-05-11 | Seiko Epson Corporation | Semiconductor device, method of manufacture thereof, circuit board, and electronic instrument |
-
1995
- 1995-07-21 JP JP7185497A patent/JPH0936275A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998036450A1 (fr) * | 1997-02-13 | 1998-08-20 | Seiko Epson Corporation | Dispositif a semiconducteur, son procede de production et de montage, et plaquette de circuit pourvue de ce dispositif a semiconducteur |
| US6517662B2 (en) | 1997-04-22 | 2003-02-11 | International Business Machines Corporation | Process for making semiconductor chip assembly |
| KR100294012B1 (ko) * | 1997-05-30 | 2001-07-12 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 집적회로장치 |
| KR100302594B1 (ko) * | 1998-10-14 | 2001-09-22 | 김영환 | 반도체패키지용부재,반도체패키지및그제조방법 |
| KR100319400B1 (ko) * | 1998-12-30 | 2002-05-13 | 마이클 디. 오브라이언 | 반도체패키지및그제조방법 |
| US6734535B1 (en) | 1999-05-14 | 2004-05-11 | Seiko Epson Corporation | Semiconductor device, method of manufacture thereof, circuit board, and electronic instrument |
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