KR100282003B1 - 칩 스케일 패키지 - Google Patents

칩 스케일 패키지

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KR100282003B1
KR100282003B1 KR1019970052814A KR19970052814A KR100282003B1 KR 100282003 B1 KR100282003 B1 KR 100282003B1 KR 1019970052814 A KR1019970052814 A KR 1019970052814A KR 19970052814 A KR19970052814 A KR 19970052814A KR 100282003 B1 KR100282003 B1 KR 100282003B1
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Abstract

칩 스케일 패키지에 있어서 빔리드 자체가 완충작용을 하도록 빔리드 형상을 변형하므로서 빔리드 공정시에 빔리드에 전달되는 압력을 여러 방향으로 분산할 수 있다. 이에 따라 캐필러리에 의한 빔리드 공정에서 전단부에 크랙이 발생하거나 테이프가 변형되는 것을 방지할 수 있다.
또한 후단부의 폭을 전단부에 대해 좁게 설정하므로서 빔리드를 캐필러리로 압착할 때, 후단부의 절단을 용이하게 할 수 있다.

Description

칩 스케일 패키지{CHIP SCALE PACKAGE}
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 반도체 칩상의 칩 패드와 전기적으로 연결되는 빔리드(beam lead)의 형상을 변형시켜 빔리드를 칩 패드와 접합시킬 때 빔리드의 전단부에 크랙이 형성되거나 테이프가 변형되는 것을 방지하는 칩 스케일 패키지(Chip Scale Package)에 관한 것이다.
일반적으로, 반도체 칩 패키지는 리드 프레임의 다이 패드 상부면에 본딩패드가 구비된 반도체 칩을 접착제를 사용하여 부착하고, 리드 프레임의 인너 리드와 반도체 칩의 본딩패드를 도전성의 와이어를 이용하여 전기적으로 접속 연결한 후 상기 반도체 칩과 리드 프레임의 인너 리드를 포함하는 일정부위를 성형 수지로 몰딩하여 통상적인 트리밍/포밍공정과 플래팅공정을 거쳐 제작된다.
이와 같이 제작된 반도체 칩 패키지를 인쇄회로기판상에 실장하기 위해서 아웃 리드를 걸윙(Gull Wing) 또는 제이 벤드(J bend) 타입으로 형상화하는 포밍 공정을 진행해야 하는 공정상의 문제점이 있었다.
또한, 반도체 칩의 크기보다 반도체 칩의 외곽에 위치하는 패키지의 크기 및 실장시 이용되는 실장부의 크기가 더 크고, 아웃 리드들이 성형 수지 외부로 돌출되어 있기 때문에 반도체 칩 패키지의 고집적화 및 박형화가 어려우며, 반도체 칩 패키지를 인쇄회로기판에 실장하는 경우 아웃 리드의 변형이 초래되는 문제점이 있었다.
이에 따라, 반도체 제조회사들과 완성품 제조회사는 BGA와 같은 표면실장형 반도체칩 패키지를 순차적으로 개발하여 왔고, 최근에는 반도체칩의 크기에 근접하는 칩 스케일 패키지(Chip Scale Package: 이하 'CSP'라고 칭함)라는 새로운 형태의 패키지를 개발하였다.
이하에서 일반적인 CSP 구조에 대해 개략적으로 설명한다.
도 1은 일반적인 에지 본딩패드 CSP 구조를 나타낸 평면도이고, 도 2는 도 1의 2 - 2′를 따라 절단한 단면도이다.
도시된 바와 같이, CSP는 에지 본딩패드들(3)을 갖는 반도체 칩(1)과 CSP용 테이프(10)가 탄성중합체(elastomer)인 절연 접착제(2)에 의해 접착되어 있고, 테이프(10)의 슬롯들(8)에 노출된 빔리드들(4)이 에지 본딩패드들(3)에 전기적으로 연결되어 있다. 여기서, 테이프(10)는 베이스 필름(6)과 베이스 필름(6)상에 형성된 구리박막의 도체패턴들(7)과 도체패턴(7)에서 연장되어 외부로 노출된 빔리드들(4)로 구성된다. 도체패턴(7)상에는 솔더링을 용이하게 하기 위해 Au/Ni이 도금되어 있다. 솔더볼들(9)은 베이스 필름(6)의 솔더볼용 개방부들을 통하여 도체패턴(7) 단부에 형성된 솔더볼용 패드(5)에 접합되어 있다.
상기에서 그리고 이후에 사용되는 빔리드(beam lead)는 도체패턴의 일부로서 베이스 필름의 슬롯내에 형성되어 절연 접착제에 부착되지 않고 노출되는 부분을 특히 지시하기 위해 다른 용어로 사용된다.
미설명부호 12는 패키지의 윤곽선이다.
이와 같이 구성된 CSP의 제조방법을 간단히 살펴보면, 먼저, 다이본딩 공정에서 CSP용 테이프(10)를 반도체 칩(1)의 상측으로 이동시켜 테이프(10)의 하부면 중앙부와 반도체 칩(1)의 상부면 중앙부의 위치를 정합시킨 상태에서 이들을 접착제(2)를 개재하여 접착시킨다. 이때, 반도체 칩(1)의 에지 본딩패드들(3)이 테이프(10)의 슬롯(8) 내에 위치한다.
이후, 빔리드본딩 공정에서는 다이본딩이 완료된 테이프(10)를 캐필러리(capillary; 미도시)의 하측으로 이동시켜 테이프(10)의 빔리드들(4)중 하나와 캐필러리의 위치를 정합시킨다. 그리고 나서, 상기 캐필러리를 낙하시키는 과정을 반복하면서 빔리드들(4)을 반도체 칩(1)의 에지 본딩패드들(3)에 대응하여 열압착하여 전기적으로 연결한다.
계속하여, 밀봉공정에서는 빔리드본딩이 완료된 테이프(10)를 밀봉부(도시 안됨)의 하측으로 이동시켜 밀봉부로부터 일정량의 탄성중합체(elastomer)의 봉지수지를 테이프(10)의 주위에 떨어지게 한다. 이는 빔리드들(4)을 보호하고 CSP의 전체 형상을 확보하기 위함이다.
이어서, 솔더볼 안착공정에서는 솔더볼들(9)을 베이스 필름(6)의 개방부들에 각각 노출된 솔더볼 금속패드(5)에 대응하여 안착, 접합시킨다.
마지막으로 테이프(10)를 일정 크기로 각각 절단하여 CSP들을 개별화시킨다.
이와 같은 CSP에 있어서 테이프의 슬롯에 형성되어 반도체 칩의 에지 본딩패드에 전기적으로 연결되는 빔리드에 대해 구체적으로 설명한다.
도 3은 도 1의 A부분을 확대한 상세도로써, 도시된 바와 같이 빔리드(4)는 슬롯(11)의 폭방향에 걸쳐 일정한 폭을 갖는다. 이를 보다 구체적으로 설명하면, 먼저 설명의 편의를 위하여 빔리드(4)를 슬롯(11)의 폭방향에 대해 세 부분, 즉 테이프(10)로부터 노출되는 전단부(4a)와 슬롯(11) 영역내에 연장된 접합부(4b)와 접합부(4b)에서 다시 테이프로 연결되는 후단부(4c)로 나눌 수 있는 바, 전단부(4a)와 접합부(4b) 및 후단부(4c)는 각각 동일한 폭을 갖는다.
한편, 상기한 바와 같이 빔리드본딩 공정을 진행하게 되면, 빔리드(4)의 상부로부터 캐필러리가 하강하여 빔리드(4)를 반도체 칩(1)의 본딩패드(3)에 열압착하여 접합하는데, 이때 빔리드(4)는 전단부(4a)에서 적절히 구부러지고 후단부(4c)에서 절단되어 접합부(4b)가 본딩패드(3)에 접합된다. 즉, 테이프(10)는 절연접착제(2)를 개재하여 반도체 칩(1)상에 부착되며 절연접착제(2)는 소정의 두께를 갖기 때문에 빔리드(4)를 본딩패드(3)에 접합할 때 빔리드(4)는 캐필러리로부터의 압력에 의해 강제적으로 하향으로 구부러진다.
그러나 이와 같은 종래의 구조에 있어서는 빔리드의 폭이 전체에 걸쳐 동일하기 때문에 캐필러리로부터의 압력이 전체적으로 균일하게 전달된다. 따라서 이 압력이 전단부(4a)에 전달되어 크랙이 발생하거나 심한 경우 빔리드의 후단부(4c)뿐 아니라 전단부(4a)가 절단되기도 한다. 이 정도는 아니라 하더라도 전단부에 전달된 압력에 의해 테이프의 에지부가 변형되기도 한다.
따라서 본 발명은 이러한 문제점들을 해결하기 위한 것으로, 테이프의 슬롯내에 위치하는 빔리드에 캐필러리로부터 압력이 가해지는 경우 빔리드 자체가 완충 역할을 함으로서 빔리드의 전단부가 절단되거나 크랙이 발생하거나 또는 테이프의 에지부가 변형되는 것을 방지하는 칩 스케일 패키지를 제공하는데 목적이 있다.
도 1은 일반적인 에지 본딩패드 CSP 구조를 나타낸 평면도이고,
도 2는 도 1의 2 - 2′를 따라 절단한 단면도이고,
도 3은 도 1의 A부분을 확대한 상세도이고,
도 4는 본 발명의 일실시예에 따른 빔리드의 형상을 나타내는 평면도이다.
본 발명의 제 1 측면에 따르면, 표면 에지부에 복수개의 본딩패드들이 형성된 반도체 칩과, 본딩패드가 노출되도록 반도체 칩상에 절연 접착제를 개재하여 접착되고, 외부에 빔리드로 연장되는 도전패턴이 내부에 형성된 테이프와, 테이프의 도전패턴에 전기적으로 연결되는 솔더볼들을 포함하는 칩 스케일 패키지에 있어서, 빔리드는 제 1 방향으로 형성된 전단부와, 제 1 방향에 대해 소정각도로 절곡된 제 2 방향으로 전단부에서 연장된 제 1 연결부와, 제 1 방향으로 제 1 연결부에서 연장된 접합부와, 제 2 방향으로 접합부에서 연장된 제 2 연결부와, 제 1 방향으로 제 2 연결부에 연장된 후단부로 이루어지고, 접합부는 본딩패드에 전기적으로 연결된다.
바람직하게, 제 1 방향과 제 2 방향이 이루는 각도는 45도이다.
또한 접합부의 폭은 본딩패드의 폭의 40%∼70%의 크기를 갖는다.
바람직하게, 전단부의 폭은 후단부의 폭의 2배이고, 접합부의 폭의 1.2배이다. 후단부의 폭은 5∼20㎛인 것이 바람직하다.
또한 절연 접착제는 엘라스토머일 수 있으며, 절연 접착제의 두께는 100㎛ 이하인 것이 바람직하다.
도전패턴은 구리박막이 베이스 필름상에 라미네이트되고 패터닝되어 형성되며, 바람직하게 금이나 주석 또는 이들의 합금으로 도금된다.
본 발명의 제 2 측면에 따르면, 4면의 에지에 소정 폭으로 슬롯이 형성된 베이스 필름과, 베이스 필름상에 증착되어 소정형상으로 패터닝되고 슬롯내에서 빔리드로 노출되는 도전패턴과, 도전패턴의 내측 단부에 형성된 솔더볼용 도전패드를 포함하며, 빔리드는 제 1 방향으로 형성된 전단부와, 제 1 방향에 대해 소정각도로 절곡된 제 2 방향으로 전단부에서 연장된 제 1 연결부와, 제 1 방향으로 제 1 연결부에서 연장된 접합부와, 제 2 방향으로 접합부에서 연장된 제 2 연결부와, 제 1 방향으로 제 2 연결부에 연장된 후단부로 이루어지는 칩 스케일 패키지용 테이프가 개시된다.
이때 바람직하게 슬롯의 폭은 0.3㎜이다.
이하 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
본 발명은 종래기술에 대해 빔리드의 형상에 특징을 갖고 있어 상기한 종래의 구성부분과 동일한 부분에 대해서는 설명을 생략한다.
도 4는 본 발명의 일실시예에 따른 빔리드의 형상을 나타내는 평면도이다.
도시된 바와 같이, 베이스 필름(10)상에 형성된 도체패턴(7)에서 슬롯(8)내로 연장된 빔리드(14)는 제 1 방향으로 형성된 전단부(14a)와, 제 1 방향에 대해 소정각도로 절곡된 제 2 방향으로 전단부(14a)에서 연장된 제 1 연결부(14d)와, 제 1 방향으로 제 1 연결부(14d)에서 연장된 접합부(14b)와, 제 2 방향으로 접합부(14b)에서 연장된 제 2 연결부(14d')와, 제 1 방향으로 제 2 연결부(14d')에 연장된 후단부(14c)로 이루어진다.
슬롯(8)은 베이스 필름(10)의 네방향 에지부에 반도체 칩(1)의 본딩패드(3)와 평행하게 형성되며, 폭의 크기는 대략 0.3㎜이다.
제 1 방향과 제 2 방향이 이루는 각도는 바람직하게 45도이지만, 각 부분의 폭과 길이 등의 변수를 고려하여 적절하게 선택될 수 있다.
전단부(14a)의 폭은 후단부(14c)의 폭의 2배이고, 접합부(14b)의 폭의 1.2배로 설정하는 것이 바람직하다. 이와 같이 함으로서 캐필러리에 의해 접합부에 가해진 압력에 의해 후단부(14c)가 용이하게 절단될 수 있다. 또한, 후단부(14c)의 폭은 바람직하게 5∼20㎛로서, 이 범위내에서는 본딩패드와의 접합시 절단이 용이하게 이루어질 수 있다.
한편, 이 실시예에서는 전단부(14a)와 접합부(14b) 및 후단부(14c)는 각각의 폭을 각 부분의 길이방향으로 동일하게 유지하고 제 1 및 제 2 연결부(14d, 14d')에서 점차 폭이 감소하도록 하였으나, 이와 반대로 전단부(14a)와 접합부(14b) 및 후단부(14c) 각각의 폭을 각 부분의 길이방향으로 점차 감소하도록 하고 제 1 및 제 2 연결부(14d, 14d')의 폭을 각각 길이방향으로 동일하게 유지하도록 할 수 있다.
또한, 바람직하게 접합부(14b)의 폭은 본딩패드(3)의 폭의 40∼70%이고, 더욱 바람직하게는 60%의 크기를 가지며, 도 4에 도시된 것처럼, 접합부(14b)의 양측면으로부터 본딩패드(3)가 돌출된다. 이에 따라 본딩패드(3)에서는 접합부(14b)에 가해지는 압력을 모두 커버할 수 있고, 재료의 절감을 도모할 수 있다.
도전패턴(7)은 구리박막이 베이스 필름(10)상에 라미네이트되고 패터닝되어 형성되며, 솔더볼(9)의 접합이 용이하게 이루어질 수 있도록 바람직하게 금이나 주석 또는 이들의 합금으로 도금된다.
이와 같이 구성된 본 발명의 칩 스케일 패키지의 빔리드의 작용을 빔리드 공정을 중심으로 이하 상세히 설명한다.
상기한 바와 같이, 빔리드본딩 공정에서는 다이본딩이 완료된 테이프(10)가 캐필러리의 하측으로 이동되어 테이프(10)의 슬롯(8)내 빔리드들(14)중 하나와 캐필러리의 위치를 정합시킨다. 그리고 나서, 캐필러리를 낙하시키는 과정을 반복하면서 빔리드들(14)을 반도체 칩(1)의 에지 본딩패드들(3)에 대응하여 열압착하여 전기적으로 연결한다.
이때, 테이프(10)는 절연접착제(2)를 개재하여 반도체 칩(1)상에 부착되며 절연접착제(2)는 소정의 두께를 갖기 때문에 빔리드(14)를 본딩패드(3)에 접합할 때 빔리드(14)는 캐필러리로부터의 압력에 의해 강제적으로 하향으로 구부러진다.
본 발명에 따르면, 제 1 방향으로 형성된 전단부(14a)와 접합부(14b) 및 후단부(14c)가 제 2 방향으로 형성된 제 1 및 제 2 연결부(14d, 14d')에 의해 연결되므로서 접합부(14b)에 가해지는 캐필러리의 압력은 제 1 및 제 2 연결부(14d, 14d')에 의해 제 2 방향으로 분할된다. 따라서 제 1 방향으로 형성된 전단부(14a)와 후단부(14c)에 가해지는 압력은 상대적으로 감소한다. 즉, 제 1 및 제 2 연결부(14d, 14d')가 캐필러리의 압력에 대해 완충작용을 하게 된다.
이와 같이 전단부(14a)에 가해지는 압력이 감소함에 따라 전단부(14a)에 크랙이 발생하거나 전단부(14a)가 노출되는 테이프(10)의 에지부가 변형되는 것을 방지할 수 있다.
또한 본 발명에 의하면, 후단부(14c)의 폭을 전단부(14a)의 폭의 1/2로 설정하므로서 캐필러리로부터 전달되는 압력에 의해서 후단부(14c)만이 용이하게 절단된다. 따라서 종래와 같이 빔리드(14)를 캐필러리로 압착할 때, 후단부(14c)와 함께 전단부(14a)가 절단되거나 또는 전단부(14a)만이 절단되는 것을 방지할 수 있다.
한편, 이 실시예에 따르면, 절연접착제(2)로 엘라스토머가 사용될 수 있으며, 절연 접착제(2)의 두께는 100㎛인 것이 바람직하다.
상기한 바와 같이 본 발명에 따르면, 빔리드 자체가 완충작용을 하도록 빔리드 형상을 변형하므로서 빔리드 공정시에 빔리드에 전달되는 압력을 여러 방향으로 분산할 수 있다. 이에 따라 캐필러리에 의한 빔리드 공정에서 전단부에 크랙이 발생하거나 테이프가 변형되는 것을 방지할 수 있다.
또한 후단부의 폭을 전단부에 대해 좁게 설정하므로서 빔리드를 캐필러리로 압착할 때, 후단부의 절단을 용이하게 할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 중심으로 설명하고 있지만, 당업자에 의해 다양한 변경이나 추가가 가능함은 물론이며, 이들은 본 발명의 정신을 벗어나지 않는 범위내에서 본 발명에 속한다 할 것이다.

Claims (14)

  1. 표면 에지부에 복수개의 본딩패드들이 형성된 반도체 칩과;
    상기 본딩패드가 노출되도록 상기 반도체 칩상에 절연 접착제를 개재하여 접착되고, 외부에 빔리드로 연장되는 도전패턴이 내부에 형성된 테이프와;
    상기 테이프의 도전패턴에 전기적으로 연결되는 솔더볼들을 포함하며,
    상기 빔리드는
    제 1 방향으로 형성된 전단부와;
    상기 제 1 방향에 대해 소정각도로 절곡된 제 2 방향으로 상기 전단부에서 연장된 제 1 연결부와;
    상기 제 1 방향으로 상기 제 1 연결부에서 연장된 접합부와;
    상기 제 2 방향으로 상기 접합부에서 연장된 제 2 연결부와;
    상기 제 1 방향으로 상기 제 2 연결부에 연장된 후단부로 이루어지고,
    상기 접합부는 상기 본딩패드에 전기적으로 연결되는 것을 특징으로 하는 칩 스케일 패키지.
  2. 제 1 항에 있어서, 상기 소정각도는 45도인 것을 특징으로 하는 칩 스케일 패키지.
  3. 제 1 항에 있어서, 상기 접합부의 폭은 상기 본딩패드의 폭의 40%∼70%의 크기를 갖는 것을 특징으로 하는 칩 스케일 패키지.
  4. 제 1 항에 있어서, 상기 전단부와 접합부 및 후단부는 각각의 폭을 길이방향으로 동일하게 유지하는 것을 특징으로 하는 칩 스케일 패키지.
  5. 제 1 항에 있어서, 상기 전단부의 폭은 상기 후단부의 폭의 2배인 것을 특징으로 하는 칩 스케일 패키지.
  6. 제 5 항에 있어서, 상기 전단부의 폭은 상기 접합부의 폭의 1.2배인 것을 특징으로 하는 칩 스케일 패키지.
  7. 제 1 항에 있어서, 상기 후단부의 폭은 5∼20㎛인 것을 특징으로 하는 칩 스케일 패키지.
  8. 제 1 항에 있어서, 상기 절연 접착제는 엘라스토머인 것을 특징으로 하는 칩 스케일 패키지.
  9. 제 8 항에 있어서, 상기 절연 접착제의 두께는 100㎛인 것을 특징으로 하는 칩 스케일 패키지.
  10. 제 1 항에 있어서, 상기 도전패턴은 구리박막이 베이스 필름상에 라미네이트되고 패터닝되어 형성되는 것을 특징으로 하는 칩 스케일 패키지.
  11. 제 10 항에 있어서, 상기 도전패턴은 금이나 주석 또는 이들의 합금으로 도금되는 것을 특징으로 하는 칩 스케일 패키지.
  12. 4면의 에지에 소정 폭으로 슬롯이 형성된 베이스 필름과;
    상기 베이스 필름상에 증착되어 소정형상으로 패터닝되고 상기 슬롯내에서 빔리드로 노출되는 도전패턴과;
    상기 도전패턴의 내측 단부에 형성된 솔더볼용 도전패드를 포함하며,
    상기 빔리드는
    제 1 방향으로 형성된 전단부와;
    상기 제 1 방향에 대해 소정각도로 절곡된 제 2 방향으로 상기 전단부에서 연장된 제 1 연결부와;
    상기 제 1 방향으로 상기 제 1 연결부에서 연장된 접합부와;
    상기 제 2 방향으로 상기 접합부에서 연장된 제 2 연결부와;
    상기 제 1 방향으로 상기 제 2 연결부에 연장된 후단부로 이루어지는 것을 특징으로 하는 칩 스케일 패키지용 테이프.
  13. 제 20 항에 있어서, 상기 소정 폭은 0.3㎜인 것을 특징으로 하는 칩 스케일 패키지용 테이프.
  14. 제 20 항에 있어서, 상기 소정각도는 45도인 것을 특징으로 하는 칩 스케일 패키지용 테이프.
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