JPH0936323A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0936323A JPH0936323A JP7187148A JP18714895A JPH0936323A JP H0936323 A JPH0936323 A JP H0936323A JP 7187148 A JP7187148 A JP 7187148A JP 18714895 A JP18714895 A JP 18714895A JP H0936323 A JPH0936323 A JP H0936323A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- insulating film
- protective film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】溝の内壁に選択的に不純物拡散を行う方法にお
いて、素子分離酸化膜等のエッチングを抑制し、素子特
性の向上を図る。 【解決手段】半導体基板１に溝１０を形成する工程と、
溝１０および半導体基板１上に所望の不純物を含有した
絶縁膜６を堆積する工程と、溝１０の内部の絶縁膜６上
に保護膜７を形成する工程と、３０℃以上の弗化水素水
蒸気中において処理を行い保護膜７に被覆されていない
部分の絶縁膜６を除去する工程と、保護膜７を除去する
工程と、８００℃以上の熱処理により絶縁膜６中の不純
物を半導体基板１中に拡散させる工程とを具備し、保護
膜７は弗化水素水蒸気処理に対してエッチング耐性を有
する半導体装置の製造方法。
いて、素子分離酸化膜等のエッチングを抑制し、素子特
性の向上を図る。 【解決手段】半導体基板１に溝１０を形成する工程と、
溝１０および半導体基板１上に所望の不純物を含有した
絶縁膜６を堆積する工程と、溝１０の内部の絶縁膜６上
に保護膜７を形成する工程と、３０℃以上の弗化水素水
蒸気中において処理を行い保護膜７に被覆されていない
部分の絶縁膜６を除去する工程と、保護膜７を除去する
工程と、８００℃以上の熱処理により絶縁膜６中の不純
物を半導体基板１中に拡散させる工程とを具備し、保護
膜７は弗化水素水蒸気処理に対してエッチング耐性を有
する半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するもので、特に選択的に不純物拡散を行う方
法に関する。
方法に関するもので、特に選択的に不純物拡散を行う方
法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴い、ＤＲＡＭ
（Dynamic Random Access Memory）のようなメモリ−装
置は小さいセル面積を実現する必要がある。このため、
メモリ−容量を確保するために、半導体基板中に形成さ
れた溝の内部にキャパシタを形成することにより、キャ
パシタ面積を増加させている。このキャパシタは、たと
えば、溝の内壁に形成された不純物拡散層と、溝の内壁
上に形成された絶縁膜と、溝の内部に埋め込まれた多結
晶シリコン膜とにより構成される。したがって、このよ
うな構造のキャパシタを形成するためには、溝の内壁に
所望の不純物を制御性良く拡散させる必要がある。
（Dynamic Random Access Memory）のようなメモリ−装
置は小さいセル面積を実現する必要がある。このため、
メモリ−容量を確保するために、半導体基板中に形成さ
れた溝の内部にキャパシタを形成することにより、キャ
パシタ面積を増加させている。このキャパシタは、たと
えば、溝の内壁に形成された不純物拡散層と、溝の内壁
上に形成された絶縁膜と、溝の内部に埋め込まれた多結
晶シリコン膜とにより構成される。したがって、このよ
うな構造のキャパシタを形成するためには、溝の内壁に
所望の不純物を制御性良く拡散させる必要がある。
【０００３】溝の内壁に不純物拡散を行う従来の方法
を、図５乃至図８を用いて説明する。リソグラフィ−法
および異方性エッチング技術を用いて、Ｓｉ基板１に例
えば深さ９μｍの溝１０を形成する。基板１上には、素
子分離のための酸化膜１１と、溝１０を形成する時のエ
ッチング保護膜として、例えば５０ｎｍ以下の膜厚を有
する熱酸化膜（ＳｉＯ2 ）２と膜厚１００〜４００ｎｍ
の窒化膜（ＳｉＮ）３が形成されており、溝１０はこの
例では図５に示すように、素子分離酸化膜１１と素子領
域上の酸化膜２の境界部分に開口される。
を、図５乃至図８を用いて説明する。リソグラフィ−法
および異方性エッチング技術を用いて、Ｓｉ基板１に例
えば深さ９μｍの溝１０を形成する。基板１上には、素
子分離のための酸化膜１１と、溝１０を形成する時のエ
ッチング保護膜として、例えば５０ｎｍ以下の膜厚を有
する熱酸化膜（ＳｉＯ2 ）２と膜厚１００〜４００ｎｍ
の窒化膜（ＳｉＮ）３が形成されており、溝１０はこの
例では図５に示すように、素子分離酸化膜１１と素子領
域上の酸化膜２の境界部分に開口される。
【０００４】この後、減圧ＣＶＤ法により、例えばリン
（Ｐ）を１０21〜１０22ｃｍ-3含むＳｉＯ2 膜（以降Ｐ
ＳＧとする）６を堆積し、リソグラフィ−法を用いて、
ＰＳＧ膜６上にレジスト７を塗布してパタ−ンマスクを
介せずに露光を行い、窒化膜３上のレジスト７と、溝１
０の内部のレジスト７のうち基板１表面より１〜８μｍ
の深さまでを除去して、溝１０の内部にレジスト７を残
存させる（図６）。
（Ｐ）を１０21〜１０22ｃｍ-3含むＳｉＯ2 膜（以降Ｐ
ＳＧとする）６を堆積し、リソグラフィ−法を用いて、
ＰＳＧ膜６上にレジスト７を塗布してパタ−ンマスクを
介せずに露光を行い、窒化膜３上のレジスト７と、溝１
０の内部のレジスト７のうち基板１表面より１〜８μｍ
の深さまでを除去して、溝１０の内部にレジスト７を残
存させる（図６）。
【０００５】ＮＨ4 Ｆエッチングにより、ＰＳＧ膜６の
露出している部分を除去する。レジスト７を除去した後
に、酸化膜８を１０ｎｍ形成する。この後、例えば温度
８００℃のＮ2 雰囲気中において熱処理を行い、溝１０
の内部に残存させたＰＳＧ膜６より基板１中へリンを拡
散させて拡散層９を形成する（図７）。
露出している部分を除去する。レジスト７を除去した後
に、酸化膜８を１０ｎｍ形成する。この後、例えば温度
８００℃のＮ2 雰囲気中において熱処理を行い、溝１０
の内部に残存させたＰＳＧ膜６より基板１中へリンを拡
散させて拡散層９を形成する（図７）。
【０００６】さらに、ＮＨ4 Ｆエッチングにより、ＰＳ
Ｇ膜６を除去し、溝１０の側面に所望の不純物拡散層９
の形成された構造が完成する（図８）。しかし、このよ
うな不純物拡散層の形成方法では、ＰＳＧ膜６を除去す
るためのＮＨ4 Ｆエッチングが、熱酸化膜もエッチング
してしまうために様々な弊害を生じる。すなわち、溝１
０は素子分離領域に重なるように開口されるため、図８
に示すように、素子分離酸化膜１１が露出している側面
部分よりエッチングされて後退し、素子分離耐圧の劣化
を招いてしまう。また、同様に、酸化膜２もエッチング
されて後退してしまう。例えば、その後にこの酸化膜を
通してイオン注入することにより拡散層を形成する時
に、この酸化膜２の後退している部分において不純物が
深く注入されることにより、拡散層が深く拡散して拡散
層９と導通してしまう可能性がある。
Ｇ膜６を除去し、溝１０の側面に所望の不純物拡散層９
の形成された構造が完成する（図８）。しかし、このよ
うな不純物拡散層の形成方法では、ＰＳＧ膜６を除去す
るためのＮＨ4 Ｆエッチングが、熱酸化膜もエッチング
してしまうために様々な弊害を生じる。すなわち、溝１
０は素子分離領域に重なるように開口されるため、図８
に示すように、素子分離酸化膜１１が露出している側面
部分よりエッチングされて後退し、素子分離耐圧の劣化
を招いてしまう。また、同様に、酸化膜２もエッチング
されて後退してしまう。例えば、その後にこの酸化膜を
通してイオン注入することにより拡散層を形成する時
に、この酸化膜２の後退している部分において不純物が
深く注入されることにより、拡散層が深く拡散して拡散
層９と導通してしまう可能性がある。
【０００７】
【発明が解決しようとする課題】このように、従来の半
導体装置の製造方法では、不純物を溝の内壁に拡散する
ために堆積されたＰＳＧ膜を除去する時に、熱酸化膜と
選択比のないエッチング方法を用いるために、素子分離
酸化膜等の酸化膜がともにエッチングされ、素子特性を
劣化させるという問題があった。
導体装置の製造方法では、不純物を溝の内壁に拡散する
ために堆積されたＰＳＧ膜を除去する時に、熱酸化膜と
選択比のないエッチング方法を用いるために、素子分離
酸化膜等の酸化膜がともにエッチングされ、素子特性を
劣化させるという問題があった。
【０００８】本発明の目的は、選択的に不純物拡散を行
う方法において、素子分離酸化膜等のエッチングを抑制
し、素子特性の向上を図ることができる半導体装置の製
造方法を提供することである。
う方法において、素子分離酸化膜等のエッチングを抑制
し、素子特性の向上を図ることができる半導体装置の製
造方法を提供することである。
【０００９】
【課題を解決するための手段】上記課題を解決し目的を
達成するための手段は、従来使用されているＮＨ4 Ｆエ
ッチングに代えて加熱された弗化水素水蒸気を使用して
不純物含有絶縁膜を除去するものである。
達成するための手段は、従来使用されているＮＨ4 Ｆエ
ッチングに代えて加熱された弗化水素水蒸気を使用して
不純物含有絶縁膜を除去するものである。
【００１０】すなわち、本発明による半導体装置の製造
方法は、半導体基板に溝を形成する工程と、前記溝およ
び前記半導体基板上に所望の不純物を含有した絶縁膜を
堆積する工程と、前記溝の内部の前記絶縁膜上に保護膜
を形成する工程と、３０℃以上の弗化水素水蒸気中にお
いて処理を行い前記保護膜に被覆されていない部分の前
記絶縁膜を除去する工程と、前記保護膜を除去する工程
と、８００℃以上の熱処理により前記絶縁膜中の前記不
純物を前記半導体基板中に拡散させる工程とを具備し、
前記保護膜は前記弗化水素水蒸気処理に対してエッチン
グ耐性を有することを特徴とする。
方法は、半導体基板に溝を形成する工程と、前記溝およ
び前記半導体基板上に所望の不純物を含有した絶縁膜を
堆積する工程と、前記溝の内部の前記絶縁膜上に保護膜
を形成する工程と、３０℃以上の弗化水素水蒸気中にお
いて処理を行い前記保護膜に被覆されていない部分の前
記絶縁膜を除去する工程と、前記保護膜を除去する工程
と、８００℃以上の熱処理により前記絶縁膜中の前記不
純物を前記半導体基板中に拡散させる工程とを具備し、
前記保護膜は前記弗化水素水蒸気処理に対してエッチン
グ耐性を有することを特徴とする。
【００１１】
【発明の実施の形態】上記手段に示すように、本発明に
よる半導体装置の製造方法では、絶縁膜を除去するため
に３０℃以上の弗化水素水蒸気中における処理を行って
いる。この処理は、不純物を含有した絶縁膜をエッチン
グし、熱酸化膜をほとんどエッチングしない性質を有す
るため、この処理により例えば素子分離酸化膜がエッチ
ングされることを抑制することができる。
よる半導体装置の製造方法では、絶縁膜を除去するため
に３０℃以上の弗化水素水蒸気中における処理を行って
いる。この処理は、不純物を含有した絶縁膜をエッチン
グし、熱酸化膜をほとんどエッチングしない性質を有す
るため、この処理により例えば素子分離酸化膜がエッチ
ングされることを抑制することができる。
【００１２】以下、本発明の実施の形態について図面を
参照して説明する。図１〜図４は本発明による不純物拡
散層の形成方法を示す。従来と同様の方法を用いて、Ｓ
ｉ基板１に例えば深さ９μｍの溝１０を形成する。基板
１上には、素子分離酸化膜１１と、溝１０を形成する時
のエッチング保護膜として、例えば５０ｎｍ以下の膜厚
を有する熱酸化膜（ＳｉＯ2 ）２と、例えば減圧ＣＶＤ
法により形成された膜厚１００〜４００ｎｍの窒化膜
（ＳｉＮ）３が形成されており、溝１０はこの例では図
１に示すように、素子分離酸化膜１１と素子領域上の酸
化膜２の境界部分に開口される。
参照して説明する。図１〜図４は本発明による不純物拡
散層の形成方法を示す。従来と同様の方法を用いて、Ｓ
ｉ基板１に例えば深さ９μｍの溝１０を形成する。基板
１上には、素子分離酸化膜１１と、溝１０を形成する時
のエッチング保護膜として、例えば５０ｎｍ以下の膜厚
を有する熱酸化膜（ＳｉＯ2 ）２と、例えば減圧ＣＶＤ
法により形成された膜厚１００〜４００ｎｍの窒化膜
（ＳｉＮ）３が形成されており、溝１０はこの例では図
１に示すように、素子分離酸化膜１１と素子領域上の酸
化膜２の境界部分に開口される。
【００１３】さらに、従来と同様に、減圧ＣＶＤ法によ
り、例えばリン（Ｐ）を１０21〜１０22ｃｍ-3含むＳｉ
Ｏ2 膜（ＰＳＧ膜）６を堆積する。この後、リソグラフ
ィ−法を用いて、ＰＳＧ膜６上にレジスト７を塗布して
パタ−ンマスクを介せずに露光を行い、窒化膜３上のレ
ジスト７と、溝１０の内部のレジスト７のうち基板１表
面より１〜８μｍの深さまでを除去して、溝１０の内部
にレジスト７を残存させる（図２）。
り、例えばリン（Ｐ）を１０21〜１０22ｃｍ-3含むＳｉ
Ｏ2 膜（ＰＳＧ膜）６を堆積する。この後、リソグラフ
ィ−法を用いて、ＰＳＧ膜６上にレジスト７を塗布して
パタ−ンマスクを介せずに露光を行い、窒化膜３上のレ
ジスト７と、溝１０の内部のレジスト７のうち基板１表
面より１〜８μｍの深さまでを除去して、溝１０の内部
にレジスト７を残存させる（図２）。
【００１４】この後、従来のＮＨ4 Ｆを用いたエッチン
グと異なり、例えば８０℃に加熱した弗化水素水蒸気中
において処理を行い（以下Ｖ−ＨＦ処理という）、ＰＳ
Ｇ膜６の露出している部分を除去する。
グと異なり、例えば８０℃に加熱した弗化水素水蒸気中
において処理を行い（以下Ｖ−ＨＦ処理という）、ＰＳ
Ｇ膜６の露出している部分を除去する。
【００１５】この後、従来と同様にレジスト７を除去し
た後に、酸化膜８を１０ｎｍ形成し、例えば温度８００
℃のＮ2 雰囲気中において熱処理を行い、溝１０の内部
に残存させたＰＳＧ膜６より基板１中へリンを拡散させ
て拡散層９を形成する（図３）。
た後に、酸化膜８を１０ｎｍ形成し、例えば温度８００
℃のＮ2 雰囲気中において熱処理を行い、溝１０の内部
に残存させたＰＳＧ膜６より基板１中へリンを拡散させ
て拡散層９を形成する（図３）。
【００１６】さらに、従来のＮＨ4 Ｆを用いたエッチン
グと異なり、Ｖ−ＨＦ処理により、ＰＳＧ膜６を除去
し、溝１０の内壁に所望の不純物拡散層９の形成された
構造が完成する（図５）。
グと異なり、Ｖ−ＨＦ処理により、ＰＳＧ膜６を除去
し、溝１０の内壁に所望の不純物拡散層９の形成された
構造が完成する（図５）。
【００１７】このように、本発明による実施の形態によ
れば、ＰＳＧ膜を除去するために、従来のＮＨ4 Ｆによ
るエッチングと異なり、例えば８０℃に加熱したＶ−Ｈ
Ｆ中において処理を行う。このＶ−ＨＦ処理によるＰＳ
Ｇのエッチングレ−トは４００ｎｍ／分であり、これに
対して熱酸化膜のエッチングレ−トはわずかに０．１ｎ
ｍ／分しかない。このため、ＰＳＧと熱酸化膜に対する
エッチングレ−トに差のない従来のＮＨ4 Ｆによるエッ
チングように、素子分離酸化膜等がエッチングされるこ
とを防止することができる。
れば、ＰＳＧ膜を除去するために、従来のＮＨ4 Ｆによ
るエッチングと異なり、例えば８０℃に加熱したＶ−Ｈ
Ｆ中において処理を行う。このＶ−ＨＦ処理によるＰＳ
Ｇのエッチングレ−トは４００ｎｍ／分であり、これに
対して熱酸化膜のエッチングレ−トはわずかに０．１ｎ
ｍ／分しかない。このため、ＰＳＧと熱酸化膜に対する
エッチングレ−トに差のない従来のＮＨ4 Ｆによるエッ
チングように、素子分離酸化膜等がエッチングされるこ
とを防止することができる。
【００１８】なお、Ｖ−ＨＦ中における処理によるエッ
チングレ−トの選択比（熱酸化膜のエッチングレ−トに
対するＰＳＧのエッチングレ−ト）は、３０℃以上にお
いて得ることができ、温度と共に上昇し、前述のように
８０℃において選択比４０００が得られる。さらに高温
においては選択比が飽和する。また、特に８００℃以上
の温度においては、窒化膜３のストレスに起因した基板
１の結晶欠陥が発生したり、拡散層９が過剰に拡散して
素子分離耐圧が劣化する可能性があるため、このような
高温処理を行うことは好ましくない。
チングレ−トの選択比（熱酸化膜のエッチングレ−トに
対するＰＳＧのエッチングレ−ト）は、３０℃以上にお
いて得ることができ、温度と共に上昇し、前述のように
８０℃において選択比４０００が得られる。さらに高温
においては選択比が飽和する。また、特に８００℃以上
の温度においては、窒化膜３のストレスに起因した基板
１の結晶欠陥が発生したり、拡散層９が過剰に拡散して
素子分離耐圧が劣化する可能性があるため、このような
高温処理を行うことは好ましくない。
【００１９】
【発明の効果】以上のように、本発明による半導体装置
の製造方法によれば、選択的に不純物拡散を行う方法に
おいて、素子分離酸化膜等のエッチングを抑制し、素子
特性の向上を図ることができる。
の製造方法によれば、選択的に不純物拡散を行う方法に
おいて、素子分離酸化膜等のエッチングを抑制し、素子
特性の向上を図ることができる。
【図１】本発明による半導体装置の製造方法を示す図。
【図２】本発明による半導体装置の製造方法を示す図。
【図３】本発明による半導体装置の製造方法を示す図。
【図４】本発明による半導体装置の製造方法を示す図。
【図５】従来の半導体装置の製造方法を示す図。
【図６】従来の半導体装置の製造方法を示す図。
【図７】従来の半導体装置の製造方法を示す図。
【図８】従来の半導体装置の製造方法を示す図。
１…Ｓｉ基板、２、８、１１…酸化膜、３…窒化膜、６
…ＰＳＧ膜、７…レジスト、９…拡散層、１０…溝
…ＰＳＧ膜、７…レジスト、９…拡散層、１０…溝
Claims (3)
- 【請求項１】 半導体基板に溝を形成する工程と、前記
溝および前記半導体基板上に所望の不純物を含有した絶
縁膜を堆積する工程と、前記溝の内部の前記絶縁膜上に
保護膜を形成する工程と、３０℃以上の弗化水素水蒸気
中において処理を行い前記保護膜に被覆されていない部
分の前記絶縁膜を除去する工程と、前記保護膜を除去す
る工程と、８００℃以上の熱処理により前記絶縁膜中の
前記不純物を前記半導体基板中に拡散させる工程とを具
備し、前記保護膜は前記弗化水素水蒸気処理に対してエ
ッチング耐性を有することを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体基板に溝を形成する工程と、前記
溝および前記半導体基板上に所望の不純物を含有した絶
縁膜を堆積する工程と、前記溝の内部の前記絶縁膜上に
保護膜を形成する工程と、３０℃以上の弗化水素水蒸気
中において処理を行い前記保護膜に被覆されていない部
分の前記絶縁膜を除去する工程と、前記保護膜を除去す
る工程と、８００℃以上の熱処理により前記絶縁膜中の
前記不純物を前記半導体基板中に拡散させる工程と、３
０℃以上の弗化水素水蒸気中において処理を行い前記絶
縁膜を除去する工程とを具備し、前記保護膜は前記弗化
水素水蒸気処理に対してエッチング耐性を有することを
特徴とする半導体装置の製造方法。 - 【請求項３】 前記不純物は周期律表のIII 族、Ｖ族元
素のグル−プから選ばれた１つ以上の元素であり、前記
絶縁膜は酸化膜である前記請求項１および請求項２記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18714895A JP3226761B2 (ja) | 1995-07-24 | 1995-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18714895A JP3226761B2 (ja) | 1995-07-24 | 1995-07-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936323A true JPH0936323A (ja) | 1997-02-07 |
| JP3226761B2 JP3226761B2 (ja) | 2001-11-05 |
Family
ID=16200966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18714895A Expired - Fee Related JP3226761B2 (ja) | 1995-07-24 | 1995-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226761B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6780774B2 (en) | 2001-09-28 | 2004-08-24 | Hynix Semiconductor Inc. | Method of semiconductor device isolation |
| US7553740B2 (en) | 2005-05-26 | 2009-06-30 | Fairchild Semiconductor Corporation | Structure and method for forming a minimum pitch trench-gate FET with heavy body region |
-
1995
- 1995-07-24 JP JP18714895A patent/JP3226761B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6780774B2 (en) | 2001-09-28 | 2004-08-24 | Hynix Semiconductor Inc. | Method of semiconductor device isolation |
| US7553740B2 (en) | 2005-05-26 | 2009-06-30 | Fairchild Semiconductor Corporation | Structure and method for forming a minimum pitch trench-gate FET with heavy body region |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3226761B2 (ja) | 2001-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2605594B2 (ja) | 半導体装置の製造方法 | |
| US5438012A (en) | Method of fabricating capacitor element in super-LSI | |
| JP3414590B2 (ja) | 半導体装置の製造方法 | |
| JP2802600B2 (ja) | 半導体装置の製造方法 | |
| JPH08204145A (ja) | 半導体装置の製造方法 | |
| JPH08139278A (ja) | 半導体装置の製造方法 | |
| JPH0574927A (ja) | 半導体装置の製造方法 | |
| JP2803589B2 (ja) | 半導体装置の製造方法 | |
| US6090686A (en) | Locos isolation process using a layered pad nitride and dry field oxidation stack and semiconductor device employing the same | |
| JP2830705B2 (ja) | 半導体装置の製造方法 | |
| JP3226761B2 (ja) | 半導体装置の製造方法 | |
| JPH0897202A (ja) | 半導体装置の製造方法 | |
| JP2679143B2 (ja) | 半導体装置の製造方法 | |
| US20090001050A1 (en) | Method for forming a deep trench | |
| JPH0334541A (ja) | 半導体装置の製造方法 | |
| JP3127866B2 (ja) | 半導体素子の製造方法 | |
| JP2651044B2 (ja) | 半導体記憶装置の製造方法 | |
| KR100226729B1 (ko) | 반도체소자의 격리막 형성방법 | |
| JPH03234051A (ja) | 容量素子の製造方法 | |
| JPS63228732A (ja) | 半導体装置の製造方法 | |
| JPH065588A (ja) | 半導体装置の製造方法 | |
| JPH11330360A (ja) | 半導体装置の製造方法 | |
| TW200418126A (en) | Method of forming a bottle trench | |
| JPS60132341A (ja) | 半導体装置 | |
| JPH043419A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |