JPH0936367A - 安定なしきい値電圧を有するｆｅｔおよびその製造方法 - Google Patents

安定なしきい値電圧を有するｆｅｔおよびその製造方法

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JPH0936367A
JPH0936367A JP8191409A JP19140996A JPH0936367A JP H0936367 A JPH0936367 A JP H0936367A JP 8191409 A JP8191409 A JP 8191409A JP 19140996 A JP19140996 A JP 19140996A JP H0936367 A JPH0936367 A JP H0936367A
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マイケル・エイチ・カネシロ
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ディアン・ドウ
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Abstract

(57)【要約】 【課題】 ソース注入領域４１の位置を変えるプロセス
変動に耐えるしきい値電圧を備えた低電圧電界効果トラ
ンジスタ構造２０を提供する。 【解決手段】 第１のハロー領域３３および第２のハロ
ー領域３６がソース領域４１に隣接して形成され、この
場合引き続く熱処理の後にソース領域４１と反対導電型
の一定のドーピングプロフィールがソース領域４１に隣
接してチャネル領域２３に形成されるようにする。一実
施形態ではソース領域４１に隣接してのみ形成しユニラ
テラル装置を形成するか、あるいは別の実施形態では前
記ドーピングプロフィールをソース領域４１およびドレ
イン領域４０の双方に隣接して形成しバイラテラル装置
を形成することもできる。さらに別の実施形態では第２
の注入領域をソース領域４１に形成して接合リーケージ
および容量を低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、電界
効果トランジスタに関し、かつより特定的には低いしき
い値電圧および強化されたパンチスルー耐性（ｐｕｎｃ
ｈｔｈｒｏｕｇｈｒｅｓｉｓｔａｎｃｅ）を有する短チ
ャネル長電界効果トランジスタに関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）装置は
パーソナル通信（例えば、ページャ、セルラ電話、その
他）および携帯用コンピュータを含む低電圧の電力用の
用途においてますます重要になってきている。より低い
電力消費はこれらの用途に対する主たる要求であるた
め、ＦＥＴ装置は３．５ボルトより低い電源電圧で動作
するよう設計されている。しかしながら、しきい値電
圧、しきい値下（ｓｕｂｔｈｒｅｓｈｏｌｄ）リーケー
ジ電流、寄生ソース／ドレイン容量、およびソース−ド
レインパンチスルーのような半導体装置のパラメータが
典型的にはより低い電力の半導体装置の性能を制限す
る。
【０００３】ソース−ドレインパンチスルーは一般にソ
ースおよびドレイン空乏領域（ｄｅｐｌｅｔｉｏｎ ｒ
ｅｇｉｏｎｓ）の併合によって生じる。これが生じる
と、ゲート領域はチャネル領域のキャリアを制御するこ
とができなくなる。装置は基本的には短絡回路となりか
つ制御不能と考えられる。この問題を克服するための従
来より知られた１つの方法はパンチスルーを防止するた
めチャネル注入により一様なチャネルのドーピングを増
大させることである。しかしながら、この手法は装置の
性能の損失のため低電圧および低電力の用途には望まし
くない。有効な低電力の用途に対しては、装置のしきい
値電圧は０．６ボルトより低くすべきである。
【０００４】別の手法はより低いチャネルドーピング濃
度を維持しかつソースおよびドレイン側の両方にバイラ
テラル（ｂｉｌａｔｅｒａｌ）様式で高度にドーピング
した領域を配置することである。これらの領域はしばし
ばハロー（ｈａｌｏ）またはパンチスルーストッパと称
される。この手法はより低いしきい値電圧（例えば、
０．３ボルトのオーダ）を維持しながらパンチスルーを
防止する。しかしながら、この手法はより高い容量およ
び低下したドライブ能力（すなわち、低減されたトラン
スコンダクタンス）を生じることとなり、これはより低
いスイッチング速度を生じる結果となる。
【０００５】低電力の用途に対して各装置パラメータが
最適化されるとき、低電力装置の構造を評価する場合に
考慮する必要がある２つの観点がある。第１の観点は装
置の性能を決定しかつすべての装置パラメータ間の相互
作用を決定する装置の物理的特性に関連する。例えば、
従来技術において使用された半導体装置のしきい値電圧
を設定するために使用できるいくつかの方法がある。お
のおのはしきい値電圧を設定する方法としてその利点を
有するが、その技術はまたしきい値下（ｓｕｂｔｈｒｅ
ｓｈｏｌｄ）リーケージ、パンチスルー電圧、その他の
ようなすべての装置パラメータに対する影響にもとづき
判断されるべきである。
【０００６】低電力装置構造を評価する場合に考慮され
なければならない第２の観点は提案された装置の大量生
産の可能性を判定する。前に述べたように、しきい値電
圧を設定するために従来より知られた方法のいずれも研
究開発環境で限られた数の装置を製造するのには適して
いる。しかしながら、これらの従来より知られた方法は
高容量の（ｈｉｇｈ ｖｏｌｕｍｅ）価格に敏感な製造
設備で多数の装置を製造しなければならない場合には効
率的ではない。低電力／低電圧装置を製造するために使
用される方法はチャネル長、チャネル深さ、またはゲー
ト酸化物の厚さのような装置パラメータの通常のプロセ
スの変動に耐えなければならない。提案された方法はこ
れらのパラメータの通常の変動に耐えるのに十分がんじ
ょうでありかつ必要な性能条件にわたり動作する装置を
製造しなければならない。
【０００７】
【発明が解決しようとする課題】従って、低いかつ制御
されたしきい値電圧を有し、パンチスルー耐性を有し、
かつ良好なスイッチング特性を有するＦＥＴ装置を持つ
ことが有利であろう。さらに、その現存する構造への集
積を容易にするため伝統的な技術を使用してそのような
ＦＥＴ装置を提供できることも有利であろう。
【０００８】
【課題を解決するための手段】低電力の用途のための装
置構造および対応する製造プロセスを設計する場合、考
慮すべきいくつかの事項がある。第１に、装置の性能お
よび装置パラメータのおのおのの相互作用に関連する事
項がある。低電力の用途に対しては、しきい値電圧、し
きい値下リーケージ電流、寄生ソース／ドレイン容量、
およびソース−ドレインパンチスルー電圧のような重大
な影響を与えるいくつかのパラメータがある。これらの
おのおのは低電圧の動作のために最適化されるべきであ
る。
【０００９】低電力のトランジスタを設計する場合に考
慮されなければならない一層重要な事項はその量産性で
ある。例えば、ＦＥＴのしきい値電圧を設定するために
従来より知られた数多くの方法がある。これらの方法の
おのおのは少しのプロトタイプの装置のしきい値電圧を
設定するためには効果的であるかもしれないが、高容量
の製造においては効果的な技術ではない。大量生産可能
にするため、この技術は通常生じるプロセス変動に耐え
るため十分にたくましくなければならない。低電力のト
ランジスタにおいては、より微妙なプロセスパラメータ
はゲート酸化膜の厚さ、注入領域の横方向および縦方向
の拡散、ゲート多結晶材料（ｐｏｌｙ）の厚さおよびド
ーピング、そしてチャネル長である。
【００１０】本発明は低電力／低電圧の用途に対して最
適化されているのみならず、高容量の製造に対しても最
適化されている半導体装置の実施形態を提供する。低電
力トランジスタのためのより重要な装置パラメータの１
つはしきい値電圧である。ますます低減する装置の形状
寸法により、しきい値電圧はトランジスタのソ−ス／ド
レインおよびチャネル領域の付近のドーピングプロフィ
ールに依存するようになる。チャネル長または注入領域
の外方拡散（ｏｕｔ−ｄｉｆｆｕｓｉｏｎ）のわずかな
変動がドーピングプロフィールに劇的な影響を与えかつ
従ってしきい値電圧の変動をもたらす。本発明はしきい
値電圧を設定するのみならず、通常のプロセス変動にわ
たり安定したしきい値電圧を提供する実施形態を与え
る。
【００１１】しきい値電圧はソースおよびドレイン領域
を接続するキャリアの導電領域がチャネル領域に形成さ
れるためにゲート端子に必要とされる電位として規定さ
れる。しきい値電圧を予測可能な値に設定するために、
ソース領域と反対の導電型のドーパントによってチャネ
ル領域に一様に注入を行うことが技術的に一般に行われ
ている。しかしながら、チャネル領域における余分のド
ーパント原子の存在はチャネルにおけるキャリアの移動
度（ｍｏｂｉｌｉｔｙ）を低減しこれはトランジスタの
性能を低下させ低電力／低電圧の用途にとって望ましく
ないものとする。しきい値電圧を設定するために一様な
チャネルドーピングが使用されなければ、チャネル領域
の重要な要素の１つはソース領域が終了しかつチャネル
領域が開始する領域である。この遷移領域のドーピング
プロフィールおよび濃度はサブミクロン装置のしきい値
電圧の偏差を決定する上で重要な役割を果たす。
【００１２】本発明はソース注入に近接して反対導電型
のドーパントプロフィールを形成することによりソース
注入領域における変動に耐えることができる低電力／低
電圧トランジスタを可能にする。このドーパントプロフ
ィールはゲート構造の下のソース領域との界面近くで一
定のドーピング濃度を持つよう意図される。従って、ソ
ース領域のエッジの位置における何らかの変動があって
もソースドーピングからチャネルドーピングへの予測可
能なかつ一定の遷移を有する装置を生成することにな
る。
【００１３】
【発明の実施の形態】図１は、しきい値電圧を設定する
ための従来より知られた方法の典型的なドーピングプロ
フィールを示すグラフでありかつプロセス変動に対する
敏感さを示すために与えられている。ｙ軸は毎立方セン
チメートルあたりのドーパント原子の数に対するドーピ
ングプロフィールの対数プロットである。ｘ軸はｘ軸の
原点におけるゲートエッジ（ソースの近傍）で始まりか
つチャネル領域内へ右側に伸びる横方向距離である。チ
ャネル領域内を右側に伸びる、ソース領域１０およびし
きい値設定領域１１の濃度をプロットすることにより、
ソース領域１０がしきい値電圧に与える影響の変動を予
測することができる。ソース領域１０およびしきい値設
定領域１１の交差部１２は前に述べたように低電力装置
の量産性を決定する上で非常に重要なものである。通常
のプロセス変動により、ソース領域１０はさらにチャネ
ル領域内に伸びる。この変動の結果はソース領域１０と
しきい値設定領域１１の間の交差部１２が図１のさらに
右側に生じることである。従って、これら２つの領域の
遷移部分におけるドーピング濃度はさらに高くなる。こ
れら２つの領域の交差部１２の変動は装置のしきい値電
圧の標準偏差を高くするものである。
【００１４】本発明においては、ソース領域の位置の何
らかの変動があっても同じ濃度プロフィールを備えた遷
移領域を生じる結果となるように一定のドーピングプロ
フィールが形成される。この一定のドーピングプロフィ
ールはソース領域の近くに形成される複数の注入領域に
よって達成される。引き続く熱処理の後に、前記複数の
注入領域からのドーパントはオーバラップしてチャネル
領域におけるソースのエッジ、すなわち、交差部１２に
おいて実質的に一定のドーピングプロフィールを形成す
るようになる。
【００１５】図２は本発明の１実施形態を使用したトラ
ンジスタのドーピングプロフィールを示す。この例で
は、ソースと反対の導電型を有する２つのハロー（ｈａ
ｌｏ）注入が使用されて一定の横方向ドーパントプロフ
ィールを形成している。ソース注入濃度１３は第１のハ
ロー注入濃度１５および第２のハロー注入濃度１４とと
もにプロットされている。引き続く熱処理の後に、第１
のハロー注入濃度１５および第２のハロー注入濃度１４
はソース領域の近傍の遷移点において平坦なドーピング
プロフィール１７を形成する。ソース注入濃度１３およ
び平坦なドーピングプロフィール１７の交差部１８はソ
ース注入１３が濃度の上でまたは横方向位置の上で変動
することができそれでもなお一定かつ予測可能な遷移濃
度１８を可能にしている。
【００１６】本発明の製造方法につきｐチャネル構成で
説明する。これは制限的なものではなくかつ当業者が理
解するように、ｎチャネル構成もｐ型領域をｎ型領域に
変換しかつ逆に行うことによって達成できる。前にソー
ス領域の近傍に一定のドーピングプロフィールを形成す
ることについて述べた。これは通常ユニラテラル（ｕｎ
ｉｌａｔｅｒａｌ）装置と称される。また、一定のドー
ピングプロフィールはドレイン領域の近くのチャネル領
域に形成することも可能なことが理解されるべきであ
る。ドレイン−チャネル界面における第２のドーピング
プロフィールは装置のパンチスルー耐性を改善するが、
チャネルにおけるドーピング濃度を増大させこれはキャ
リアの移動度および装置のスイッチング速度を低下させ
る。ソースおよびドレイン領域の双方の付近にドーピン
グプロフィールを有する装置はバイラテラル（ｂｉｌａ
ｔｅｒａｌ）装置と称される。そのような装置はしばし
ば本発明の付加的な実施形態として提供される。
【００１７】図３は、本発明に係わる部分的に完成した
ＦＥＴ構造２０の一部の拡大された断面図を示す。構造
２０は第１の導電型の半導体材料の本体部または基板領
域２１を含み主面２２を有する。ｎ導電型の不純物ウエ
ル２３は主面２２から半導体基板２１内に延在してい
る。不純物ウエル２３を形成する方法は技術的によく知
られている。一例として、基板２１はｐ型基板であり約
６オーム−センチメートル（ｏｈｍ−ｃｍ）から約２２
オーム−センチメートルの範囲の抵抗率を備えている。
不純物ウエル２３は典型的には２．０×１０１６アトム
／ｃｍ３のオーダの表面ドーパント濃度を有しかつ２〜
３ミクロンの深さまで基板２１内に伸びている。
【００１８】ゲート誘電体層２４が主面２２の上に形成
されている。好ましくは、ゲート誘電体層２４はほぼ５
０オングストロームからほぼ２５０オングストロームの
範囲の厚さを備えたシリコン酸化物からなる。ゲート層
２６はゲート誘電体層２４の一部の上に形成されてい
る。ゲート層２６は典型的には多結晶シリコン層のよう
な多結晶半導体層からなりかつ、一例として、ゲート層
２６は約３，０００オングストロームの厚さを有する。
ゲート層２６は主面２２とゲート電極２６との間のゲー
ト誘電体層２４の部分とともにゲート構造２７を形成す
る。ゲート構造２７は装置のソース側を表す第１のエッ
ジ３７および装置のドレイン側を表す第２のエッジ３８
を有する。ゲート構造２７は約０．２５ミクロンから約
３０ミクロンのチャネル長を有する装置を提供するため
に形成される。酸化物層２８は引き続く熱処理の間にゲ
ート構造２７の上に形成される。
【００１９】図４は、さらに処理を行った後の部分的に
完成したＦＥＴ構造２０の一部の拡大された断面図を示
す。ソース側延長領域、ドーピング領域、ハロー領域、
パンチスルーストッパ、またはユニラテラル延長領域３
３が装置２０のソース側に形成される。図４はソース領
域が露出されるように主面２２およびゲート構造２７の
一部の上部に形成された第１のマスキング層３２を備え
た構造２０を示している。第１のマスキング層３２は、
例えば、厚い（例えば、１．０ミクロン）フォトレジス
ト層、誘電体層、その他である。マスキング層３２が形
成された後に、ｎ型ハロー領域３３が主面２２内へひ素
（ａｒｓｅｎｉｃ）またはリン（ｐｈｏｓｐｈｏｒｕ
ｓ）のようなｎ型ドーパントをゼロ度の角度で（すなわ
ち、基板２１はイオンビームに垂直である）イオン注入
することによって形成される。約５．０×１０１２アト
ム／ｃｍ２〜１．０×１０１４アトム／ｃｍ２のドーズ
量および約３０ｋｅＶ〜９０ｋｅＶの注入エネルギのリ
ンが１．０×１０１７アトム／ｃｍ３〜１．０×１０
１８アトム／ｃｍ３のピーク濃度を備えたｎ型注入領域
３３を提供するのに適している。次にマスキング層３２
が除去された後低電圧ユニラテラル電界効果トランジス
タ２０を高い温度にさらしドーパントをチャネル領域内
にドライブすることができる。例えば、基板２１は約１
５分から約６０分の間約９５０℃〜約１１００℃に加熱
される。
【００２０】図５は、製造の後の段階における低電力電
界効果トランジスタ２０を示す。特に、図５はソース側
３７が露出されるように第２のマスキング層３４が主面
２２およびゲート構造２７の一部の上に形成された構造
２０を示している。マスキング層３４は、例えば、厚い
（例えば、１．０ミクロン）フォトレジスト層、誘電体
層、その他である。マスキング層３４が形成された後、
第２のハロー領域３６が第１のハロー領域３３の下に形
成される。第２の注入領域３６はひ素またはリンのよう
なｎ型ドーパントを好ましくはゼロ度の角度で（すなわ
ち、基板２１がイオンビームに垂直である）主面２２内
にイオン注入することによって形成される。１．０×１
０１７アトム／ｃｍ３〜１．０×１０１８アトム／ｃｍ
３のピーク濃度を備えたｎ型注入領域３６を提供するに
は約５．０×１０１２アトム／ｃｍ３〜１．０×１０
１４アトム／ｃｍ２のドーズ量および約３０ｋｅＶ〜１
５０ｋｅＶの注入エネルギのリンが適切である。所望の
ドーピングプロフィール深さを達成しかつ注入されたド
ーパントを活性化するために第２のアニール工程を行な
うことができる。
【００２１】図６は、さらに処理を行なった後の部分的
に完成したＦＥＴ構造２０の一部の拡大された断面図を
示す。第２の導電型のソース領域２９およびドレイン領
域３１がゲート構造２７に隣接して形成されている。ソ
ース領域２９およびドレイン領域３１はホウ素（ｂｏｒ
ｏｎ）またはＢＦ２のようなｐ型ドーパントを好ましく
はゼロ度の角度で（すなわち、基板２１はイオンビーム
に垂直である）主面２２内にイオン注入することよって
形成される。約１．０×１０１３アトム／ｃｍ２〜約
５．０×１０１５アトム／ｃｍ２の注入ドーズ量および
約５０ｋｅＶより低い注入エネルギが適切である。任意
選択的には、図４、図５および図６に示された処理工程
は示されたものと別の順序で行なうことができる。
【００２２】図７は、さらに処理を行なった後の部分的
に完成したＦＥＴ構造２０の一部の拡大された断面図を
示す。該ＦＥＴ構造２０は次にラピッドサーマルアニー
ル（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ：ＲＴ
Ａ）システムにおいて高い温度に付される。例えば、基
板２１は約１５秒〜約６０秒間約１０００℃〜約１１０
０℃に加熱される。累積的な熱処理は図６のソース領域
２９、ドレイン領域３１、第１のハロー領域３３および
第２のハロー領域３６を基板２１内へドライブしかつ注
入されたドーパントを活性化する。図７はこの熱処理の
後のこれらの注入領域の相対的な位置を示す。
【００２３】図６のソース領域２９およびドレイン領域
３１は図７のそれぞれソース領域４１およびドレイン領
域４０となりかつチャネル領域３９内へ第１の横方向距
離を有しかつ主面の下に第１の縦方向距離を有する。図
６の第１のハロー領域３３は図７の第１のハロー領域４
２となりかつチャネル領域３９内へ第２の横方向距離を
有しかつ主面の下に第２の縦方向距離を有する。図６の
ハロー領域３６は図７の第２のハロー領域４３になりか
つチャネル領域３９内へ第３の横方向距離を有しかつ主
面の下に第３の縦方向距離を有する。
【００２４】ソース領域４１およびドレイン領域４０は
典型的には約０．２ミクロンから約０．３ミクロンの接
合深さまで不純物ウエル２３内に延在しかつ約１．０×
１０ ２０アトム／ｃｍ３の表面ドーパント濃度を有す
る。第１の注入領域４２は典型的には約１．０×１０
１７アトム／ｃｍ３から約１．０×１０１８アトムｃｍ
３の第１のピーク濃度を有しかつゲート構造２７の下に
チャネル領域へと０．０５μｍ〜０．２５μｍまで延在
し、かつ主面２２の下に約０．３ミクロン〜０．６ミク
ロンの深さを有する。第２の注入領域４３は典型的には
約１．０×１０１７アトム／ｃｍ３〜約１．０×１０
１８アトム／ｃｍ３の第２のピーク濃度を有しかつゲー
ト構造２７の下にチャネル領域内へと０．０５μｍ〜
０．２０μｍ延在し、かつ主面２２の下に約０．３ミク
ロン〜０．６ミクロンの深さを有する。上に述べた処理
を用いることにより、第１の注入領域４２はさらに面２
２において第２の注入領域４３よりもチャネル領域３９
内に伸びる。第２の注入領域４３は第１の注入領域４２
よりもさらに面２２の下にピーク濃度を有するから、前
記２つの注入領域はオーバラップしかつソース領域４１
の近傍に平坦なドーピングプロフィールを形成する。
【００２５】図８は、製造の終りに向かう構造２０を示
す。技術的によく知られた方法を用いて、誘電体スペー
サ４６がゲート層２６の側壁に沿って並ぶ酸化物層２８
に沿って形成される。スペーサ４６は、例えば、窒化シ
リコンその他から構成される。ソース領域４１、ドレイ
ン領域４０およびゲート層２６へのコンタクトを提供す
る電極が形成される。例えば、よく知られた技術を使用
してシリサイド４４がソース領域４１、ドレイン領域４
０、およびゲート層２６に形成される。また、図７に示
されるアニール工程の前に誘電体スペーサ４６を形成す
ることも可能である。
【００２６】絶縁層４７が基板２０上に、すなわち、ソ
ース領域４１、ドレイン領域４０およびゲート層２６の
上に形成される。複数の開口（図示せず）が次に絶縁層
４７に形成されてソース領域４１、ドレイン領域４０お
よびゲート層２６におけるシリサイド４４の一部を露出
する。ソースおよびドレイン電極４８および５１ならび
にゲート電極４９はよく知られた技術を使用して形成さ
れソース領域４１およびドレイン領域４０におけるかつ
ゲート層２６上のそれぞれのシリサイド４４にコンタク
トを行う。
【００２７】図９は本発明に係わるＦＥＴ構造の他の実
施形態の拡大断面図を示す。構造２０はホウ素またはＢ
Ｆ２のようなｐ型ドーパントを好ましくはゼロ度の角度
で（すなわち、基板２１がイオンビームに垂直になるよ
う）主面２２内にイオン注入することによって形成され
る第２のソース領域５２および第２のドレイン領域５３
を含む。約１．０×１０１４アトム／ｃｍ２〜約５．０
×１０１５アトム／ｃｍ２の注入ドーズ量および約６０
ｋｅＶより低い注入エネルギが該第３のドーピング領域
を形成するのに適している。第２のソース領域５２およ
びドレイン領域５３は典型的には不純物ウエル２３内へ
約０．２ミクロン〜約０．４ミクロンの接合深さまで延
在しかつ約１．０×１０２０アトム／ｃｍ３の表面濃度
を有する。図９に示される付加的なソース領域５２およ
びドレイン領域５３はＦＥＴ２０のソース／ドレイン容
量を低減する。
【００２８】図１０は、本発明に係わるＦＥＴ構造の第
３の実施形態の拡大された断面図を示す。前の説明にお
いて、ユニラテラル装置はハロー領域４２および４３の
形成をソース領域５２の付近にのみ制限することによっ
て形成されたことを述べた。当業者にはドレイン領域５
３の付近にも同様にハロー領域５４および５６を形成し
て図１０に示されるようなバイラテラル装置を製作する
ことが可能なことが理解されるべきである。ハロー領域
５４および５６は典型的にはハロー領域４２および４３
をそれぞれ形成するのと同じ処理工程の間に形成されか
つ同じドーピングプロフィールおよび濃度を有する。
【００２９】
【発明の効果】以上から本発明は製造環境において遭遇
する通常のプロセスの変動に対し改善された許容度を備
えたＦＥＴ構造および製造方法を提供することが理解さ
れるべきである。ソースおよびチャネル領域の間の遷移
領域におけるドーピング濃度はしきい値電圧を制御する
ために極めて重要なものである。ソース領域に隣接する
チャネル領域において一定のドーピングプロフィールを
形成することにより、本装置はソース注入領域における
シフトに耐えることができしかもほぼ同じしきい値電圧
を持つことができる。本発明はまた第２のソースおよび
ドレイン注入を形成するための実施形態を与え接合リー
ケージおよび接合容量をさらに低減する。
【図面の簡単な説明】
【図１】しきい値電圧を設定するための従来より知られ
た方法のドーピングプロフィールを示すグラフである。
【図２】本発明の１つの実施形態を採用した装置のドー
ピングプロフィールを示すグラフである。
【図３】種々の製造段階における本発明に係わるＦＥＴ
構造の拡大断面図である。
【図４】種々の製造段階における本発明に係わるＦＥＴ
構造の拡大断面図である。
【図５】種々の製造段階における本発明に係わるＦＥＴ
構造の拡大断面図である。
【図６】種々の製造段階における本発明に係わるＦＥＴ
構造の拡大断面図である。
【図７】種々の製造段階における本発明に係わるＦＥＴ
構造の拡大断面図である。
【図８】種々の製造段階における本発明に係わるＦＥＴ
構造の拡大断面図である。
【図９】本発明に係わるＦＥＴ構造の第２の実施形態を
示す拡大断面図である。
【図１０】本発明に係わるＦＥＴ構造の第３の実施形態
を示す拡大断面図である。
【符号の説明】
１０ ソース領域 １１ しきい値設定領域 １２ 交差部 １３ ソース注入濃度 １４ 第２のハロー注入濃度 １５ 第１のハロー注入濃度 １７ 平坦なドーピングプロフィール １８ 遷移点 ２０ ＦＥＴ構造 ２１ 半導体材料の本体部または基板領域 ２２ 主面 ２３ 不純物ウェル ２４ ゲート誘電体層 ２６ ゲート層 ２７ ゲート構造 ２８ 酸化物層 ３７ 第１のエッジ ３８ 第２のエッジ ３２ 第１のマスキング層 ３３ ソース側延長領域 ３４ 第２のマスキング層 ３６ 第２のハロー領域 ３９ チャネル領域 ４０ ドレイン領域 ４１ ソース領域 ４２ 第１の注入領域 ４３ 第２の注入領域 ４４ シリサイド ４６ 誘電体スペーサ ４７ 絶縁層 ４８ ソース電極 ４９ ゲート電極 ５１ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・エイチ・カネシロ アメリカ合衆国アリゾナ州85044−6813、 フェニックス、イースト・グレイソーン・ ストリート 4438 (72)発明者 ディアン・ドウ アメリカ合衆国アリゾナ州85224、チャン ドラー、ウエスト・サミット・プレイス 524

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 安定なしきい値電圧を有する電界効果ト
    ランジスタ（２０）であって、 第１の導電型の半導体材料のかつ１つの面（２２）を有
    する基板領域（２１）、 前記基板領域（２１）にかつチャネル領域（３９）に隣
    接して形成された第２の導電型のソース領域（２９）、 前記基板領域（２１）に配置された第１の注入領域（３
    ３）であって、該第１の注入領域（３３）は前記面（２
    ２）における前記ソース領域（２９）と隣接しかつ前記
    基板領域（２１）の前記面（２２）の下で前記チャネル
    領域（３９）内へと延在し、前記第１の注入領域（３
    ３）は第１の濃度の第１の導電型を有するもの、そして
    前記ソース領域（２９）と前記面（２２）における前記
    第１の注入領域（３３）を超えてかつ前記チャネル領域
    （３９）内へ伸びている第１の注入領域（３３）との間
    に配置された第２の注入領域（３６）であって、前記第
    １の注入領域（３３）および前記第２の注入領域（３
    ６）はソース領域（２９）との交差部において一定のド
    ーピング量の第１のドーパントプロフィール領域を形成
    し、前記第２の注入領域（３６）は第２の濃度の第１の
    導電型を有するもの、 を具備することを特徴とする安定なしきい値電圧を有す
    る電界効果トランジスタ（２０）。
  2. 【請求項２】 前記第１の濃度はほぼ１×１０１７アト
    ム／ｃｍ３〜１×１０１８アトム／ｃｍ３であることを
    特徴とする請求項１に記載の安定なしきい値電圧を有す
    る電界効果トランジスタ（２０）。
  3. 【請求項３】 さらに、前記ソース領域（２９）と前記
    第２の注入領域（３６）の間に配置され第２の導電型を
    有する第３の注入領域（５２）を有することを特徴とす
    る請求項１に記載の安定なしきい値電圧を有する電界効
    果トランジスタ（２０）。
  4. 【請求項４】 さらに、 前記基板領域に形成された第２の導電型のドレイン領域
    （３１）、 前記ドレイン領域の下に配置されかつ前記ドレイン領域
    （３１）のチャネル側へと延在する第４の注入領域（５
    ４）であって、該第４の注入領域（５４）は第４の濃度
    の第１の導電型を有するもの、そして前記ドレイン領域
    （３１）と前記第４の注入領域（５４）との間に配置さ
    れかつ前記ドレイン領域（３１）のチャネル側へと延在
    する第５の注入領域（５６）であって、前記第４および
    第５の注入領域（５４，５６）は前記ドレイン領域との
    交差部において一定のドーピング量の第２のドーパント
    プロフィール領域を形成し、前記第５の注入領域（５
    ６）は第５の濃度の第１の導電型を有するもの、 を具備することを特徴とする請求項１に記載の安定なし
    きい値電圧を有する電界効果トランジスタ（２０）。
  5. 【請求項５】 さらに、前記ドレイン領域（３１）と前
    記第５の注入領域（５６）の間に配置され第２の導電型
    を有する第６の注入領域（５３）を有することを特徴と
    する請求項４に記載の安定なしきい値電圧を有する電界
    効果トランジスタ（２０）。
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